KR100567350B1 - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 상부에 산화막과 질화막을 형성하고 상기 질화막을 패터닝하는 단계; 상기 질화막의 측벽에 인젝션 게이트를 형성하는 단계; 상기 기판의 전면에 제 1 폴리 실리콘, 유전체막 및 제 2 폴리 실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 인젝션 게이트 사이의 질화막을 제거하는 단계; 상기 기판에 이온주입 공정으로 소오스/드레인 확장 영역을 형성하는 단계; 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 기판에 이온주입 공정으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 플로팅 게이트의 하부 일측에 인젝션 게이트를 형성함으로써 내구 특성과 리텐션 특성을 개선시키는 효과가 있다.
Injection Gate, Floating Gate NVM, Hot Electron Injection, 터널 산화막
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2 내지 도 6은 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도.
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트의 하부 일측에 인젝션 게이트를 형성하여 내구 특성과 리텐션 특성을 개선시키는 비휘발성 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자의 제조방법에 있어서, 반도체 기판의 상부에 산화막과 질화막을 형성하고 상기 질화막을 패터닝하는 단계; 상기 질화막의 측벽에 인젝션 게이트를 형성하는 단계; 상기 기판의 전면에 제 1 폴리 실리콘, 유전체막 및 제 2 폴리 실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계; 상기 인젝션 게이트 사이의 질화막을 제거하는 단계; 상기 기판에 이온주입 공정으로 소오스/드레인 확장 영역을 형성하는 단계; 상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계 및 상기 기판에 이온주입 공정으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리의 제조방법을 나타낸 공정단면도이다.
먼저, 도 2에 도시된 바와 같이, P형 실리콘 기판(101) 위에 패드 산화막(102)과 질화막(103)을 차례로 성장 내지는 증착한 후 상기 질화막을 패터닝한다. 상기 질화막의 패터닝시 비휘발성 메모리 소자의 드레인 영역에만 질화막을 남겨두고 나머지 영역의 질화막은 모두 제거한다. 상기 질화막은 산화막 내지 기타 절연막으로 대치할 수 있으며, 상기 질화막은 500 내지 2500Å의 두께로 증착하는 것이 바람직하다.
다음, 도 3에 도시된 바와 같이, 인젝션 게이트를 형성한다. 질화막이 에칭된 영역에 남아 있는 패드 산화막을 모두 제거한 후 산화공정을 통해 터널 산화막(105)을 60Å 내지 120Å의 두께로 성장시킨다. 이후 인젝션 게이트를 형성하기 위해 밴드갭(Band Gap)이 실리콘 기판보다 크고 터널 산화막(SiO2)보다 작은 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한다. 상기 인젝션 게이트용 막질을 웨이퍼 전면에 증착한 후 비등방성 블랭킷 식각으로 질화막의 측벽에 사이드월 형태의 인젝션 게이트(104)를 형성시킨다. 상기 인젝션 게이트용 막질은 밴드갭이 1.1eV 보다 크고 9.0 eV 보다 작은 물질이면 모두 사용이 가능하고, 보다 바람직하게는 Al2O3, Y2O3, HfO2
, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd
2O3, Pm2O3, Sm2O3, Eu2
O3, Gd2O3, Tb2O3, Dy2O
3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu
2O3 등과 같은 산화막과 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 등과 같은 화합물 반도체를 사용할 수 있다.
다음, 도 4에 도시된 바와 같이, 제 1 폴리실리콘, ONO층, 제 2 폴리 실리콘을 증착한다. 웨이퍼 전면에 플로팅 게이트용 폴리 실리콘(106)을 증착하고 상기 폴리 실리콘의 상부에 커플링 비(Coupling Ratio)를 증가시키기 위해 ONO층(107)을 형성한다. 이어 상기 ONO층의 상부에 콘트롤 게이트용 폴리 실리콘(108)을 증착한다. 상기 플로팅 게이트용 폴리 실리콘과 콘트롤 게이트용 폴리 실리콘은 모두 N형의 불순물로 도핑된 폴리 실리콘이거나 증착한 후 N형으로 도핑시킨다. 상기 터널 산화막은 인젝션 게이트 형성시 손상을 입을 가능성이 있으므로 플로팅 게이트용 폴리 실리콘을 증착하기 전에 남아 있는 터널 산화막을 제거하고 다시 증착할 수도 있다.
다음, 도 5에 도시된 바와 같이, 제 2 폴리 실리콘, ONO층, 제 1 폴리 실리콘 및 질화막을 식각한 후 소오스/드레인 확장 영역을 형성한다. 상기 콘트롤 게이트용 폴리 실리콘의 상부에 포토레지스트를 도포하고 패터닝한 후 상기 패터닝된 포토레지스트를 식각 마스크로 상기 콘트롤 게이트용 폴리 실리콘, ONO층 및 플로팅 게이트용 폴리 실리콘을 식각하여 플로팅 게이트 및 콘트롤 게이트를 형성한다. 이어 상기 인젝션 게이트의 사이에 잔류하는 질화막을 제거한다. 상기 질화막은 건식식각 또는 인산을 이용한 습식식각으로 제거한다. 이어 상기 기판에 N형 불순물을 주입하여 소오스/드레인 확장 영역(109)을 형성한다.
다음, 도 6에 도시된 바와 같이, 사이드월 스페이서와 소오스/드레인 영역을 형성한다. 상기 기판에 사이드월 스페이서 형성을 위해 산화막(110)과 질화막(111)을 차례로 증착한 후 비등방성 식각을 통해 사이드월 스페이서를 형성한다. 이어 상기 게이트 및 사이드월 스페이서를 이온주입 마스크로 N형 불순물을 이온주입하여 소오스/드레인 영역을 형성한다.
상기의 공정으로 제조된 인젝션 게이트를 포함하는 비휘발성 메모리의 동작은 프로그램시 열 전자 주입(Hot Electron Injection)이 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생한다. 인젝션 게이트의 컨덕션 밴드(Conduction Band)에 전자들이 주입되며, 상기 주입된 전자들은 더 안정된 낮은 에너지 준위인 플로팅 게이트의 컨턱션 밴드로 이동한다. 따라서 프로그램시 터널 산화막은 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막이 되며, 실제 플로팅 게이트 소자의 문턱 전압을 좌우하는 터널 산화막은 플로팅 게이트가 위치하는 곳에 존재하는 터널 산화막이다. 그러므로 프로그램시 열 전자 주입에 의해 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막 또는 계면에 트랩 사이트를 발생시키더라도 플로팅 게이트 소자의 문턱 전압에는 거의 영향을 주지 않아 내구성(Endurance) 특성이 현저히 개선된다.
또한, 주입된 전자가 저장되어 있는 플로팅 게이트의 아래에 위치하는 터널 산화막은 열 전자 주입에 의해서는 트랩 사이트가 발생하지 않으므로 트랩 사이트에 의한 리텐션(Retention) 특성이 저하되는 문제 또한 현저히 개선된다.
이레이즈는 F/N 터널링 방식에 의해 플로팅 게이트에서 실리콘 기판으로 빼내어 문턱 전압을 감소시킨다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자의 제조방법은 플로팅 게이트의 하부 일측에 인젝션 게이트를 형성함으로써 내구 특성과 리텐션 특성을 개선시키는 효과가 있다.
Claims (9)
- 비휘발성 메모리 소자의 제조방법에 있어서,반도체 기판의 상부에 산화막과 질화막을 형성하고 상기 질화막을 패터닝하는 단계;상기 질화막의 측벽에 인젝션 게이트를 형성하는 단계;상기 기판의 전면에 제 1 폴리 실리콘, 유전체막 및 제 2 폴리 실리콘을 증착하고 패터닝하여 게이트를 형성하는 단계;상기 인젝션 게이트 사이의 질화막을 제거하는 단계;상기 기판에 이온주입 공정으로 소오스/드레인 확장 영역을 형성하는 단계;상기 게이트의 측벽에 사이드월 스페이서를 형성하는 단계; 및상기 기판에 이온주입 공정으로 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 질화막은 500 내지 2500Å의 두께로 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 인젝션 게이트를 형성하기 전에 상기 산화막을 제거하고 터널 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 터널 산화막은 60Å 내지 120Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 삭제
- 제 1항에 있어서,상기 인젝션 게이트는 Al2O3, Y2O3, HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu2O3 중 어느 하나임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 인젝션 게이트는 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 중 어느 하나임을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 인젝션 게이트는 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한 후 비등방성 블랭킷 식각으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 비휘발성 메모리 소자는 프로그램시 열 전자 주입이 상기 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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| KR100817085B1 (ko) * | 2007-02-07 | 2008-03-26 | 삼성전자주식회사 | 플래시 메모리 셀의 게이트 형성방법 |
-
2003
- 2003-12-31 KR KR1020030101074A patent/KR100567350B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20050069132A (ko) | 2005-07-05 |
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