KR100567225B1 - Integrated Circuit chip and manufacturing method thereof and multi chip package - Google Patents
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Abstract
본 발명은 칩 사이즈 감소와 칩 패드 배치 구조에 따른 패키지 제약의 극복이 가능한 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 관한 것이다. 본 발명의 집적회로 칩은 서로 이웃하는 셀 영역과 주변 영역을 갖는 반도체 기판과; 그 반도체 기판 위에 형성된 칩 패드 배선패턴과; 칩 패드 배선패턴과 접속되고 상기 셀 영역 상부에 형성된 패드 재배치 패턴; 및 패드 재배치 패턴의 소정 부분이 셀 영역 상부에서 최종절연막으로부터 외부로 노출되어 정의됨으로써 형성되어 주변 영역에 형성되지 않는 칩 패드들을 포함한다. 그리고 본 발명에 따른 집적회로 칩 제조 방법은, 서로 이웃하는 셀 영역과 주변 영역을 포함하는 반도체 기판 위에 칩 패드 배선패턴을 형성하는 단계와, 셀 영역 상부의 층간절연막 상에 칩 패드 배선패턴에 접속되는 패드 재배치 패턴을 형성하는 단계; 및 패드 재배치 패턴을 덮으며 셀 영역 상부의 패드 재배치 패턴 일부를 노출시켜 칩 패드를 정의하는 최종절연막을 형성하는 단계;를 포함한다. 또한, 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 칩 패드가 형성된 집적회로 칩 복수 개가 기판 또는 리드프레임에 실장된 구조를 갖는다. 본 발명에 따르면, 집적회로 칩의 주변 영역 폭이 감소됨으로써 칩 크기가 축소될 수 있고 동일 구경의 웨이퍼에서 얻을 수 있는 집적회로 칩의 수가 증가될 수 있으며 칩 설계 자유도가 증가된다. 또한, 다양한 형태의 패키지 구현이 가능하며, 특히 센터패드형으로 회로 설계된 집적회로 칩을 LOC형 패키지가 아닌 일반적인 패키지 구조로 전환할 수 있어 원가를 절감할 수 있다. 그리고, 패키지 레벨에서의 메모리 용량의 증대 및 동종 또는 이종 칩과의 적층을 통한 단일 패키지화로 실장면적 절감 등 다양한 효과를 얻을 수 있다.The present invention relates to an integrated circuit chip, a method of manufacturing the same, and a multi-chip package capable of reducing chip size and overcoming package constraints due to a chip pad arrangement structure. An integrated circuit chip of the present invention includes a semiconductor substrate having a cell region and a peripheral region neighboring each other; A chip pad wiring pattern formed on the semiconductor substrate; A pad repositioning pattern connected to the chip pad wiring pattern and formed on the cell region; And chip pads formed by defining a predetermined portion of the pad repositioning pattern to be exposed to the outside from the final insulating layer on the cell region and not being formed in the peripheral region. The integrated circuit chip manufacturing method according to the present invention includes forming a chip pad wiring pattern on a semiconductor substrate including neighboring cell regions and peripheral regions, and connecting the chip pad wiring pattern on an interlayer insulating film above the cell region. Forming a pad repositioning pattern; And forming a final insulating layer covering the pad repositioning pattern and exposing a portion of the pad repositioning pattern on the cell region to define a chip pad. In addition, the multi-chip package according to the present invention has a structure in which a plurality of integrated circuit chips having chip pads formed on a cell area are mounted on a substrate or a lead frame. According to the present invention, by reducing the peripheral area width of the integrated circuit chip, the chip size can be reduced, the number of integrated circuit chips that can be obtained from wafers of the same aperture can be increased, and the chip design freedom is increased. In addition, various types of packages can be implemented, and in particular, an integrated circuit chip designed in a center pad type can be converted into a general package structure instead of a LOC type package, thereby reducing costs. In addition, a variety of effects, such as an increase in memory capacity at the package level and a single package through stacking with homogeneous or heterogeneous chips, may be achieved.
집적회로 칩, 재배선, 재배치, 칩 패드, 멀티 칩 패키지Integrated Circuit Chips, Rewiring, Relocation, Chip Pads, Multi-Chip Packages
Description
도 1은 일반적인 센터패드형의 집적회로 칩을 나타낸 평면도.1 is a plan view illustrating a general center pad type integrated circuit chip.
도 2는 도 1의 2-2선에 따른 단면도.2 is a cross-sectional view taken along line 2-2 of FIG.
도 3은 일반적인 에지패드형의 집적회로 칩을 나타낸 평면도.3 is a plan view showing a general edge pad type integrated circuit chip.
도 4는 도 3의 4-4선에 따른 단면도.4 is a cross-sectional view taken along line 4-4 of FIG.
도 5 내지 도 8은 본 발명에 따른 집적회로 칩의 제 1실시예를 제조하는 공정을 나타낸 단면도.5 to 8 are cross-sectional views illustrating a process of manufacturing a first embodiment of an integrated circuit chip in accordance with the present invention.
도 9는 본 발명에 따른 집적회로 칩의 제 1실시예의 평면도.9 is a plan view of a first embodiment of an integrated circuit chip according to the present invention;
도 10은 도 8의 "A" 부분의 다른 연결 구조를 나타낸 부분 단면도.FIG. 10 is a partial cross-sectional view showing another connection structure of portion "A" of FIG. 8; FIG.
도 11은 도 9의 집적회로 칩에 와이어 본딩이 실시된 상태를 나타낸 단면도.11 is a cross-sectional view illustrating a state in which wire bonding is performed on the integrated circuit chip of FIG. 9.
도 12내지 도 14는 본 발명에 따른 집적회로 칩의 제 2실시예의 제조 공정을 나타낸 단면도.12 to 14 are sectional views showing the manufacturing process of the second embodiment of the integrated circuit chip according to the present invention.
도 15 내지 도 17은 본 발명에 따른 집적회로 칩의 제 3실시예의 제조 공정을 나타낸 단면도.15 to 17 are sectional views showing the manufacturing process of the third embodiment of the integrated circuit chip according to the present invention;
도 18은 본 발명에 따른 집적회로 칩의 제 4실시예를 나타낸 단면도.18 is a sectional view showing a fourth embodiment of an integrated circuit chip according to the present invention;
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도 19는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도.Fig. 19 is a sectional view showing a first embodiment of a multichip package according to the present invention.
도 20은 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도.20 is a sectional view showing a second embodiment of a multichip package according to the present invention;
도 21은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도.21 is a sectional view showing a third embodiment of a multichip package according to the present invention;
도 22는 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도.Fig. 22 is a sectional view showing a fourth embodiment of a multichip package according to the present invention.
도 23은 본 발명에 따른 멀티 칩 패키지의 제 5실시예를 나타낸 단면도.Fig. 23 is a sectional view showing a fifth embodiment of a multichip package according to the present invention.
도 24는 본 발명에 따른 멀티 칩 패키지의 제 6실시예를 나타낸 단면도.24 is a sectional view showing a sixth embodiment of a multichip package according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10,30,50,70; 집적회로 칩 11,51; 반도체 기판10,30,50,70;
12,52; 칩 패드 배선패턴 13,53; 제 1층간절연막12,52; Chip
14; 개구부 15,55; 패드 재배치 패턴14;
16; 최종보호막 17,57; 칩 패드16; Final
18,58; 최종절연막 20a,20b; 제 2층간절연막18,58; Final
200,300,400,500,600,700; 멀티 칩 패키지200,300,400,500,600,700; Multi-chip package
251,351,451; 기판 253,353,453; 기판 회로패턴251,351,451; Substrates 253,353,453; Board Circuit Pattern
257,357,457,557a,557b,657a,657b,757a,757b,757c,757d; 본딩와이어257,357,457,557a, 557b, 657a, 657b, 757a, 757b, 757c, 757d; Bonding Wire
259,359,459,559,659,759; 봉지부 261,361,461,561,661,761~764; 접착제259,359,459,559,659,759; Encapsulation 261,361,461,561,661,761 ~ 764; glue
263; 칩간 삽입물 271,371,471; 솔더 볼263; Interchip inserts 271,371,471; Solder ball
551,651,751; 리드 563; 접착테이프551,651,751;
653,753; 다이패드653,753; Die pad
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로서, 보다 구체적으로는 칩 패드가 셀 영역(cell area)의 상부에 형성된 집적회로 칩(integrated circuit chip)과 그 제조 방법 및 멀티 칩 패키지(multi chip package)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an integrated circuit chip having a chip pad formed on an upper part of a cell area, a method of manufacturing the same, and a multi chip package. ).
전자 산업에 있어서 기술개발의 주요 추세 중의 하나는 소형화이다. 반도체 분야에 있어서도 집적회로 칩의 크기를 축소하는 것이 주요 관심사 중의 하나이며 소형화에 대응하기 위한 칩 패드의 크기 축소와 칩 패드 피치(pitch) 감소에 대한 문제를 해결하기 위한 많은 노력들이 진행되고 있다.One of the major trends in technology development in the electronics industry is miniaturization. In the semiconductor field, reducing the size of an integrated circuit chip is one of the main concerns, and many efforts have been made to solve the problems of chip pad size reduction and chip pad pitch reduction in order to cope with miniaturization.
웨이퍼 조립 공정(wafer fabrication)이 완료된 일반적인 집적회로 칩은 온-칩(on-chip)회로가 형성된 반도체 기판의 활성면(active surface)에 전기신호의 입출력 단자 역할을 하는 칩 패드들이 형성되고 그 칩 패드들을 제외한 활성면에는 질화막과 같은 최종보호막이 덮여있는 구조를 갖는다. 집적회로 칩은 칩 패드의 형성 위치에 따라 센터패드형(center pad type)과 에지패드형(edge pad type)으로 구분된다.In general integrated circuit chips, which have completed wafer fabrication, chip pads serving as input / output terminals of electrical signals are formed on an active surface of a semiconductor substrate on which on-chip circuits are formed. The active surfaces other than the pads have a structure in which a final protective film such as a nitride film is covered. Integrated circuit chips are classified into a center pad type and an edge pad type according to the formation positions of the chip pads.
도 1은 일반적인 센터패드형의 집적회로 칩을 나타낸 평면도이고, 도 2는 도 1의 2-2선에 따른 단면도이며, 도 3은 일반적인 에지패드형의 집적회로 칩을 나타낸 평면도이고, 도 4는 도 3의 4-4선에 따른 단면도이다.1 is a plan view illustrating a general center pad type integrated circuit chip, FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1, FIG. 3 is a plan view showing a general edge pad type integrated circuit chip, and FIG. 4 is It is sectional drawing along the 4-4 line | wire of FIG.
도 1과 도 2에 나타나 있듯이 센터패드형의 집적회로 칩(110)은 반도체 기판(111)의 중앙에 칩 패드(112)의 형성을 위한 주변 영역(Aperi)이 확보되어 있고 집적회로가 형성되는 셀 영역(일점쇄선의 내측 영역인 Acell1, Acell2)이 그 외측에 형성된 구조이다. 그리고, 도 3과 도 4에 나타나 있듯이 에지패드형의 집적회로 칩(120)은 반도체 기판(121)의 가장자리에 칩 패드(122)의 형성을 위한 주변 영역(Aperi1,Aperi2)이 확보되어 있고 셀 영역(일점쇄선의 내측 영역인 Acell)이 그 내측에 형성된 구조이다. 참조번호 113과 123은 최종보호막이다.As shown in FIG. 1 and FIG. 2, in the center pad type
그러나, 전술한 구조의 집적회로 칩은 칩 패드 배치 형태에 상관없이 칩 사이즈(chip size) 축소에 한계가 있다. 기본적으로 셀 영역(Acell 또는 Acell1, Acell 2)과 칩 패드 형성을 위한 주변 영역(Aperi 또는 Aperi1,Aperi2)을 구비하고 있어야 하기 때문이다. 현재 칩 사이즈의 축소는 전술한 셀 영역과 칩 패드 형성을 위한 영역을 포함하는 주변 영역이 확보된 상태에서 집적도 증가 및 칩 패드 사이즈 감소에 의해 구현되고 있을 뿐이다. 즉, 셀 영역 또는 칩 패드 자체의 형성을 위한 주변 영역 크기를 감소시킴으로써 칩 패드 사이즈 감소를 구현하고 있다.However, the integrated circuit chip of the above-described structure has a limitation in reducing the chip size regardless of the chip pad arrangement. This is because a cell region (A cell or A cell 1, A cell 2) and a peripheral region (A peri or A peri 1, A peri 2) for forming a chip pad should be provided. The reduction of the chip size is currently implemented only by increasing the degree of integration and reducing the chip pad size in a state where the peripheral area including the cell area and the area for forming the chip pad is secured. That is, the chip pad size reduction is realized by reducing the size of the cell region or the peripheral region for forming the chip pad itself.
또한, 전술한 구조의 집적회로 칩은 칩 패드 사이즈 및 패드 피치 감소에 한계가 있다. 반도체 기술의 발전에 따라 칩 패드 사이즈 및 칩 패드 피치가 감소되어 보다 소형이고 핀 수가 증가된 집적회로 칩의 구현이 가능할 수 있게 되었으나, 집적회로 칩의 신뢰성을 입증하기 위해 반도체 웨이퍼 상태에서 진행되는 전기적 특성 검사(Electric Die Sorting test)와 전기적 상호 연결(interconnection)이 가능한 기본적인 사이즈를 확보하고 있어야 하기 때문이다. 현재 칩 패드 사이즈 감소 추세에 대응하지 못하고 전기적 특성 검사에 이용되는 탐침의 제작 능력 및 검사의 정확성에서의 기술적 한계가 나타났고 전기적 상호 연결, 예컨대 와이어 본딩(wire bonding)과 빔 리드 본딩(beam lead bonding)의 기술적 한계가 나타났다.In addition, the integrated circuit chip of the above-described structure has a limitation in chip pad size and pad pitch reduction. With the development of semiconductor technology, chip pad size and chip pad pitch have been reduced to enable the implementation of smaller and increased pin count integrated circuit chips. This is because the basic size of the electrical die sorting test and the electrical interconnection must be secured. Current technological limitations in the fabrication capability and accuracy of the probes used to test electrical characteristics, which do not respond to the trend of chip pad size reduction, have emerged, and electrical interconnects such as wire bonding and beam lead bonding ) The technical limitations.
더욱이, 전술한 구조의 집적회로 칩을 복수 개 포함하여 구성되는 멀티 칩 패키지의 경우 패키지 사이즈 감소에 한계가 있으며 칩 패드의 위치 제약으로 인하여 패키지 구현에 여러 가지 제약이 따르는 문제점이 있다. 특히 센터패드형 집적회로 칩의 경우 동종 칩의 적층이 어렵고 본딩와이어의 길이가 길어진다는 문제점이 있다.In addition, in the case of a multi-chip package including a plurality of integrated circuit chips having the above-described structure, there is a limitation in reducing the package size and various limitations in the package implementation due to the position constraints of the chip pads. In particular, in the case of a center pad type integrated circuit chip, stacking of the same type of chips is difficult and the length of the bonding wire is long.
따라서 본 발명의 목적은 상기한 바와 같은 칩 사이즈 축소의 한계를 극복할 수 있는 집적회로 칩과 그 제조 방법을 제공하는 데에 있다.It is therefore an object of the present invention to provide an integrated circuit chip and a method of manufacturing the same that can overcome the limitations of chip size reduction as described above.
본 발명의 다른 목적은 칩 패드 사이즈와 칩 패드 피치 감소의 한계를 극복할 수 있는 집적회로 칩과 그 제조 방법을 제공하는 데에 있다.Another object of the present invention is to provide an integrated circuit chip and a method of manufacturing the same that can overcome the limitations of chip pad size and chip pad pitch reduction.
본 발명의 또 다른 목적은 칩 패드 배치 구조에 따른 멀티 칩 패키지 구현의 제약을 극복할 수 있는 멀티 칩 패키지를 제공하는 데에 있다.Another object of the present invention is to provide a multi-chip package that can overcome the limitations of the multi-chip package implementation according to the chip pad arrangement structure.
상기 목적을 달성하기 위하여 본 발명에 따른 집적회로 칩은 서로 이웃하는 셀 영역과 주변 영역을 갖는 반도체 기판과; 그 반도체 기판 위에 형성된 칩 패드 배선패턴과; 그 칩 패드 배선패턴을 덮는 최종보호막과; 칩 패드 배선패턴과 접속되고 셀 영역 상부의 최종 보호막 상에 형성된 패드 재배치 패턴과; 그 패드 재배치 패턴을 덮는 최종절연막; 및 패드 재배치 패턴의 소정 부분이 셀 영역 상부에서 최종절연막으로부터 외부로 노출되어 정의됨으로써 형성되어 주변 영역에 형성되지 않는 칩 패드들을 포함하는 것을 특징으로 한다. 칩 패드를 셀 영역의 상부에 형성하고 주변 영역에서 칩 패드의 형성을 위해 준비되는 영역을 마련하지 않도록 하여 칩 사이즈가 감소될 수 있다.In order to achieve the above object, an integrated circuit chip according to the present invention includes a semiconductor substrate having a cell region and a peripheral region neighboring each other; A chip pad wiring pattern formed on the semiconductor substrate; A final protective film covering the chip pad wiring pattern; A pad rearrangement pattern connected to the chip pad wiring pattern and formed on the final passivation layer over the cell region; A final insulating film covering the pad repositioning pattern; And chip pads formed by defining a predetermined portion of the pad repositioning pattern to be exposed to the outside from the final insulating layer on the cell region and not being formed in the peripheral region. The chip size may be reduced by forming the chip pads on the upper part of the cell region and not providing a region prepared for forming the chip pads in the peripheral region.
여기서, 본 발명에 따른 집적회로 칩은 최종보호막과 패드 재배치 패턴 사이에 층간 절연막이 형성된 것이 바람직하며, 칩 패드들은 상기 패드 재배치 패턴과 동일층에 형성된 것이 바람직하다. 층간절연막은 복수의 층으로 이루어진 것이 바람직하고, 최종절연막은 층간절연막 위에 형성된 것이 바람직하며, 층간절연막은 반도체 기판에 대한 평탄화막인 것이 바람직하다. 층간절연막으로서는 고밀도 플라즈마(High Density Plasma; HDP) 산화막, 벤조사이클로부텐(Benzocyclobutene; BCB)막, 폴리벤즈옥사졸(polybenzoxazole; PBO)막 및 폴리이미드(polyimide)막 중에서 선택된 적어도 어느 하나의 막질이 적합하다. 특히, 층간절연막을 2층으로 한 경우 제 1층간절연막이 고밀도 플라즈마 실리콘산화막(High Density Plasma SiO2막; HDP-SiO2막)이고 제 2층간절연막이 폴리이미드막인 것이 적합하다. 그리고, 최종절연막은 고밀도 플라즈마 산화막과 폴리이미드막 중의 적어도 어느 하나인 것이 적합하다. 한편, 층간절연막으로는 제 1층간절연막과 제 2층간절연막이 전면에 걸쳐 형성되도록 하거나 또는 패드 재배치 패턴의 칩 패드 영역이 제 1층간절연막과 접하도록 하여 부분적으로 형성되도록 할 수 있다.
반도체 기판은 센터패드형 집적회로 설계 구조를 가지며, 칩 패드들이 반도체 기판의 가장자리에 형성될 수 있다. 또는 반도체 기판은 에지패드형 집적회로 설계 구조를 가지며, 칩 패드가 상기 반도체 기판의 중앙부에 형성될 수 있다. 칩 패드 배선패턴은 반도체 기판의 셀 영역 상부에만 형성되거나 소정 부분이 반도체 기판의 주변 영역에 위치하도록 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다른 집적회로 칩은 서로 이웃하는 셀 영역과 주변 영역을 갖는 반도체 기판과; 그 반도체 기판 위에 형성된 칩 패드 배선패턴과; 칩 패드 배선패턴을 덮는 최종보호막과; 그 최종보호막 위에 반도체 기판을 평탄화시키며 형성된 제 1층간절연막과; 그 제 1층간 절연막 위에 반도체 기판을 평탄화시키며 형성된 제 2층간절연막과; 셀 영역 상부의 제 1층간절연막 위에 소정 부분이 형성되어 있고 나머지 부분이 셀 영역 상부의 제 2층간절연막 위에 형성되어 있으며, 칩 패드 배선패턴과 접속되어 있는 패드 재배치 패턴과; 그 패드 재배치 패턴을 덮는 최종절연막; 및 패드 재배치 패턴의 소정 부분이 셀 영역 상부에서 최종절연막으로부터 외부로 노출되어 정의됨으로써 형성되어 주변 영역에 형성되지 않는 칩 패드들;을 포함하는 것을 특징으로 한다.
여기서, 칩 패드들은 반도체 기판 상부의 가장자리에 배치된 것이 바람직하다. 그리고 제 1층간절연막은 고밀도 플라즈마 산화막인 것이 바람직하며, 제 2층간절연막은 벤조사이클로부텐막, 폴리벤즈옥사졸막, 폴리이미드막 중에서 선택된 어느 하나인 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 따른 집적회로 칩 제조 방법은, ⒜서로 이웃하는 셀 영역과 주변 영역을 포함하는 반도체 기판 위에 칩 패드 배선패턴을 형성하고 그 위에 최종보호막을 형성하는 단계와; ⒝최종보호막 위에 반도체 기판을 평탄화시키도록 하여 층간절연막을 형성하는 단계와; ⒞셀 영역 상부의 층간절연막 상에 칩 패드 배선패턴에 접속되는 패드 재배치 패턴을 형성하는 단계; 및 ⒟층간절연막 위에 패드 재배치 패턴을 덮으며 셀 영역 상부의 패드 재배치 패턴의 일부를 노출시켜 주변 영역에 형성되지 않는 칩 패드를 정의하는 최종절연막을 형성하는 단계;를 포함하는 것을 특징으로 한다.Here, in the integrated circuit chip according to the present invention, it is preferable that an interlayer insulating film is formed between the final passivation layer and the pad rearrangement pattern, and the chip pads are preferably formed on the same layer as the pad rearrangement pattern. The interlayer insulating film is preferably composed of a plurality of layers, the final insulating film is preferably formed on the interlayer insulating film, and the interlayer insulating film is preferably a planarization film for a semiconductor substrate. As the interlayer insulating film, at least one selected from among high density plasma (HDP) oxide film, benzocyclobutene (BCB) film, polybenzoxazole (PBO) film and polyimide film is suitable. Do. In particular, when the interlayer insulating film to the second floor the first interlayer insulating film is a high density plasma silicon oxide film (High Density Plasma SiO 2 film; HDP-SiO 2 film) is preferably in the second interlayer insulating polyimide film. The final insulating film is preferably at least one of a high density plasma oxide film and a polyimide film. On the other hand, the interlayer insulating film may be formed so that the first interlayer insulating film and the second interlayer insulating film are formed over the entire surface, or the chip pad region of the pad rearrangement pattern is in contact with the first interlayer insulating film.
The semiconductor substrate has a center pad type integrated circuit design structure, and chip pads may be formed at an edge of the semiconductor substrate. Alternatively, the semiconductor substrate may have an edge pad type integrated circuit design structure, and a chip pad may be formed in a central portion of the semiconductor substrate. The chip pad wiring pattern may be formed only on the cell region of the semiconductor substrate, or may be formed such that a predetermined portion is located in the peripheral region of the semiconductor substrate.
Another integrated circuit chip according to the present invention for achieving the above object is a semiconductor substrate having a cell region and a peripheral region adjacent to each other; A chip pad wiring pattern formed on the semiconductor substrate; A final protective film covering the chip pad wiring pattern; A first interlayer insulating film formed on the final protective film by planarizing the semiconductor substrate; A second interlayer insulating film formed on the first interlayer insulating film by planarizing the semiconductor substrate; A pad rearrangement pattern formed on a first interlayer insulating film above the cell region, and a remaining part formed on the second interlayer insulating film above the cell region, and connected to the chip pad wiring pattern; A final insulating film covering the pad repositioning pattern; And chip pads formed by defining a predetermined portion of the pad repositioning pattern to be exposed to the outside from the final insulating layer on the cell region and not being formed in the peripheral region.
Here, the chip pads are preferably disposed at the edge of the upper portion of the semiconductor substrate. The first interlayer insulating film is preferably a high density plasma oxide film, and the second interlayer insulating film is preferably any one selected from benzocyclobutene film, polybenzoxazole film, and polyimide film.
An integrated circuit chip manufacturing method according to the present invention for achieving the above object comprises the steps of: forming a chip pad wiring pattern on a semiconductor substrate including a neighboring cell region and a peripheral region and forming a final protective film thereon; (B) forming an interlayer insulating film by planarizing the semiconductor substrate over the final protective film; Forming a pad repositioning pattern connected to the chip pad wiring pattern on the interlayer insulating film above the wexel region; And covering the pad repositioning pattern on the interlayer insulating layer and exposing a portion of the pad repositioning pattern on the cell region to form a final insulating layer defining a chip pad that is not formed in the peripheral region.
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여기서, ⒝층간절연막을 형성하는 단계는 제 1층간절연막을 형성하는 단계와 제 2층간절연막을 형성하는 단계로 진행하여 최종보호막과 칩 패드의 사이에 2층의 층간절연막이 형성되도록 하는 것이 바람직하다. 제 2층간절연막을 형성하는 단계 후에 패드 재배치 패턴의 칩 패드에 대응되는 제 2층간절연막을 제거하는 단계를 더 포함할 수 있다. 또한, 제 2층간절연막은 제 1층간절연막의 전면에 걸쳐 형성되거나 또는 패드 재배치 패턴의 칩 패드가 제 1층간절연막과 접하도록 부분적으로 형성될 수 있다. 그리고, ⒟최종절연막을 형성하는 단계는 고밀도 실리콘산화막을 형성하는 단계와 폴리이미드막을 형성하는 단계 중의 적어도 어느 한 단계인 것이 바람직하다.Herein, the step of forming the interlayer insulating film is preferably performed by forming the first interlayer insulating film and the step of forming the second interlayer insulating film so that two interlayer insulating films are formed between the final protective film and the chip pad. . After forming the second interlayer dielectric layer, the method may further include removing the second interlayer dielectric layer corresponding to the chip pad of the pad repositioning pattern. Further, the second interlayer insulating film may be formed over the entire surface of the first interlayer insulating film or partially formed so that the chip pad of the pad rearrangement pattern is in contact with the first interlayer insulating film. The step of forming the final insulating film is preferably at least one of forming a high density silicon oxide film and forming a polyimide film.
그리고, 상기 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는, 전술한 바와 같은 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 본 발명의 집적회로 칩 복수 개가 기판 위에 실장되어 있으며, 집적회로 칩들과 기판이 와이어 본딩된 것을 특징으로 한다. 여기서, 집적회로 칩들은 수직 또는 수평으로 배치되도록 실장될 수 있으며, 기판으로서는 인쇄회로기판이나 테이프 배선 기판 등이 사용될 수 있다. 집적회로 칩들이 동종 칩인 경우 칩간 삽입물을 개재하여 기판 위에 수직으로 적층되도록 하는 것이 바람직하며, 집적회로 칩들이 크기가 서로 다른 경우 크기가 가장 큰 집적회로 칩이 기판에 실장되도록 하고 그 집적회로 칩 위에 크기가 작아지는 순서로 적층하는 것이 바람직하다.In addition, in the multi-chip package according to the present invention for achieving the above object, a plurality of integrated circuit chips of the present invention including a relocation chip pad formed on the cell region as described above is mounted on the substrate, integrated circuit chips and the substrate This wire is bonded. Here, the integrated circuit chips may be mounted to be disposed vertically or horizontally, and a printed circuit board or a tape wiring board may be used as the substrate. If the integrated circuit chips are homogeneous chips, it is preferable to stack them vertically on the substrate via inter-chip inserts.In case the integrated circuit chips are different in size, the largest integrated circuit chips are mounted on the substrate and then placed on the integrated circuit chips. It is preferable to laminate | stack in order of decreasing size.
상기 목적을 달성하기 위한 본 발명에 따른 또 다른 멀티 칩 패키지는, 전술한 바와 같은 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 본 발명의 복수의 제 1집적회로 칩과 제 2집적회로 칩이 복수의 리드를 포함하는 리드프레임에 실장되어 있고 집적회로 칩들의 칩 패드가 리드에 와이어 본딩된 것을 특징으로 한다.Another multi-chip package according to the present invention for achieving the above object, the plurality of first integrated circuit chip and the second integrated circuit chip of the present invention including a repositioning chip pad formed on the cell region as described above It is mounted on a lead frame including a lead, and a chip pad of integrated circuit chips is wire bonded to the lead.
여기서, 리드프레임이 LOC형 리드프레임인 경우 제 1집적회로 칩과 제 2집적회로 칩은 센터패드형으로 칩 패드가 배열된 집적회로 칩들로서 서로 배면이 부착되도록 하고 칩 패드가 마주보는 리드 사이에 위치하게 제 1집적회로 칩이 리드에 부착되도록 하는 것이 적합하다. 다이패드를 갖는 일반적인 형태의 리드프레임인 경우, 제 1집적회로 칩과 제 2집적회로 칩은 다이패드의 상면과 하면에 각각 실장되도록 하는 것이 적합하다. 제 1집적회로 칩과 제 2집적회로 칩 위에 수직으로 적층된 복수의 집적회로 칩들을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 또 다른 멀티 칩 패키지는, 칩 중앙부에 형성된 칩 패드 배선패턴과, 상기 칩 패드 배선패턴에 접속되어 전기적으로 연결되며 서로 대향하는 가장자리부를 따라서 배치된 칩 패드를 포함하는 패드 재배치 패턴을 가지며, 기판에 실장된 제 1집적회로 칩과; 상기 제 1집적회로 칩 위에 칩간 삽입물을 개재하여 실장된 제 2집적회로 칩; 을 포함하는 것을 특징으로 한다.
제 1집적회로 칩은 셀 영역과 주변 영역을 가지며, 칩 패드 배선 패턴이 상기 주변 영역과 상기 셀 영역에 걸쳐 형성되거나, 셀 영역에만 형성될 수 있다. 패드 재배치 패턴은 칩 중앙부에서 칩 가장자리부로 연장되어 형성될 수 있다.Here, when the lead frame is a LOC type lead frame, the first integrated circuit chip and the second integrated circuit chip are integrated circuit chips in which chip pads are arranged in a center pad type so that their back surfaces are attached to each other and the chip pads face each other. It is appropriate to position the first integrated circuit chip to be attached to the lead. In the case of a lead frame having a die pad, the first integrated circuit chip and the second integrated circuit chip may be mounted on the top and bottom surfaces of the die pad, respectively. The semiconductor device may further include a plurality of integrated circuit chips vertically stacked on the first integrated circuit chip and the second integrated circuit chip.
Another multi-chip package according to the present invention for achieving the above object, the chip pad wiring pattern formed in the center of the chip, and the chip pad connected to the chip pad wiring pattern and electrically connected and disposed along the opposite edge portion A first integrated circuit chip having a pad repositioning pattern, the first integrated circuit chip mounted on a substrate; A second integrated circuit chip mounted on the first integrated circuit chip via an inter-chip insert; Characterized in that it comprises a.
The first integrated circuit chip may have a cell region and a peripheral region, and a chip pad wiring pattern may be formed over the peripheral region and the cell region, or may be formed only in the cell region. The pad repositioning pattern may extend from the chip center portion to the chip edge portion.
이하 첨부도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이며, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The thickness of the film and the like in the drawings are exaggerated to emphasize a more clear description, the same reference numerals throughout the drawings represent the same components.
제 1실시예First embodiment
도 5 내지 도 8은 본 발명에 따른 집적회로 칩의 제 1실시예를 제조하는 공정을 나타낸 단면도이고, 도 9는 본 발명에 따른 집적회로 칩의 제 1실시예의 평면도이며, 도 10은 도 8의 "A" 부분의 다른 연결 구조를 나타낸 부분 단면도이고, 도 11은 도 9의 집적회로 칩에 와이어 본딩이 실시된 상태를 나타낸 단면도이다.5 to 8 are cross-sectional views illustrating a process of manufacturing a first embodiment of an integrated circuit chip according to the present invention, FIG. 9 is a plan view of a first embodiment of an integrated circuit chip according to the present invention, and FIG. 10 is FIG. FIG. 11 is a partial cross-sectional view illustrating another connection structure of part “A” of FIG. 9, and FIG. 11 is a cross-sectional view illustrating a state in which wire bonding is performed on the integrated circuit chip of FIG. 9.
도 8과 도 9에 도시된 본 발명에 따른 집적회로 칩(10)은, 센터패드형 칩 설계에 따른 집적회로가 형성된 셀 영역(Acell1,Acell2)의 사이에 주변 영역(Aperi)을 갖는 반도체 기판(11)과, 그 반도체 기판(11) 위에 집적회로와 접속되는 칩 패드 배선패턴(12)을 포함한다. 칩 패드 배선패턴(12)은 종래 칩 패드가 형성되는 층에 소정 패턴을 갖는 라인 형태로 칩 중앙부에 형성되며 한 쪽 끝은 셀 영역과 셀 영역 사이의 주변 영역(Aperi)에 위치한다. 주변 영역(Aperi)의 폭은 칩 패드 영역이 확보되어 있지 않고 라인 형태인 일부의 칩 패드 배선패턴(12)만 존재하여 종래에 비하여 좁아져 있다. 이에 따라 반도체 기판(11)은 칩 패드 영역을 위해 필요한 폭 만큼 감소된 전체 폭을 갖는다.The
여기서, 주변 영역(Aperi)에 위치하는 칩 패드 배선패턴 부분은 필요에 따라 별도의 주변 회로의 형성시 사용하기 위한 것으로서 불필요할 경우에는 칩 패드 배선패턴(12)이 주변 영역에 위치하지 않고 셀 영역(Acell1,Acell2)에만 위치하도록 할 수 있다. 또한, 칩 패드 배선패턴(12)과 반도체 기판(11)의 집적회로와의 접속은 셀 영역(Acell1,Acell2)이나 주변 영역(Aperi) 어느 위치에서 일어나도 무방하다. 칩 패드 배선패턴(12)의 재질은 전기 전도성이 우수한 금속, 예컨대 알루미늄 재질이 사용될 수 있다.Here, the portion of the chip pad wiring pattern positioned in the peripheral region A peri is for use in forming a separate peripheral circuit as needed. When it is unnecessary, the chip
반도체 기판(11) 위에는 칩 패드 배선패턴(12)을 덮는 최종보호막(16)과, 그 최종보호막(16)을 덮는 층간절연막(13)이 형성되어 있다. 층간절연막(13)은 후술되는 칩 패드(17)에 와이어 본딩(wire bonding) 또는 빔 리드 본딩(beam lead bonding)과 같은 전기적 상호 연결이 이루어지는 과정에서 가해지는 물리적 스트레스(stress)를 지지할 수 있도록 절연 및 강도가 우수한 재질로 구성된다. 층간절연막으로는 고밀도 플라즈마(High Density Plasma; HDP) 산화막, 벤조사이클로부텐(Benzocyclobutene; BCB)막, 폴리벤즈옥사졸(polybenzoxazole; PBO)막 및 폴리이미드(polyimide)막이 적합하다. 그 중에서 층간절연막(13)으로는 물리적 스트레스에 대하여 우수한 강도를 갖는 실란, 산소 및 아르곤 가스를 사용하는 고밀도 플라즈마 산화막, 예컨대 고밀도 플라즈마 실리콘산화막(HDP-SiO2막)이 바람직하다.The final
셀 영역(Acell1,Acell2)에서 층간절연막(13) 위에는 패드 재배치 패턴(15)이 소정 패턴으로 형성되어 있으며 칩 중앙부로부터 칩 가장자리로 연장되어 형성되어 있다. 패드 재배치 패턴(15)은 칩 패드(17)의 위치를 셀 영역 상부로 재배치하는 배선패턴이다. 셀 영역셀 영역(Acell1,Acell2)에서 패드 재배치 패턴(15)의 한 쪽 끝단은 층간절연막(13)으로부터 노출되는 칩 패드 배선패턴(12)과 접속되고 다른 쪽 끝단은 반도체 기판(11)의 가장자리의 셀 영역(Acell1,Acell2) 상부에 일정한 사이즈를 갖도록 크기가 확장된 영역을 가진다. 칩 패드 배선패턴(12)과의 접속은 도 8의 "A"에 나타나 있듯이 층간절연막(13)에 소정 크기의 구멍을 형성하고 그 구멍에 패드 재배치 패턴(15)의 일부가 들어차도록 하는 비아 홀(via hole) 형태로 접속하거나 도 10에 나타나 있듯이 최소한의 크기를 갖는 칩 패드 형태로 칩 패드 배선패턴(12)이 노출되도록 하고 그 칩 패드 배선패턴(12)의 노출된 부분을 덮도록 하여 접속시킬 수 있다. 패드 재배치 패턴(15)은 상세하게 도시하지 않았지만 300~500Å 두께의 티타늄(Ti)과 그 위에 약 15000Å 두께의 알루미늄(Al) 및 그 위에 300~500Å 두께의 질화티타늄(TiN) 등 3개의 층으로 구성되도록 하는 것이 바람직하다. 경우에 따라서는 구리, 알루미늄, 아연, 철, 백금, 코발트, 납, 니켈, 또는 그 합금들을 사용할 수 있다.In the cell regions A cell 1 and
그리고, 층간절연막(13) 위에는 패드 재배치 패턴(15)을 덮으며 패드 재배치패턴(15)의 일정 부분을 노출시키는 최종절연막(18)이 형성되어 있다. 최종절연막(18)으로부터 노출되는 패드 재배치 패턴 부분이 칩 패드(17)로 정의되어, 패드 재배치 패턴(15)과 칩 패드(17)는 동일층에 위치한다. 한편, 칩 패드(17)는 반도체 기판(11) 가장자리의 셀 영역 (Acell1,Acell2) 상부에 배치되어 있다. 이 칩 패드(17)에 도 11에서 나타난 바와 같이 전기적 상호 연결 수단 예컨대, 본딩와이어(bonding wire; 99)가 접합될 수 있다. 칩 패드(17)의 형성 위치는 전기적 상호 연결을 고려하여 필요에 따라 다르게 가져갈 수 있다.The final
여기서, 재배치된 칩 패드(17)는 마주보는 양쪽 가장자리 부분에 각각 일렬로 배치된 것을 도시하고 있으나 네 가장자리 모두에 배열되는 형태 및 지그재그(zigzag) 형태 등 다양하게 배열 형태를 가질 수 있다. 한편, 최종절연막(18)은 HDP-SiO2막이나 HDP-SiN막과 같은 고밀도 플라즈마 산화막으로 구성할 수 있고 α파티클(particle)로부터 내부 회로를 보호할 수 있도록 폴리이미드막을 HDP-SiO2막 위에 더 형성할 수 있다.Here, the rearranged
이와 같은 집적회로 칩은 칩 패드가 반도체 기판의 주변 영역에 형성되어 있지 않고 셀 영역 상부에 위치한다. 따라서, 셀 영역의 폭이 동일한 상태에서 주변 영역(Aperi)의 폭이 종래 칩 패드를 형성하기 위한 영역의 폭 만큼 감소될 수 있으므로 집적회로 칩의 전체 폭은 종래에 비하여 감소된다. 셀 영역의 폭은 종래와 동일하다. 물론, 셀 영역 상부의 패드 재배치 패턴 및 최종절연막으로 인하여 두께가 증가되나 감소되는 폭 또는 너비의 감소분 대비 두께의 증가분이 크지 않아 전체 칩 사이즈가 감소될 수 있다. 층간절연막에 의해 셀 영역 상부에 형성되는 칩 패드에 전기적 상호 연결, 예컨대 와이어 본딩이 진행될 때 가해지는 물리적 스트레스에 대하여 지지될 수 있으므로 칩 패드 하부의 집적회로에는 손상을 입히지 않는다.In such integrated circuit chips, chip pads are not formed in the peripheral region of the semiconductor substrate, but are located above the cell region. Therefore, since the width of the peripheral area A peri can be reduced by the width of the area for forming the conventional chip pad while the cell area is the same width, the overall width of the integrated circuit chip is reduced as compared with the conventional. The width of the cell region is the same as before. Of course, due to the pad repositioning pattern and the final insulating layer on the cell region, the thickness is increased, but the increase in thickness is not large compared to the decrease in width or decrease in width, thereby reducing the overall chip size. The interlayer insulating film can be supported against the physical stresses applied to the electrical interconnects, for example, wire bonding, to the chip pads formed above the cell region, thereby not damaging the integrated circuit under the chip pads.
또한, 전술한 집적회로 칩은 센터패드형 회로 설계된 집적회로 칩이 에지패드형의 집적회로 칩 형태로 변경된 구조이다. 센터패드형에서 에지패드형의 집적회로 칩으로 변경되어 칩 패드간의 간격이 증가되어 전기적 특성 검사에서 탐침의 접촉이 보다 용이하게 이루어질 수 있다. 그리고, 이와 같은 구조적 변경에 의해 일반적으로 전기적 특성이 에지패드형에 비하여 우수한 것으로 알려진 센터패드형의 집적회로 칩을 에지패드형 구조로 전환하여 LOC(Lead On Chip)형태가 아닌 통상적인 형태의 패키지로 구현할 수 있다. 더욱이, 재배치된 칩 패드의 형성 위치를 층간절연막 상부의 임의의 위치로 소정 배열을 갖도록 할 수 있어 칩 사이즈 감소에 따른 칩 패드의 파인피치화와 집적도 향상 및 다핀화에 대한 대처가 용이하다.In addition, the aforementioned integrated circuit chip has a structure in which an integrated circuit chip designed for a center pad type circuit is changed to an edge pad type integrated circuit chip. The center pad type is changed from an edge pad type integrated circuit chip to increase the spacing between chip pads, thereby making it easier to contact the probe in the electrical property test. In addition, the structural change of the center pad integrated circuit chip, which is generally known to have superior electrical characteristics to the edge pad type, is converted to an edge pad type structure. Can be implemented as: Further, the rearrangement of the chip pads may be arranged at any position on the interlayer insulating film, thereby facilitating coping with fine pitch, integration, and multi-pinning of chip pads due to chip size reduction.
이와 같은 집적회로 칩은 반도체 웨이퍼 상태에서 다음과 같은 공정에 의해 제조된다. 각 세부 공정을 살펴보기로 한다.Such an integrated circuit chip is manufactured by the following process in a semiconductor wafer state. Let's look at each detailed process.
먼저 일반적인 웨이퍼 상태에서 도 5에 도시된 바와 같이 셀 영역(Acell1, Acell2)에 집적회로의 형성이 완료된 실리콘과 같은 반도체 기판(11) 위에 칩 패드 배선패턴(12)을 형성하고 최종보호막(16)을 덮는다. 소정의 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 기판(11) 위에 감광막 패턴을 마스크(mask)로 사용한 도금 방법 또는 스퍼터링(sputtering)과 같은 증착 방법을 통하여 소정 패턴의 칩 패드 배선패턴(12)이 집적회로와 선택적으로 연결되어 형성될 수 있다. 여기서, 칩 패드 배선패턴(12)은 셀 영역(Acell1,Acell2)의 상부와 주변 영역(Aperi)에 위치되어 있 는 것을 도시하고 있으나 셀 영역(Acell1,Acell2)에만 위치하도록 할 수도 있다.First, in a general wafer state, as shown in FIG. 5, the chip
다음으로 최종보호막(16) 위에 도 6에 도시된 바와 같이 층간절연막(13)을 형성하는 단계를 진행한다. 층간절연막(13)은 전술한 바와 같이 전기적 상호 연결에서 가해지는 물리적인 스트레스가 하부의 집적회로에 전달되는 것을 방지할 수 있도록 강도가 우수하며 층간 절연 기능을 담당하는 HDP-SiO2막을 형성한다. 이에 의해 일정한 정도 이상의 물리적인 스트레스가 가해지더라도 하부의 집적회로가 보호될 수 있다. 또한, 층간절연막(13)은 반도체 기판(11) 상부의 평탄화 작용도 하게 된다. 칩 패드 배선패턴(12)을 노출시키는 개구부(opening part; 14)의 위치는 셀 영역(Acell1,Acell2) 상부에 형성되도록 하거나 주변 영역(Aperi)에 위치한 부분에 형성되도록 할 수도 있다.Next, as shown in FIG. 6, the
도 6에서는 층간절연막(13)을 형성하는 단계가 1단계로 이루어지는 것을 도시하고 있으나 2차에 걸쳐 진행할 수도 있다. 2차에 걸쳐 층간절연막(13)을 형성한 후 평탄화 단계를 더 진행할 수 있다. 평탄화 단계를 더 진행함으로써 층간절연막(13)의 평탄도가 향상되어 그 위에 형성되는 패드 재배치 패턴(15) 역시 평탄도가 향상된다. 이에 따라 칩 패드(도 8의 17)에 와이어 본딩과 같은 전기적인 상호 연결이 진행될 때 본딩와이어 또는 빔 리드 등과의 접합 불량이 방지되고 결합력이 향상된다. 평탄화 단계는 공지의 화학적 기계적 연마에 의해 이루어질 수 있다.In FIG. 6, the
층간절연막(13)이 형성되면 도 7에서 도시된 바와 같이 층간절연막(13)의 개구부(14)에 의해 칩 패드 배선패턴(12)의 노출된 부분에 접속되는 패드 재배치 패턴(15)을 셀 영역(Acell1,Acell2)의 층간절연막(13) 위에 소정의 패턴으로 형성하는 단계를 진행한다. 패드 재배치 패턴(15)은 칩 패드 배선패턴(12)과 같이 도금, 스퍼터링과 같은 증착에 의해 원하는 패턴으로 얻어질 수 있다.When the interlayer insulating
패드 재배치 패턴(15)이 형성되면 다음 단계로서 최종절연막(18)을 형성한다. 패드 재배치 패턴(15)을 포함하여 층간절연막(13)의 전면에는 도 8에 도시된 바와 같이 셀 영역 가장자리 상부의 패드 재배치 패턴(15) 일부를 노출시켜 칩 패드(17)를 형성하는 최종절연막(18)을 형성한다. 최종절연막(18)은 패드 재배치 패턴(15)과 그 하부의 집적회로를 보호하는 기능을 할 수 있도록 층간절연막(13)과 같이 HDP-SiO2 재질이 사용되어 외부환경으로부터 집적회로가 보호되도록 한다. 최종절연막(18)은 강도 보강 및 외부환경으로부터의 보호를 위하여 먼저 HDP-SiO2막을 형성하고 그 위에 α파티클로부터의 보호를 위하여 폴리이미드막을 형성하여 2개의 층으로 구현할 수 있다.When the
제 2실시예Second embodiment
도 12내지 도 14는 본 발명에 따른 집적회로 칩의 제 2실시예의 제조 공정을 나타낸 단면도이다. 제 2실시예로서, 도 14에 도시된 본 발명에 따른 집적회로 칩(30)은 최종보호막(16) 위에 제 1층간절연막(13)이 형성되어 있고 그 위에 제 2층간절연막(20a)이 형성되어 있으며, 셀 영역(Acell1,Acell2) 상부의 제 2층간절연막(20a) 위에 패드 재배치 패턴(15)이 형성된 구조이다. 유전체층 기능의 제 2층간절연막(20a)을 제 1층간절연막(13)과 패드 재배치 패턴(15)의 사이에 더 형성되도록 하여 집적회로 칩(30)의 전기적 특성, 예컨대 캐패시턴스(capacitance)가 낮아지도록 하고 있다. 제 2층간절연막(20a)의 두께는 캐패시턴스 특성 및 강도 보강을 고려하여 적정 수준, 예컨대 약 2~50㎛로 설정된다. 제 2층간절연막(20a)은 주로 벤조사이클로부텐, 폴리벤즈옥사졸, 폴리이미드 등의 물질이 사용될 수 있다.12 to 14 are sectional views showing the manufacturing process of the second embodiment of the integrated circuit chip according to the present invention. As a second embodiment, in the
이와 같은 집적회로 칩(30)은 다음과 같은 공정에 의하여 제조된다. 단, 반도체 기판(11) 위에 제 1층간절연막(13)이 형성되는 단계까지는 전술한 제 1실시예의 제조 방법과 동일하여 도시 및 기술을 생략한다.Such an
도 12에 도시된 것과 같이 반도체 기판(11)의 셀 영역(Acell1,Acell2)에 반도체 기판(52)의 집적회로와 접속되는 칩 패드 배선패턴(12)을 형성하고, 그 칩 패드 배선패턴(12)의 일부가 개방되도록 하여 최종보호막(16)을 형성하며, 그 위에 제 1층간절연막(13)이 형성된 상태에서 제 2층간절연막(20a)을 형성한다. 제 2층간절연막(20a)은 통상적인 스핀 코팅(spin coating) 방법과 사진(photo) 공정에 의하여 형성할 수 있다. 이때 제 1층간절연막(13) 위에 제 2층간절연막(20a)을 형성하고 제 1층간절연막(13)으로부터 노출되는 부분을 제거하여 칩 패드 배선패턴(12)이 노출되도록 한다. 그리고, 도 13에 도시된 것과 같이 셀 영역(Acell1,Acell2) 상부의 제 2층간절연막(20a) 위에 칩 패드 배선패턴(12)과 접속되는 패드 재배치 패턴(15)을 형성하고, 도 14에 도시된 바와 같이 최종절연막(18)을 형성하여 칩 패드(17)를 셀 영역 위에 형성한다. 여기서, 제 2층간절연막(20a)과 최종절연막(18)으로는 폴리이미드가 사용될 수 있다.As shown in FIG. 12, a chip
제 3실시예Third embodiment
도 15 내지 도 17은 본 발명에 따른 집적회로 칩의 제 3실시예의 제조 공정을 나타낸 단면도이다.15 to 17 are sectional views showing the manufacturing process of the third embodiment of the integrated circuit chip according to the present invention.
도 17에 도시된 본 발명에 따른 집적회로 칩(50)은 전술한 제 2실시예의 집적회로 칩(30)과 같이 제 2층간절연막(20b)이 제 1층간절연막(13) 위에 형성되어 있으나, 제 2실시예의 집적회로 칩(30)과는 달리 칩 패드(17)가 제 1층간절연막(13) 위에 형성되어 있는 구조이다. 집적회로 칩(50)의 특성에 따라 캐패시턴스보다 전기적 상호 연결할 때 가해지는 물리적 스트레스에 의한 쿠션(cushion) 현상이 없도록 제 2층간절연막(20b)의 칩 패드(17) 아래 부분이 제거되어 있는 형태이다.In the
이와 같은 집적회로 칩(50)은 제 2실시예의 제조 방법에서 제 2층간절연막(20a)을 형성하는 단계가 도 15에 도시된 것과 같이 제 2층간절연막(20b)을 칩 패드(17)가 형성될 위치의 제 1층간절연막(13)이 개방되도록 제거한 상태에서 후속 공정으로 도 16에 도시된 것과 같이 패드 재배치 패턴(15)을 형성하고, 도 17에 도시된 것과 같이 패드 재배치 패턴(15)의 일정 부분이 노출되도록 최종절연막(18)을 형성하여 얻어질 수 있다. 최종절연막(18)으로부터 노출되는 부분이 칩 패드(17)가 된다.In the
제 4실시예Fourth embodiment
도 18은 본 발명에 따른 집적회로 칩의 제 4실시예를 나타낸 단면도이다.18 is a cross-sectional view showing a fourth embodiment of an integrated circuit chip according to the present invention.
도 18에 도시된 집적회로 칩(70)은, 센터패드형이 아닌 에지패드형 칩 설계에 따라 집적회로가 형성된 셀 영역(Acell)과 그 외측인 가장자리 부분에 주변 영역(Aperi1, Aperi2)을 갖는 반도체 기판(51) 위에 집적회로와 접속되는 칩 패드 배선패턴(52)이 형성되어 있고, 그 칩 패드 배선패턴(52)과 연결되는 패드 재배치 패턴(55)이 층간절연막(53)을 개재하여 형성되어 있으며, 그 패드 재배치 패턴(55)을 덮는 최종절연막(58)에 의해 노출되는 칩 패드(57)가 반도체 기판(51)의 중앙부 셀 영역(Acell) 상부에 형성되어 있는 구조이다.In the
칩 패드 배선패턴(52)은 종래 칩 패드가 형성되는 층에 형성되며 소정 패턴을 갖는 라인 형태로 형성되고 한 쪽 끝은 반도체 기판(51)의 마주보는 가장자리 양쪽의 주변 영역(Aperi1, Aperi2)에 위치한다. 주변 영역(Aperi1, Aperi2)의 폭은 칩 패드가 형성되는 영역이 확보되어 있지 않기 때문에 종래에 비하여 좁아져 있다. 이에 따라 반도체 기판(51)은 칩 패드 형성을 위해 필요한 폭 만큼 감소된 폭을 갖는다. 여기서, 칩 패드 배선패턴(52)이 셀 영역(Acell1,Acell2)에 위치하는 것을 보여주고 있으나 필요에 다라 주변 영역(Aperi1, Aperi2)에 위치하도록 할 수 있다.The chip
이와 같은 집적회로 칩에서 알 수 있듯이 본 발명에 따른 집적회로 칩은 에지패드형 회로 설계된 집적회로 칩을 센터패드형의 칩 패드 배치 구조를 갖는 형태의 집적회로 칩으로 구조가 변경될 수 있다. 이에 의해 주로 통상적인 패키지의 제조를 위해 사용되는 에지패드형으로 회로 설계된 집적회로 칩을 LOC 패키지로 구현 가능하게 한다.As can be seen from such an integrated circuit chip, the integrated circuit chip according to the present invention can be changed into an integrated circuit chip having an edge pad type circuit designed integrated circuit chip having a center pad type chip pad arrangement structure. This makes it possible to implement an integrated circuit chip designed in an edge pad type, which is mainly used for the manufacture of conventional packages, in LOC packages.
한편, 본 발명에 따른 집적회로 칩과 그 제조 방법은 전술한 실시예들에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 여러 가지 형태로 변형 실시될 수 있다. 예컨대, 본 발명에 따른 집적회로 칩은 반도체 기판의 주변 영역에 칩 패드가 형성되어 있는 상태에서 반도체 기판에 형성된 집적회로와 그 칩 패드를 연결시키는 패드 재배치 패턴을 형성하여 칩 패드를 셀 영역 상부로 재배치할 수도 있다.Meanwhile, the integrated circuit chip and the method of manufacturing the same according to the present invention are not limited to the above-described embodiments and may be modified in various forms without departing from the technical spirit of the present invention. For example, the integrated circuit chip according to the present invention forms a pad repositioning pattern connecting the integrated circuit formed on the semiconductor substrate and the chip pad in a state where the chip pad is formed in the peripheral region of the semiconductor substrate, thereby moving the chip pad to the upper cell region. You can also relocate it.
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한편, 본 발명에 따른 집적회로 칩의 실시예를 적용하여 다양한 형태의 멀티 칩 패키지 구현이 가능하다. 이를 소개하기로 한다.Meanwhile, various embodiments of the multi-chip package may be implemented by applying the embodiment of the integrated circuit chip according to the present invention. Let's introduce it.
멀티 칩 패키지 제 1실시예Multi-chip Package First Embodiment
도 19는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도이다.19 is a cross-sectional view showing a first embodiment of a multi-chip package according to the present invention.
도 19에 도시된 본 발명의 멀티 칩 패키지(200)는, 전술한 셀 영역 위에 칩 패드(217a,217b)가 형성된 본 발명의 집적회로 칩인 동종의 제 1집적회로 칩(210a)과 제 2집적회로 칩(210b)이 기판(251) 위에 수직으로 적층되어 있는 구조이다. 제 1,2집적회로 칩들(210a,210b)과 기판(251)간의 전기적인 연결은 본딩와이어(257)를 이용한 와이어 본딩에 의해 이루어지고 있다. 여기서, 제 1집적회로 칩(210a)과 제 2집적회로 칩(210b)은 모두 센터패드형 집적회로 설계 구조를 가지며 셀 영역 위에 형성된 칩 패드(217a,217b)가 칩 가장자리부에 형성되어 있는 에지패드형 배치 구조를 갖는다. 제 1집적회로 칩(217a)은 기판(251) 위에 접착제(261)로 실장되고 제 2집적회로 칩(210b)은 제 1집적회로 칩(210a) 위에 칩간 삽입물(263)을 개재하여 실장되어 있다. 칩간 삽입물(263)은 제 1집적회로 칩(210a)과 기판(251)을 연결하는 본딩와이어(257)의 공간을 확보한다. 여기서, 기판(251)으로는 인쇄회로기판(Printed Circuit Board; PCB)이나 테이프 배선 기판 등이 적용될 수 있다.The
기판(251)의 상부는 에폭시 성형 수지(epoxy molding resin)로 형성되는 봉지부(259)에 의해 제 1집적회로 칩(210a)과 제 2집적회로 칩(210b) 및 본딩와이어(257)와 그 전기적 연결 부분이 봉지되어 외부환경으로부터 보호된다. 그리고, 기판(251)의 하부에 외부접속단자로서 솔더 볼(solder ball; 271)이 형성되어 있다. 참조부호 253은 기판(251)에 형성되는 기판 본딩패드이다.An upper portion of the
이와 같은 실시예에서와 같이 본 발명의 멀티 칩 패키지는 셀 영역 위에 칩 패드가 형성된 복수의 집적회로 칩을 포함하여 단일 패키지로 구성됨으로써 메모리 용량 증대와 입출력 핀 수 증가에 대응할 수 있다. 또한, 칩 패드가 에지패드형 배치 구조를 갖는 본 발명의 집적회로 칩이 적용되어 칩 패드가 중앙에 형성된 센터패드형 집적회로 칩의 칩 패드 배치 구조에 따른 적층 제약이 극복될 수 있다.As in this embodiment, the multi-chip package according to the present invention includes a plurality of integrated circuit chips having chip pads formed on a cell area, and thus may correspond to an increase in memory capacity and an increase in the number of input / output pins. In addition, the integrated circuit chip of the present invention, in which the chip pad has an edge pad type arrangement structure, may be applied to overcome stacking constraints of the chip pad arrangement structure of a center pad type integrated circuit chip having a chip pad formed at the center thereof.
멀티 칩 패키지 제 2실시예Multi-chip Package Second Embodiment
도 20은 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도이다.20 is a cross-sectional view showing a second embodiment of a multi-chip package according to the present invention.
도 20에 도시된 본 발명에 따른 멀티 칩 패키지(300)는, 전술한 바와 같은 본 발명의 집적회로 칩인 칩 패드(317a,317b)가 셀 영역 위에 형성된 제 1집적회로 칩(310a)과 제 2집적회로 칩(310b)이 기판(351) 위에 수평으로 배치되어 있고, 집적회로 칩들(310a,310b)과 기판(351)이 본딩와이어(357)로 와이어 본딩되어 전기적으로 연결된 구조를 갖는다. 참조부호 353은 기판 배선패턴, 359는 봉지부, 361은 접착제, 371은 솔더 볼이다.In the
이와 같은 실시예에서와 같이 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 칩 패드가 형성된 복수의 집적회로 칩을 수평으로 배치하여 단일 패키지로 구성됨으로써 메모리 용량 증대와 입출력 핀 수 증가에 대응할 수 있다.As in the embodiment described above, the multi-chip package according to the present invention may be configured as a single package by horizontally arranging a plurality of integrated circuit chips having chip pads formed on a cell area, thereby corresponding to an increase in memory capacity and an increase in the number of input / output pins.
멀티 칩 패키지 제 3실시예Multi-chip Package Third Embodiment
도 21은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.21 is a cross-sectional view showing a third embodiment of a multi-chip package according to the present invention.
도 21에 도시된 본 발명에 따른 멀티 칩 패키지(400)는, 제 1실시예의 멀티 칩 패키지가 동종의 집적회로 칩으로 구성되는 것과 달리 칩 패드(417a,417b,417c)가 셀 영역 위에 형성되어 있으며 크기가 서로 다른 이종의 본 발명의 집적회로 칩들(410a,410b,410c)이 수직으로 적층된 구조이다. 집적회로 칩들(410a,410b,410c)은 칩 사이즈가 큰 집적회로 칩(410a)부터 칩 사이즈가 작은 집적회로 칩(410c)의 순서로 수직으로 기판(451)위에 적층되어 있다. 집적회로 칩들(410a,410b,410c)과 기판(451)은 본딩와이어(457)에 의해 전기적으로 연결된다. 여기서, 제 1실시예와 달리 별도의 칩간 삽입물은 필요하지 않다.In the
이와 같은 실시예에서와 같이 본 발명에 따른 멀티 칩 패키지는 동종의 집적회로 칩 뿐만 아니라 이종의 칩들로 구현이 가능하다. 센터패드형 칩 구조를 갖는 집적회로 칩이 에지패드형 칩 패드를 갖는 집적회로 칩으로 전환되어 수직으로 복수 개가 적층이 가능하며 본딩와이어의 길이가 짧아질 수 있다.As in this embodiment, the multi-chip package according to the present invention can be implemented as heterogeneous chips as well as homogeneous integrated circuit chips. An integrated circuit chip having a center pad type chip structure is converted to an integrated circuit chip having an edge pad type chip pad, and thus a plurality of vertically stacked chips can be stacked vertically and the length of the bonding wire can be shortened.
멀티 칩 패키지 제 4실시예Multi-chip package fourth embodiment
도 22는 본 발명에 따른 멀티 칩 패키지 제 4실시예를 나타낸 단면도이다.22 is a cross-sectional view showing a fourth embodiment of a multi-chip package according to the present invention.
도 22에 도시된 본 발명에 따른 멀티 칩 패키지(500)는, 칩 실장수단으로서 리드프레임을 이용하고 두 개의 집적회로 칩(510a,510b)을 내재하는 소위 듀얼 다이 패키지(Dual Die package; DDP)로서 불리는 형태의 패키지로서 LOC(Lead On Chip) 구조의 패키지 형태이다. 제 1집적회로 칩(510a)은 칩 패드 재배치에 의해 형성된 셀 영역 위에 형성된 칩 패드(517a)가 칩 중앙부에 형성된 센터패드형이고, 제 2집적회로 칩(510b)은 칩 패드 재배치에 의해 형성된 재배치 칩 패드(517b)가 칩 가장자리부에 형성된 에지패드형이다.The
별도로 집적회로 칩의 실장을 위한 다이패드가 마련되지 않고 마주보는 리드가 일반적인 리드프레임의 리드보다 연장되어 형성된 LOC형 리드프레임 리드(551)의 밑면에 접착테이프(563)로 제 1집적회로 칩(510a)이 부착되어 있다. 제 1집적회로 칩(510a)의 칩 패드(517a)가 마주보는 리드(551) 사이에 위치하며 본딩와이어(557a)로 그에 대응되는 리드(551)의 상면에 와이어 본딩되어 있다. 제 1집적회로 칩(510a)의 배면에는 제 2집적회로 칩(510b)이 접착제(561)로 부착되어 있다. 제 2집적회로 칩(510b)의 칩 패드(557b)는 리드(551)의 하면에 부착되어 있다. 제 1집적회로 칩(510a)과 제 2집적회로 칩(510b) 및 본딩와이어(551)와 그 접합 부분은 봉지부(559)로 봉지되어 있다.Separately, the first integrated circuit chip may be formed on the bottom surface of the LOC type
이와 같은 듀얼 다이 패키지 형태의 멀티 칩 패키지에서와 같이 본 발명의 멀티 칩 패키지는 칩 패드가 센터패드형이나 에지패드형 구조인 집적회로 칩을 재배치 과정에 의해 에지패드형이나 센터패드형의 칩 패드 배치 구조를 갖도록 변경하여 패키지를 구현할 수 있음을 보여준다. 더욱이 LOC형 패키지 구조를 통하여 보다 대형의 집적회로 칩들을 내재할 수 있게 된다.As in the multi-chip package of the dual die package type, the multi-chip package of the present invention has an edge pad type or center pad type chip pad by rearranging an integrated circuit chip whose chip pad is a center pad type or an edge pad type structure. It shows that you can implement a package by changing it to have a deployment structure. Moreover, the LOC type package structure allows for the inclusion of larger integrated circuit chips.
멀티 칩 패키지 제 5실시예Multi-chip Package Fifth Embodiment
도 23은 본 발명에 따른 멀티 칩 패키지 제 4실시예를 나타낸 단면도이다.23 is a cross-sectional view showing a fourth embodiment of a multi-chip package according to the present invention.
도 23에 도시된 본 발명에 따른 멀티 칩 패키지(600)는 다이패드(653)를 갖는 일반적인 리드프레임을 이용하고 두 개의 집적회로 칩(610a,610b)을 내재하는 듀얼 다이 패키지(Dual Die package; DDP)이다. 제 1집적회로 칩(610a)과 제 2 집적회로 칩(619)은 모두 패드 재배치에 의해 형성된 칩 패드(617a,617b)가 칩 가장자리에 형성된 에지패드형이다.The
다이패드(653)의 상면과 하면에 각각 제 1집적회로 칩(610a)과 제 2집적회로 칩(610b)이 접착제(661)로 부착되어 있다. 제 1집적회로 칩(610a)의 칩 패드(617a)가 본딩와이어(657a)로 리드(651)의 상면에 와이어 본딩되어 있고, 제 2집적회로 칩(610b)의 칩 패드(617b)가 본딩와이어(657b)로 리드(651)의 하면에 와이어 본딩되어 있다. 제 1집적회로 칩(610a)과 제 2집적회로 칩(610b) 및 본딩와이어(657a,657b)와 그 접합 부분은 봉지부(659)로 봉지되어 있다.The first
이와 같은 듀얼 다이 패키지 형태의 멀티 칩 패키지는 센터패드형의 집적회로 칩을 에지패드형의 칩 패드를 갖도록 변경하여 다이패드의 상면과 하면에 집적회로 칩이 부착된 일반적인 형태의 패키지를 구현할 수 있음을 보여주고 있다.Such a dual die package type multi-chip package can change a center pad type integrated circuit chip to have an edge pad type chip pad to implement a general type package in which integrated circuit chips are attached to the upper and lower surfaces of the die pad. Is showing.
멀티 칩 패키지 제 6실시예Multichip Package Sixth Embodiment
도 24는 본 발명에 따른 멀티 칩 패키지 제 6실시예를 나타낸 단면도이다.24 is a cross-sectional view illustrating a sixth embodiment of a multichip package according to the present invention.
도 24에 도시된 본 발명에 따른 멀티 칩 패키지(700)는 다이패드(753)를 갖는 일반적인 리드프레임을 이용하여 서로 다른 복수의 집적회로 칩들을 내재하는 TSOP(Thin Small Outline Package) 형태이다. 다이패드(753)의 상면에는 제 1집적회로 칩(710a)의 배면이 부착되어 있고, 제 1집적회로 칩(710a)의 상면에는 제 2집적회로 칩(710b)이 부착되어 있다. 다이패드(753)의 하면에는 제 3집적회로 칩(710c)의 배면이 부착되어 있고 제 3집적회로 칩(710c)의 상면에는 제 4집적회로 칩(710d)의 밑면이 부착되어 있다. 다이패드(753)를 중심으로 상하 집적회로 칩들(710a~710d)은 칩 패드(717a~717d)가 반대 방향을 향한다. 여기서, 제 1집적회로 칩(710a)과 제 2집적회로 칩(710b), 그리고 제 3집적회로 칩(710c)과 제 4집적회로 칩(710d)은 크기가 서로 다른 이종의 집적회로 칩들로서 센터패드형 구조에서 에지패드형 칩 패드를 갖는 구조로 변경된 집적회로 칩들이다.The
제 1집적회로 칩(710a)과 제 2집적회로 칩(710b)의 칩 패드(717a,717b)는 본딩와이어(757a,757b)로 리드(751)의 상면에 와이어 본딩되어 있고, 제 3집적회로 칩(710c)과 제 4집적회로 칩(710d)의 칩 패드(717c,717d)는 본딩와이어(757c,757d)로 리드(751)의 하면에 와이어 본딩되고 있다. 집적회로 칩들(710a~710d)과 본딩와이어(757a~757d) 및 그 접합 부분들이 봉지부(753)에 의해 봉지되어 있다. 참조부호 761,762,763,764는 접착제이다.The
이와 같은 멀티 칩 패키지에서 알 수 있는 바와 같이 본 발명에 따른 멀티 칩 패키지는 센터패드형 집적회로 구조의 집적회로 칩을 에지패드형 칩 패드를 갖는 집적회로 칩의 구조가 되도록 하여 TSOP 패키지 구현이 가능함을 나타내고 있다. 여기서, 다이패드의 상하에 각각 2개씩의 집적회로 칩이 실장되어 있는 것을 예시하고 있으나 이에 한정되지는 않는다.As can be seen in the multi-chip package as described above, the multi-chip package according to the present invention enables the TSOP package to be implemented by making the integrated circuit chip of the center pad integrated circuit structure become the structure of the integrated circuit chip having the edge pad type chip pad. Indicates. Here, an example in which two integrated circuit chips are mounted above and below the die pad is not limited thereto.
이상과 같은 본 발명에 따른 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 따르면, 칩 패드가 반도체 기판의 셀 영역 외측의 주변 영역에서 제거되고 셀 영역 상부의 다른 층으로 이동되어 주변 영역의 폭이 감소됨으로써 칩 크기가 축소 될 수 있다. 이에 따라, 동일 구경의 웨이퍼에서 얻을 수 있는 집적회로 칩의 수가 증가될 수 있으며 칩 설계 자유도가 증가된다.According to the integrated circuit chip, the manufacturing method and the multi-chip package according to the present invention as described above, the chip pad is removed from the peripheral region outside the cell region of the semiconductor substrate and moved to another layer above the cell region so that the width of the peripheral region is increased. By reducing the chip size can be reduced. Accordingly, the number of integrated circuit chips that can be obtained from wafers of the same aperture can be increased, and the degree of freedom in chip design is increased.
또한, 센터패드형 칩을 에지패드형의 패드 배치 구조로, 또는 에지패드형 칩을 센터패드형의 패드 배치 구조를 갖도록 전환하여 특정 집적회로 칩으로 다양한 형태의 패키지 구현이 가능하게 된다. 특히 센터패드형으로 회로 설계된 집적회로 칩을 LOC형 패키지가 아닌 일반적인 패키지 구조로 전환할 수 있어 원가를 절감할 수 있다.In addition, by switching the center pad type chip to an edge pad type pad arrangement structure or the edge pad type chip to a center pad type pad arrangement structure, various types of packages can be implemented as a specific integrated circuit chip. In particular, it is possible to reduce the cost by converting an integrated circuit chip designed in a center pad type into a general package structure instead of a LOC type package.
그리고, 칩 패드의 하부의 층간절연막에 의해 전기적 특성 검사를 위한 탐침과의 접촉 및 와이어 본딩 또는 빔 리드 본딩 등 전기적 상호 연결 과정에서 가해지는 물리적 스트레스에 의한 칩 패드 또는 그 하부의 집적회로 손상 및 접합력 저하가 방지될 수 있다. 특히, HDP-SiO2막을 형성함으로써 더욱 우수한 효과를 얻을 수 있다.In addition, the chip pad or the integrated circuit damage and the bonding force of the chip pad due to the physical stress applied during the electrical interconnection process such as wire bonding or beam lead bonding and contact with the probe for the electrical property inspection by the interlayer insulating film under the chip pad. Deterioration can be prevented. In particular, an excellent effect can be obtained by forming an HDP-SiO 2 film.
또한, 칩 패드가 셀 영역 외측 영역에서 셀 영역 상부에 보다 큰 면적을 갖도록 형성될 수 있어서 전기적 특성 검사의 한계가 극복될 수 있다. 더욱이, 센터패드형의 집적회로 칩을 에지패드형으로 전환하면 칩 패드간의 간격이 증가되어 탐침의 제작 한계가 어느 정도 극복될 수 있다.In addition, since the chip pad may be formed to have a larger area in the cell area outside the cell area, the limitation of the electrical property test may be overcome. Furthermore, when the center pad type integrated circuit chip is converted to the edge pad type, the gap between chip pads is increased, and the manufacturing limitation of the probe may be overcome to some extent.
그리고, 본 발명에 따른 멀티 칩 패키지는 패키지 레벨에서의 메모리 용량의 증대 및 동종 또는 이종 칩과의 적층을 통한 단일 패키지화로 실장면적 절감 등 다양한 효과를 얻을 수 있다.In addition, the multi-chip package according to the present invention can obtain various effects such as increasing the memory capacity at the package level and reducing the mounting area by forming a single package through stacking with homogeneous or heterogeneous chips.
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