KR100565212B1

KR100565212B1 - Automatic tuning method for system clock signal

Info

Publication number: KR100565212B1
Application number: KR1020040085923A
Authority: KR
Inventors: 이재욱
Original assignee: 엘지전자 주식회사
Priority date: 2004-10-26
Filing date: 2004-10-26
Publication date: 2006-03-30

Abstract

본 발명은 중앙처리장치를 사용하는 시스템에서 최적의 시스템 클럭주파수를 자동으로 튜닝하는 기술에 관한 것이다. 이러한 본 발명은, 시스템 부팅시 기 설정된 피엘엘 값으로 클럭주파수를 설정하여 디램을 대상으로 리드/라이트 테스트를 수행하는 제1과정과; 상기 테스트 결과 디램의 영역에서 리드/라이트 오류가 발생하지 않으면, 원래의 클럭주파수를 그대로 사용하여 시스템을 부팅시키는 제2과정과; 상기 테스트 결과 리드/라이트 오류가 발생하면, 상기 피엘엘 값을 순차적으로 변경하면서 디램 테스트를 반복적으로 수행하여 클럭주파수를 적절히 변경시킨 후 시스템을 부팅시키는 제3과정에 의해 달성된다.The present invention relates to a technique for automatically tuning the optimal system clock frequency in a system using a central processing unit. The present invention includes a first process of performing a read / write test on a DRAM by setting a clock frequency to a preset PEL value when a system is booted; A second process of booting the system using the original clock frequency if a read / write error does not occur in a region of the DRAM as a result of the test; When a read / write error occurs as a result of the test, a third process of booting the system after appropriately changing the clock frequency by repeatedly performing a DRAM test while sequentially changing the PEL value is performed.

Description

시스템 클럭신호를 위한 오토 튜닝 방법{AUTOMATIC TUNING METHOD FOR SYSTEM CLOCK SIGNAL} AUTO-TUNING METHOD FOR SYSTEM CLOCK SIGNAL

도 1은 본 발명의 시스템 클럭신호를 위한 오토 튜닝 방법이 적용되는 시스템의 블록도.1 is a block diagram of a system to which an autotuning method for a system clock signal of the present invention is applied.

도 2는 본 발명에 의한 본 발명의 시스템 클럭신호를 위한 오토 튜닝 방법의 처리과정을 나타낸 신호 흐름도.2 is a signal flow diagram illustrating a process of an autotuning method for a system clock signal of the present invention according to the present invention.

도 3은 도 2에서 디램 테스트 과정에 대한 상세 신호 흐름도.3 is a detailed signal flow diagram illustrating a DRAM test process in FIG. 2.

도 4a는 도 3에서 바이트 단위로 패턴을 체크하는 처리과정을 나타낸 신호 흐름도. 4A is a signal flowchart illustrating a process of checking a pattern in units of bytes in FIG. 3.

도 4b는 도 3에서 하프 워드 단위로 패턴을 체크하는 처리과정을 나타낸 신호 흐름도.FIG. 4B is a signal flowchart illustrating a process of checking a pattern in units of half words in FIG.

도 4c는 도 3에서 워드 단위로 패턴을 체크하는 처리과정을 나타낸 신호 흐름도.4C is a signal flowchart illustrating a process of checking a pattern in units of words in FIG. 3.

***도면의 주요 부분에 대한 부호의 설명*** *** Description of the symbols for the main parts of the drawings ***

1 : 중앙처리장치 2 : 부트롬1: central processing unit 2: bootrom

3 : 디램 4 : 발진기3: DRAM 4: oscillator

5 : 비휘발성 메모리5: nonvolatile memory

본 발명은 중앙처리장치를 사용하는 시스템에서 최적의 시스템 클럭주파수를 자동으로 튜닝하는 기술에 관한 것으로, 특히 시스템에서 자체적으로 메모리 리드/라이트 테스트를 실시하여 신뢰성 있는 시스템 클럭주파수를 확보할 수 있도록 한 시스템 클럭신호를 위한 오토 튜닝 방법에 관한 것이다. The present invention relates to a technique for automatically tuning an optimal system clock frequency in a system using a central processing unit. In particular, the system performs a memory read / write test on its own to ensure a reliable system clock frequency. The present invention relates to an auto tuning method for a system clock signal.

일반적으로, 중앙처리장치는 사용하는 모든 시스템(예: PC, Embedded System 등)에서는 시스템 클럭신호를 기반으로 모든 동작이 이루어진다. In general, the central processing unit performs all operations based on the system clock signal in all the systems (eg, PC, embedded system, etc.).

외부의 발진기로부터 인가된 클럭신호가 위상동기루프(PLL: Phase Lock Loop)에 의해 시스템에 필요한 상기 시스템 클럭신호로 변경되고, 시스템의 각부에서는 그 시스템 클럭신호(PLL 주파수)를 적절히 분주하여 사용하게 된다.The clock signal applied from the external oscillator is changed to the system clock signal required for the system by a phase lock loop (PLL), and each part of the system divides the system clock signal (PLL frequency) appropriately. do.

일반적으로, PLL 주파수는 시스템 개발시 시스템의 안정성 및 성능을 보장할 수 있도록 여러번의 트레이드 오프(Trade-off)를 거쳐 결정되며, 한번 결정된 값은 양산 후 거의 변경되지 않는다. In general, the PLL frequency is determined through several trade-offs to ensure the stability and performance of the system during system development, and the determined value is hardly changed after mass production.

이와 같이 종래의 시스템에 있어서는 양상 단계에서 시스템 클럭신호의 주파수가 적절한 값으로 설정되어 출시된 후에는 변경할 수 없게 되어 있으므로, 시스템은 안정적으로 운용하는데 어려움이 있었다.As described above, in the conventional system, since the frequency of the system clock signal is set to an appropriate value and cannot be changed after being released, the system has difficulty in operating stably.

왜냐하면, 제품 양산 단계에서 결정된 시스템 클럭신호의 주파수 값은 제품 출하 후, 부품의 노화나 주변환경(습도, 온도 등)의 변화에 따라 적절하게 변경해 줄 필요가 있기 때문이다. 특히 차량용 및 군수용 장비의 경우 구동환경이 매우 열 악하므로 시스템 클럭 주파수의 작은 오차에도 시스템이 다운되거나 오동작하는 경우가 발생되기 때문이다. This is because the frequency value of the system clock signal determined at the product mass production stage needs to be changed appropriately according to the aging of the product and the change of the surrounding environment (humidity, temperature, etc.). In particular, in the case of vehicle and military equipment, the driving environment is very poor, so that even if a small error of the system clock frequency causes the system to go down or malfunction.

따라서, 본 발명의 목적은 시스템 부팅시 신뢰성 있는 시스템 클럭주파수를 확보하기 위하여, 중앙처리장치가 부트로더(Bootloader) 전체 영역에 대해 리드/라이트(read/write) 테스트를 실시하고, 그 테스트 결과에 따라 시스템 클럭주파수를 적절히 조절하는데 있다. Accordingly, an object of the present invention is to perform a read / write test on the entire area of the boot loader in order to secure a reliable system clock frequency at the time of system booting. The system clock frequency is adjusted accordingly.

본 발명에 의한 시스템 클럭신호를 위한 오토 튜닝 방법은, 시스템 부팅시 기 설정된 PLL 값으로 클럭주파수를 설정하여 디램을 대상으로 리드/라이트 테스트를 수행하는 제1과정과; 상기 테스트 결과 디램의 영역에서 리드/라이트 오류가 발생하지 않으면 상기 시스템 클럭 주파수가 올바른 것으로 판단하여 시스템이 정상 부팅 모드로 동작하도록 하는 제2과정과; 상기 테스트 결과 리드/라이트 오류가 발생하면 시스템 클럭 주파수가 올바르지 않은 것으로 판단한 후, 상기 PLL 값을 순차적으로 낮추어 가면서 디램(DRAM)(3)에 대한 테스트를 반복적으로 수행하여 올바른 PLL 값을 찾아내는 제3과정으로 이루어지는 것으로, 이와 같이 이루어지는 본 발명의 오토 튜닝 처리과정을 첨부한 도 1 내지 도 4를 참조하여 상세히 설명하면 다음과 같다.An auto-tuning method for a system clock signal according to the present invention includes a first step of performing a read / write test on a DRAM by setting a clock frequency to a preset PLL value at system boot time; A second step of determining that the system clock frequency is correct and operating the system in a normal booting mode if a read / write error does not occur in a region of the DRAM as a result of the test; If a read / write error occurs as a result of the test, the system clock frequency is determined to be incorrect, and then the PLL value is sequentially lowered to repeatedly perform a test on the DRAM 3 to find a correct PLL value. It will be described in detail with reference to Figures 1 to 4 attached to the process of the auto-tuning process of the present invention made as described above.

먼저, 도 1은 본 발명의 시스템 클럭신호를 위한 오토 튜닝 방법이 적용되는 시스템의 구성을 나타낸 것으로, PLL 데이터를 저장하기 위한 비휘발성 메모리(1)가 추가된 것을 알 수 있다. 상기 비휘발성 메모리(5)는 플래시 메모리 또는 EEPROM으로 구현할 수 있다. 만약, 부트롬(Bootrom)(2)이 리드/라이트 가능한 플래시 메모리 또는 EEPROM으로 구현된 경우에는 상기와 같이 비휘발성 메모리(1)를 별도로 사용하지 않고 그의 일부 영역을 이용하여 구현할 수 있다.First, FIG. 1 shows a configuration of a system to which an autotuning method for a system clock signal of the present invention is applied, and it can be seen that a nonvolatile memory 1 for storing PLL data is added. The nonvolatile memory 5 may be implemented as a flash memory or an EEPROM. If the bootrom 2 is implemented as a read / writeable flash memory or an EEPROM, the bootrom 2 may be implemented using a partial region thereof without using the nonvolatile memory 1 as described above.

도 2는 본 발명의 시스템 클럭신호를 위한 오토 튜닝 방법의 전반적인 처리과정을 나타낸 것이다.Figure 2 shows the overall processing of the auto-tuning method for the system clock signal of the present invention.

부팅시 기 설정된 PLL 값(PLL Data)으로 클럭주파수를 설정하여 디램(3)을 대상으로 리드/라이트 테스트를 수행한다. At boot time, the clock frequency is set to the preset PLL value (PLL Data) to perform read / write tests on the DRAM (3).

상기 디램(3)에 대한 테스트 결과 디램(3)의 모든 영역에서 리드/라이트 오류가 발생하지 않고 리드/라이트 동작이 안정적으로 이루어지면, 시스템 클럭 주파수가 올바른 것으로 판단하여 시스템이 정상 부팅 모드로 동작하도록 한다. As a result of the test of the DRAM 3, if the read / write operation is stably performed without a read / write error in all regions of the DRAM 3, the system clock frequency is determined to be correct and the system operates in a normal boot mode. Do it.

하지만, 상기 테스트 결과 리드/라이트 오류가 발생하면, 시스템 클럭 주파수가 올바르지 않은 것으로 판단하여 상기 PLL 값을 순차적으로 낮추어 가면서 디램(3)에 대한 테스트를 반복적으로 수행한다.However, if a read / write error occurs as a result of the test, the system clock frequency is determined to be incorrect, and the test for the DRAM 3 is repeatedly performed while sequentially decreasing the PLL value.

상기 반복적인 디램(3) 테스트를 통해 올바른 PLL 값을 찾으면, 이를 상기 비휘발성 메모리(5)에 저장하여 다음의 시스템 부팅시에는 변경된 PLL 설정값을 이용하도록 한다. 따라서, 다음의 시스템 부팅 때부터 상기와 같이 디램(3)에 대한 테스트를 실시하지 않고도 올바른 시스템 클럭 주파수를 사용할 수 있게 된다.If the correct PLL value is found through the repeated DRAM 3 test, it is stored in the nonvolatile memory 5 to use the changed PLL setting value at the next system boot. Therefore, from the next system boot, the correct system clock frequency can be used without testing the DRAM 3 as described above.

도 3은 신뢰성 있는 시스템 클럭주파수를 확보하기 위하여, 상기 디램(3)을 대상으로 테스트하는 과정을 나타낸 것이다. 3 shows a process of testing the DRAM 3 in order to secure a reliable system clock frequency.

여기에서는 비트 패턴 매칭(Bit Pattern Matching) 방법을 사용하였는데, 이 는 상기 디램(3)에 특정 패턴을 라이트한 후 다시 그 패턴을 리드(read)하여 서로 동일한지 비교하는 방법이다.In this case, a bit pattern matching method is used, which is a method of writing a specific pattern to the DRAM 3 and reading the pattern again to compare the same.

여기서 사용되는 패턴은 데이터를 비트 단위로 크로스하여 라이트/리드한 후 반대로 크로스하여 라이트/리드하고, 이와 같은 원리로 라이트/리드하되 액세스 단위로 바이트(8bit), 하프 워드(16bit), 워드(32bit) 단위로 디램(3)을 액세스하여 테스트하게 되므로, 가능한 모든 메모리의 리드/라이트 오류를 찾을 수 있게 된다. The pattern used here is to cross / write data by bit, and then to write / read by cross, and to write / read by the same principle. Since the DRAM 3 is accessed and tested in units of, the read / write error of all possible memories can be found.

도 4a, 4b, 4c는 상기 바이트, 하프 워드, 워드 단위로 디램(3)을 액세스하여 테스트하는 과정을 나타낸 것으로, 원리는 동일하므로 도 4a를 예로하여 설명하면 다음과 같다.4A, 4B, and 4C illustrate a process of accessing and testing the DRAM 3 in units of bytes, half words, and words. Since the principles are the same, the following description will be given using FIG. 4A as an example.

바이트 어드레스를 초기화 한 후 바이트 어드레스로 바이트 패턴 데이터를 라이트한다. 이어서, 상기 바이트 어드레스로 상기 바이트 패턴을 리드하여 비교하는 방식으로 라이트/리드 테스트를 실시한다.After the byte address is initialized, the byte pattern data is written to the byte address. Subsequently, a write / read test is performed by reading and comparing the byte pattern to the byte address.

이후에도 상기 바이트 어드레스를 1비트 시프트시키고 크로스 패턴의 순서를 바꿔서 상기와 같이 라이트/리드 테스트를 실시한다.Thereafter, the byte address is shifted by one bit and the order of the cross patterns is changed to perform the write / read test as described above.

상기와 같은 바이트 단위의 라이트/리드 테스트 동작을 디램(3)의 마지막 영역까지 반복 실시하여 그때마다 라이트/리드된 바이트 패턴이 서로 일치하는 것으로 판명되면, 현재 시스템 클럭 주파수가 올바른 것으로 판단한다.If the above write / read test operation in units of bytes is repeated to the last region of the DRAM 3 and it is found that the write / read byte patterns coincide with each other at that time, it is determined that the current system clock frequency is correct.

하지만, 상기에서 바이트 패턴이 서로 일치하지 않는 것으로 판명되면, 바이트 패턴을 시프트시키고 처음 단계로 복귀하여 상기와 같은 테스트 과정을 수행한다.However, if the byte patterns are found to be inconsistent with each other, the byte pattern is shifted and the process returns to the first step to perform the above test procedure.

상기 설명에서는 시스템 부팅시 시스템 클럭신호를 위한 오토 튜닝하는 것을 예로하여 설명하였으나, 이에 한정되는 것이 아니라 리셋 등에 의해 부팅되는 경우에도 동일하게 적용할 수 있다.In the above description, an example of auto tuning for a system clock signal during system booting has been described as an example. However, the present invention is not limited thereto and may be similarly applied to booting by a reset.

이상에서 상세히 설명한 바와 같이 본 발명은 부트로더 전체 영역에 대해 리드/라이트 테스트를 실시하고 그 테스트 결과에 따라 시스템 클럭주파수를 적절히 조절 함으로써, 사용자의 별다른 수고 없이 시스템 부팅시 신뢰성 있는 시스템 클럭주파수를 확보할 수 있는 효과가 있다.As described in detail above, the present invention performs a read / write test on the entire area of the boot loader and appropriately adjusts the system clock frequency according to the test result, thereby ensuring a reliable system clock frequency at the time of system booting without user's trouble. It can work.

Claims

시스템 부팅시 기 설정된 피엘엘 값으로 클럭주파수를 설정하여 디램을 대상으로 리드/라이트 테스트를 수행하는 제1과정과; A first process of performing a read / write test on a DRAM by setting a clock frequency to a predetermined PEL value upon system booting;

상기 테스트 결과 디램의 영역에서 리드/라이트 오류가 발생하지 않으면, 원래의 클럭주파수를 그대로 사용하여 시스템을 부팅시키는 제2과정과;A second process of booting the system using the original clock frequency if a read / write error does not occur in a region of the DRAM as a result of the test;

상기 테스트 결과 리드/라이트 오류가 발생하면, 상기 피엘엘 값을 순차적으로 변경하면서 디램 테스트를 반복적으로 수행하여 클럭주파수를 적절히 변경시킨 후 시스템을 부팅시키는 제3과정으로 이루어지는 것을 특징으로 하는 시스템 클럭신호를 위한 오토 튜닝 방법.When a read / write error occurs as a result of the test, a system clock signal comprising a third process of repeatedly performing a DRAM test while sequentially changing the PEL value, changing the clock frequency appropriately, and then booting the system. Auto tuning method for.

제1항에 있어서, 제3과정의 디램 테스트는 디램에 특정 패턴을 라이트한 후 다시 그 패턴을 리드하여 서로 동일한지 비교하는 비트 패턴 매칭 방법을 이용하는 것을 특징으로 하는 시스템 클럭신호를 위한 오토 튜닝 방법.The method of claim 1, wherein the DRAM test of the third process uses a bit pattern matching method of writing a specific pattern to the DRAM and then reading the pattern again and comparing the same patterns to each other. .

제1항 또는 제2항에 있어서, 디램 테스트는 데이터를 비트 단위로 크로스하여 라이트/리드한 후 반대로 크로스하여 라이트/리드하는 것을 특징으로 하는 시스템 클럭신호를 위한 오토 튜닝 방법. The auto-tuning method of claim 1 or 2, wherein the DRAM test crosses, writes, and reads data in bit units, and crosses and writes and reads data.

제1항 또는 제2항에 있어서, 디램 테스트시 디램의 용량에 따라 바이트 또는 하프 워드 또는 워드 단위로 액세스하는 것을 특징으로 하는 시스템 클럭신호를 위한 오토 튜닝 방법. The method of claim 1 or 2, wherein the DRAM test is performed in units of bytes, half words, or words according to the capacity of the DRAM during the DRAM test.

제1항에 있어서, 제3과정은 디램 테스트를 통해 올바른 피엘엘 값을 찾으면 비휘발성 메모리에 저장하여 다음의 시스템 부팅시 이용할 수 있도록 하는 것을 특징으로 하는 시스템 클럭신호를 위한 오토 튜닝 방법.2. The method of claim 1, wherein the third step is to find a correct PL value through a DRAM test and store it in a non-volatile memory for use at the next system boot.