KR100564635B1 - 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 - Google Patents
메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 Download PDFInfo
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Abstract
Description
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- 메모리 정보를 저장하며, 상기 메모리 정보에 따라 데이터를 저장하는 메모리 모듈;복수의 입출력 장치와의 연결을 제어하며, 상기 메모리 모듈로부터 상기 메모리 정보를 독출하여 전송하는 인터페이스 제어부; 및상기 인터페이스 제어부로부터 전송된 상기 메모리 정보를 수신하여 메모리 신호 정보와 함께 상기 메모리 모듈로 전송하는 메모리 제어부를 구비하며,상기 메모리 정보는 메모리 초기화 정보 및 상기 메모리 모듈에 장착되는 복수의 메모리 장치들의 인터페이스 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 1 항에 있어서, 상기 메모리 모듈은,상기 데이터를 저장하는 복수의 상기 메모리 장치들;상기 메모리 정보를 저장하는 메모리 정보 저장부; 및상기 메모리 제어부로부터 전송된 상기 메모리 신호 정보 및 상기 메모리 정보에 응답하여 상기 복수의 메모리 장치들을 제어하는 메모리 모듈 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 2 항에 있어서,상기 메모리 모듈은 상기 메모리 정보 중 상기 인터페이스 타이밍 정보를 저장하는 추가 메모리 정보 저장부를 더 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 3 항에 있어서,상기 인터페이스 타이밍 정보는 클럭신호 타이밍 정보, 명령신호 타이밍 정보, 어드레스 타이밍 정보, 및 데이터 스트로브 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 2 항에 있어서, 상기 메모리 모듈 제어부는,상기 메모리 제어부와 상기 메모리 신호 정보와 상기 메모리 정보를 송수신하는 송수신부;상기 메모리 제어부로부터 전송된 상기 메모리 정보를 검출하는 메모리 정보 검출부;상기 송수신부에서 수신된 상기 메모리 신호 정보와 상기 검출된 메모리 정보를 이용하여 메모리 신호의 타이밍을 제어하는 메모리 장치 제어부; 및상기 복수의 메모리 장치들과 상기 메모리 모듈 제어부 간의 인터페이스를 수행하는 인터페이스부를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 5 항에 있어서, 상기 메모리 장치 제어부는,상기 메모리 신호 정보를 이용하여 상기 메모리 신호를 생성하는 메모리 신호 생성부;상기 메모리 정보에 기초하여 상기 메모리 신호의 타이밍을 제어하는 메모리 신호 타이밍 제어부; 및상기 메모리 신호 타이밍 제어부에 의해 제어된 타이밍에 따라 타이밍이 제어된 메모리 신호를 상기 인터페이스부로 버퍼링하는 메모리 신호 버퍼부를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 6 항에 있어서, 상기 메모리 신호 타이밍 제어부는,상기 인터페이스 타이밍 정보에 응답하여 클럭신호의 타이밍을 제어하는 클럭신호 타이밍 제어부;상기 인터페이스 타이밍 정보에 응답하여 명령신호의 타이밍을 제어하는 명령신호 타이밍 제어부;상기 인터페이스 타이밍 정보에 응답하여 어드레스 신호의 타이밍을 제어하는 어드레스 타이밍 제어부; 및상기 인터페이스 타이밍 정보에 응답하여 데이터 스트로브신호의 타이밍을 제어하는 데이터 스트로브 타이밍 제어부를 구비하는 것을 특징으로 하는 메모리 시스템.
- 제 6 항에 있어서, 메모리 신호 버퍼부는,상기 클럭신호 타이밍 제어부에 의해 타이밍이 제어된 클럭신호를 상기 인터페이스부로 공급하는 클럭신호 버퍼부;상기 명령신호 타이밍 제어부에 의해 타이밍이 제어된 명령신호를 상기 인터페이스부로 공급하는 명령신호 버퍼부;상기 어드레스 타이밍 제어부에 의해 타이밍이 제어된 어드레스신호를 상기 인터페이스부로 공급하는 어드레스 버퍼부; 및상기 데이터 스트로브 타이밍 제어부에 의해 타이밍이 제어된 데이터 스트로브신호를 상기 인터페이스부로 공급하는 데이터 스트로브 버퍼부를 구비하는 것을 특징으로 하는 메모리 시스템.
- 메모리 정보 저장부 및 메모리 모듈 제어부를 구비하는 메모리 모듈에 장착된 복수의 메모리 장치들의 타이밍을 제어하는 방법에 있어서,상기 메모리 정보 저장부에 저장된 메모리 정보를 독출하는 단계;메모리 신호 정보와 상기 메모리 정보를 상기 메모리 모듈 제어부로 전송하는 단계; 및상기 전송된 메모리 신호 정보와 상기 메모리 정보를 이용하여 메모리 신호의 타이밍을 제어하여 상기 복수의 메모리 장치들로 전송하는 단계를 구비하며,상기 메모리 정보는 메모리 초기화 정보 및 상기 복수의 메모리 장치들의 인터페이스 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
- 제 9 항에 있어서, 상기 메모리 신호의 타이밍을 제어하는 단계는,상기 메모리 신호 정보에 응답하여 상기 메모리 신호를 생성하는 단계; 및상기 메모리 정보에 응답하여 상기 메모리 신호의 타이밍을 제어하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
- 제 9 항에 있어서,상기 인터페이스 타이밍 정보는 클럭신호 타이밍 정보, 명령신호 타이밍 정보, 어드레스 타이밍 정보, 및 데이터 스트로브 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
- 데이터를 저장하는 복수의 메모리 장치들;메모리 정보를 저장하는 메모리 정보 저장부; 및메모리 신호 정보 및 상기 메모리 정보에 응답하여 상기 복수의 메모리 장치들을 제어하는 메모리 모듈 제어부를 구비하며,상기 메모리 정보는 메모리 초기화 정보 및 상기 복수의 메모리 장치의 인터페이스 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서,상기 메모리 모듈은 상기 메모리 정보 중 상기 인터페이스 타이밍 정보를 저 장하는 추가 메모리 정보 저장부를 더 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 13 항에 있어서,상기 인터페이스 타이밍 정보는 클럭신호 타이밍 정보, 명령신호 타이밍 정보, 어드레스 타이밍 정보, 및 데이터 스트로브 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 12 항에 있어서, 상기 메모리 모듈 제어부는,상기 메모리 모듈 외부와 상기 메모리 신호 정보를 송수신하는 송수신부;상기 메모리 정보 저장부로부터의 상기 메모리 정보를 검출하는 메모리 정보 검출부;상기 송수신부에서 수신된 상기 메모리 신호 정보와 상기 검출된 메모리 정보를 이용하여 메모리 신호의 타이밍을 제어하는 메모리 장치 제어부; 및상기 복수의 메모리 장치들과 상기 메모리 모듈 제어부 간의 인터페이스를 수행하는 인터페이스부를 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 15 항에 있어서, 상기 메모리 장치 제어부는,상기 메모리 신호 정보에 응답하여 상기 메모리 신호를 생성하는 메모리 신호 생성부;상기 메모리 정보에 응답하여 상기 메모리 신호의 타이밍을 제어하는 메모리 신호 타이밍 제어부; 및상기 메모리 신호 타이밍 제어부에 의해 제어된 타이밍에 따라 타이밍이 제어된 메모리 신호를 상기 인터페이스부로 버퍼링하는 메모리 신호 버퍼부를 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 16 항에 있어서, 상기 메모리 신호 타이밍 제어부는,상기 인터페이스 타이밍 정보에 응답하여 클럭신호의 타이밍을 제어하는 클럭신호 타이밍 제어부;상기 인터페이스 타이밍 정보에 응답하여 명령신호의 타이밍을 제어하는 명령신호 타이밍 제어부;상기 인터페이스 타이밍 정보에 응답하여 어드레스 신호의 타이밍을 제어하는 어드레스 타이밍 제어부; 및상기 인터페이스 타이밍 정보에 응답하여 데이터 스트로브신호의 타이밍을 제어하는 데이터 스트로브 타이밍 제어부를 구비하는 것을 특징으로 하는 메모리 모듈.
- 제 16 항에 있어서, 메모리 신호 버퍼부는,상기 클럭신호 타이밍 제어부에 의해 타이밍이 제어된 클럭신호를 상기 인터페이스부로 공급하는 클럭신호 버퍼부;상기 명령신호 타이밍 제어부에 의해 타이밍이 제어된 명령신호를 상기 인터 페이스부로 공급하는 명령신호 버퍼부;상기 어드레스 타이밍 제어부에 의해 타이밍이 제어된 어드레스신호를 상기 인터페이스부로 공급하는 어드레스 버퍼부; 및상기 데이터 스트로브 타이밍 제어부에 의해 타이밍이 제어된 데이터 스트로브신호를 상기 인터페이스부로 공급하는 데이터 스트로브 버퍼부를 구비하는 것을 특징으로 하는 메모리 모듈.
- 메모리 정보 저장부 및 메모리 모듈 제어부를 구비하는 메모리 모듈에 장착된 복수의 메모리 장치들의 타이밍을 제어하는 방법에 있어서,상기 메모리 정보 저장부에 저장된 메모리 정보를 독출하는 단계;메모리 신호 정보 및 상기 메모리 정보를 상기 메모리 모듈 제어부로 전송하는 단계; 및상기 전송된 메모리 신호 정보와 상기 메모리 정보에 응답하여 메모리 신호의 타이밍을 제어하여 상기 복수의 메모리 장치들로 전송하는 단계를 구비하며,상기 메모리 정보는 메모리 초기화 정보 및 메모리 장치의 인터페이스 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
- 제 19 항에 있어서, 상기 메모리 신호의 타이밍을 제어하는 단계는,상기 메모리 신호 정보를 이용하여 상기 메모리 신호를 생성하는 단계; 및상기 메모리 정보를 이용하여 메모리 신호의 타이밍을 제어하는 단계를 구비 하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
- 제 19 항에 있어서,상기 인터페이스 타이밍 정보는 클럭신호 타이밍 정보, 명령신호 타이밍 정보, 어드레스 타이밍 정보, 및 데이터 스트로브 타이밍 정보를 구비하는 것을 특징으로 하는 메모리 장치의 타이밍 제어 방법.
Priority Applications (4)
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---|---|---|---|
KR1020040085381A KR100564635B1 (ko) | 2004-10-25 | 2004-10-25 | 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 |
US11/256,108 US7421558B2 (en) | 2004-10-25 | 2005-10-24 | System controlling interface timing in memory module and related method |
JP2005310377A JP5068444B2 (ja) | 2004-10-25 | 2005-10-25 | メモリモジュール内でのインターフェースタイミングを制御するメモリシステム及びタイミング制御方法 |
DE102005051479A DE102005051479A1 (de) | 2004-10-25 | 2005-10-25 | Speichersystem und Schnittstellen-Zeitsteuerverfahren |
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---|---|---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140088660A (ko) * | 2013-01-03 | 2014-07-11 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
US8947955B2 (en) | 2012-12-28 | 2015-02-03 | SK Hynix Inc. | Semiconductor memory, memory system, and operation method thereof |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US7580312B2 (en) * | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
KR101377305B1 (ko) * | 2005-06-24 | 2014-03-25 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
WO2007028109A2 (en) | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US20080028135A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | Multiple-component memory interface system and method |
US7516293B2 (en) * | 2006-09-08 | 2009-04-07 | International Business Machines Corporation | Increased performance using mixed memory types |
DE102007010284A1 (de) * | 2007-03-02 | 2008-09-04 | Qimonda Ag | Schnittstellenvorrichtung, Schaltungsmodul, Schaltungssystem, Vorrichtung für eine Datenkommunikation und Verfahren zum Kalibrieren eines Schaltungsmoduls |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
TW200915176A (en) * | 2007-09-19 | 2009-04-01 | Asustek Comp Inc | Method for setting actual operation frequency of memory and setting module thereof |
JP5292978B2 (ja) * | 2008-08-01 | 2013-09-18 | 富士通株式会社 | 制御装置、情報処理装置、及びメモリモジュール認識方法 |
US8018753B2 (en) * | 2008-10-30 | 2011-09-13 | Hewlett-Packard Development Company, L.P. | Memory module including voltage sense monitoring interface |
WO2010144624A1 (en) | 2009-06-09 | 2010-12-16 | Google Inc. | Programming of dimm termination resistance values |
US8730758B2 (en) * | 2009-06-24 | 2014-05-20 | Advanced Micro Devices, Inc. | Adjustment of write timing in a memory device |
US8489912B2 (en) * | 2009-09-09 | 2013-07-16 | Ati Technologies Ulc | Command protocol for adjustment of write timing delay |
CN102129414B (zh) * | 2010-01-15 | 2013-12-04 | 华为技术有限公司 | 一种变频总线适配器、适配方法及*** |
KR20120121231A (ko) * | 2011-04-26 | 2012-11-05 | 삼성전자주식회사 | 메모리 장치 및 메모리 시스템 |
US20150347151A1 (en) * | 2014-05-28 | 2015-12-03 | Diablo Technologies Inc. | System and method for booting from a non-volatile memory |
KR20160120004A (ko) | 2015-04-07 | 2016-10-17 | 삼성전자주식회사 | 시스템 온-칩 및 이를 포함하는 전자 기기 |
US10558388B2 (en) * | 2016-03-03 | 2020-02-11 | Samsung Electronics Co., Ltd. | Memory system and method of controlling the same |
US10592114B2 (en) | 2016-03-03 | 2020-03-17 | Samsung Electronics Co., Ltd. | Coordinated in-module RAS features for synchronous DDR compatible memory |
US9830086B2 (en) * | 2016-03-03 | 2017-11-28 | Samsung Electronics Co., Ltd. | Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6646953B1 (en) * | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
TW451193B (en) | 1999-11-30 | 2001-08-21 | Via Tech Inc | A method to determine the timing setting value of dynamic random access memory |
US6535411B2 (en) | 2000-12-27 | 2003-03-18 | Intel Corporation | Memory module and computer system comprising a memory module |
US20020144173A1 (en) | 2001-03-30 | 2002-10-03 | Micron Technology, Inc. | Serial presence detect driven memory clock control |
JP3588599B2 (ja) * | 2001-07-05 | 2004-11-10 | 株式会社東芝 | 半導体バッファ能力調整方法、半導体バッファ能力調整システム、及び半導体装置 |
GB0123422D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Improved memory controller |
US20030105932A1 (en) * | 2001-11-30 | 2003-06-05 | David Howard S. | Emulation of memory clock enable pin and use of chip select for memory power control |
US20050041453A1 (en) * | 2003-08-22 | 2005-02-24 | Brazis Paul W. | Method and apparatus for reading and writing to solid-state memory |
US20050190193A1 (en) * | 2004-03-01 | 2005-09-01 | Freker David E. | Apparatus and a method to adjust signal timing on a memory interface |
US7222224B2 (en) * | 2004-05-21 | 2007-05-22 | Rambus Inc. | System and method for improving performance in computer memory systems supporting multiple memory access latencies |
-
2004
- 2004-10-25 KR KR1020040085381A patent/KR100564635B1/ko active IP Right Grant
-
2005
- 2005-10-24 US US11/256,108 patent/US7421558B2/en active Active
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8947955B2 (en) | 2012-12-28 | 2015-02-03 | SK Hynix Inc. | Semiconductor memory, memory system, and operation method thereof |
KR20140088660A (ko) * | 2013-01-03 | 2014-07-11 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
KR102120825B1 (ko) * | 2013-01-03 | 2020-06-09 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
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