KR100560453B1 - A gate driving circuit of light emitting display - Google Patents

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Abstract

본 발명은 발광표시 장치의 주사 구동부에 있어서 최적화된 커패시터를 구비한 게이트 구동회로에 관한 것이다.The present invention relates to a gate driving circuit having an optimized capacitor in a scan driver of a light emitting display device.

본 발명에 따른 발광표시 장치의 게이트 구동회로는, 발광표시 장치의 표시 패널에 복수의 선택신호를 제공하는 주사 구동부의 게이트 구동회로에 있어서, 출력 제어 신호가 인가되면 자신의 게이트에 연결된 노드가 부트스트랩되어 출력 노드를 충전시키는 출력 버퍼용 제1 트랜지스터; 상기 출력 버퍼용 제1 트랜지스터의 온/오프를 제어하는 스위칭 신호를 인가하는 제2 트랜지스터; 및 일측이 상기 출력 버퍼용 제1 트랜지스터의 게이트에 연결되고, 타측이 상기 출력 버퍼용 제1 트랜지스터의 소스/드레인 및 상기 출력 노드에 공통으로 연결되는 커패시터를 포함하되, 상기 커패시터는 0.1 ㎊ 이하의 값을 갖는 것을 특징으로 한다.In the gate driving circuit of a light emitting display device according to the present invention, in the gate driving circuit of a scan driver which provides a plurality of selection signals to a display panel of a light emitting display device, a node connected to its gate is booted when an output control signal is applied. A first transistor for an output buffer strapped to charge the output node; A second transistor configured to apply a switching signal to control on / off of the first transistor for the output buffer; And a capacitor having one side connected to the gate of the first transistor for the output buffer and the other side connected to the source / drain and the output node of the first transistor for the output buffer, wherein the capacitor is 0.1 kΩ or less. It is characterized by having a value.

본 발명에 따르면, 게이트 구동회로의 출력 노드에 연결된 커패시터의 하강/상승 시간을 최소화시켜 게이트 구동회로의 동작을 개선함에 따라 발광표시 장치의 대형화에 대처할 수 있게 된다.According to the present invention, the fall / rise time of the capacitor connected to the output node of the gate driving circuit is minimized, thereby improving the operation of the gate driving circuit, thereby coping with the enlargement of the light emitting display device.

유기 EL, 발광표시, 주사 구동부, 게이트 구동, 커패시터, 최적화Organic EL, Light Emitting Display, Scan Driver, Gate Driver, Capacitor, Optimization

Description

발광표시 장치의 게이트 구동회로 {A gate driving circuit of light emitting display}A gate driving circuit of a light emitting display device

도 1a 및 도 1b는 각각 유기 EL의 발광 원리 및 유기 EL 발광셀을 나타내는 도면이다.1A and 1B are diagrams showing the light emission principle and organic EL light emitting cells of organic EL, respectively.

도 2는 유기 EL 표시 장치의 개략적인 블록 구성도이다.2 is a schematic block diagram of an organic EL display device.

도 3은 TFT를 이용한 능동 구동방식을 사용하는 일반적인 유기 EL 표시 패널을 나타내는 도면이다.3 is a diagram showing a general organic EL display panel using an active driving method using a TFT.

도 4는 도 3의 표시 패널의 N×M 개의 화소회로 중 하나를 대표적으로 나타내는 도면이다.FIG. 4 is a diagram representatively showing one of N × M pixel circuits of the display panel of FIG. 3.

도 5는 본 발명의 실시예에 따른 발광표시 장치의 게이트 구동회로를 나타내는 도면이다.5 is a diagram illustrating a gate driving circuit of a light emitting display device according to an exemplary embodiment of the present invention.

도 6은 도 5의 게이트 구동회로를 구동하기 위한 파형도의 일례를 나타내는 도면이다.FIG. 6 is a diagram illustrating an example of a waveform diagram for driving the gate driving circuit of FIG. 5.

도 7은 본 발명의 실시예에 따른 커패시턴스 및 상승(하강) 시간과의 관계를 나타내는 도면이다.7 is a diagram illustrating a relationship between capacitance and a rise (fall) time according to an embodiment of the present invention.

본 발명은 발광표시 장치의 게이트 구동회로에 관한 것으로, 구체적으로, 발광표시 장치의 주사 구동부에 있어서 최적화된 커패시터를 구비한 게이트 구동회로에 관한 것이다.The present invention relates to a gate driving circuit of a light emitting display device, and more particularly, to a gate driving circuit having an optimized capacitor in a scan driver of a light emitting display device.

유기 EL(organic electro-luminescence) 표시 장치는 전류가 흐를 경우에 빛을 내는 유기 물질을 화소별로 분리하여 매트릭스 모양으로 배치해 놓고, 이들 유기 물질에 흘리는 전류량을 조절함으로써 화상을 표시하는 장치이다. 이러한 유기 EL 표시 장치는 저전압 구동, 경량 박형, 광시야각 그리고 고속 응답 등의 장점으로 인하여 차세대 표시 장치로 기대되고 있다.An organic electroluminescence (EL) display device is a device for displaying an image by controlling an amount of current flowing through these organic materials by dividing an organic material emitting light when the current flows into pixels in a matrix form. Such an organic EL display device is expected to be a next generation display device due to advantages such as low voltage driving, light weight, wide viewing angle, and high speed response.

도 1a 및 도 1b는 각각 유기 EL의 발광 원리 및 유기 EL 발광셀을 나타내는 도면이다.1A and 1B are diagrams showing the light emission principle and organic EL light emitting cells of organic EL, respectively.

일반적으로, 유기 EL 표시장치는 형광성 유기화합물을 전기적으로 여기시켜 발광시키는 표시장치로서, N×M 개의 유기 발광셀들을 전압구동 혹은 전류 구동하여 영상을 표현할 수 있도록 되어 있다. 이러한 유기 발광셀 구조는 도 1a에 도시된 바와 같이, ITO, 유기박막 및 금속 레이어의 구조를 가지고 있으며, 상기 유기박막은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(Emitting Layer: EML), 전자수송층(Electron Transport Layer: ETL) 및, 정공수송층(Hole Transport Layer: HTL)을 포함한 다층 구조로 이루어지고, 또한 별도의 전자주입층(Electron Injecting Layer: EIL)과 정공주입층(Hole Injecting Layer: HIL)을 포함할 수 있다. 또한, 도 1b에 도시된 바와 같이, 전면(Top) 발광 형의 유기 EL 발광셀의 경우, 실리콘웨이퍼 상에 금속 애노드, 유기박막 방출층 및 투명 캐소드가 형성되는 구조를 가질 수 있다.In general, an organic EL display device is a display device for electrically exciting a fluorescent organic compound to emit light, and is capable of displaying an image by driving voltage or current by driving N × M organic light emitting cells. As shown in FIG. 1A, the organic light emitting cell structure has a structure of an ITO, an organic thin film, and a metal layer, and the organic thin film has a light emitting layer (Emitting Layer) in order to improve electron and hole balance and improve luminous efficiency. EML), Electron Transport Layer (ETL), and Hole Transport Layer (HTL), including a multi-layered structure, and a separate Electron Injecting Layer (EIL) and Hole Injection Layer (Hole) Injecting Layer (HIL). In addition, as shown in FIG. 1B, in the case of a top emission type organic EL light emitting cell, a metal anode, an organic thin film emission layer, and a transparent cathode may be formed on a silicon wafer.

이와 같이 이루어지는 유기 발광셀을 구동하는 방식에는 단순 매트릭스(passive matrix) 방식과 TFT를 이용한 능동 구동(active matrix) 방식이 있다. 상기 단순 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 구동방식은 TFT와 커패시터를 각각의 화소 전극에 접속하여 커패시터 용량에 의해 전압을 유지하도록 하는 구동 방식이다.As such a method of driving the organic light emitting cell, there are a simple matrix method and an active matrix method using a TFT. In the simple matrix method, the anode and the cathode are orthogonal and the line is selected and driven, whereas the active driving method is a driving method in which a TFT and a capacitor are connected to respective pixel electrodes to maintain a voltage by capacitor capacitance.

도 2는 유기 EL 표시 장치의 개략적인 블록 구성도이다.2 is a schematic block diagram of an organic EL display device.

도 2를 참조하면, 유기 EL 표시 장치는 비디오 제어부(210), 패널 제어부(220), 전원 모듈(230), 주사 구동부(240), 데이터 구동부(250) 및 유기 EL 패널(260)로 이루어질 수 있는데, 아날로그 인터페이스 및 디지털 인터페이스를 거친 여러 신호들이 각각 주사 구동부(240) 및 데이터 구동부(250)에 의해 상기 유기 EL 패널(260)에 각각 행(Column)과 열(Row) 방향으로 제공된다.Referring to FIG. 2, an organic EL display device may include a video controller 210, a panel controller 220, a power module 230, a scan driver 240, a data driver 250, and an organic EL panel 260. In this case, various signals passing through the analog interface and the digital interface are provided to the organic EL panel 260 in the column and row directions by the scan driver 240 and the data driver 250, respectively.

구체적으로, R, G, B 신호 및 동기신호 등의 여러 아날로그 신호들이 상기 비디오 제어부(210)에 입력된 후에 디지털 신호로 변환되고, 상기 패널 제어부(220)는 이들을 제어하여 순차적으로 주사 구동부(240) 및 데이터 구동부(250)에 제공하게 되며, 상기 유기 EL 패널(260)은 이들 주사 구동부(240) 및 데이터 구동부(250)에 의해 제공되는 신호들, 그리고 전원 모듈(230)에 의해 제공되는 전원에 의해 N×M 개의 유기 발광셀을 전압구동 혹은 전류 구동하여 영상을 표현하게 된다. Specifically, various analog signals such as R, G, B signals, and synchronization signals are input to the video controller 210 and then converted into digital signals, and the panel controller 220 controls them to sequentially scan the driver 240. ) And the data driver 250, the organic EL panel 260 may provide signals provided by the scan driver 240 and the data driver 250, and a power supply provided by the power supply module 230. Thus, the N × M organic light emitting cells are driven by voltage driving or current driving to express an image.

한편, 도 3은 TFT 박막 트랜지스터를 이용한 능동 구동방식을 사용하는 일반적인 유기 EL 표시 패널을 나타내는 도면이다.3 is a view showing a general organic EL display panel using an active driving method using a TFT thin film transistor.

도 3을 참조하면, 유기 EL 표시장치는 유기 EL 표시패널(310), 데이터 구동부(320), 및 주사 구동부(330)를 포함한다.Referring to FIG. 3, the organic EL display device includes an organic EL display panel 310, a data driver 320, and a scan driver 330.

상기 유기 EL 표시패널(310)은 열 방향으로 뻗어 있는 m개의 데이터선(D1, D2, …, Dm), 행 방향으로 뻗어 있는 n개의 주사선(S1, S2, …, Sn), 및 N×M 개의 화소회로를 포함한다. 상기 m개의 데이터선(D1, D2, …, Dm)은 화상 신호를 나타내는 데이터 신호를 화소회로로 전달하며, n개의 주사선(S1, S2, …, Sn)은 선택 신호를 각각 화소회로로 전달한다. 여기서, 화소회로는 이웃한 두 데이터선(D1, D2, …, Dm)과 이웃한 두 주사선(S1, S2, …, Sn)에 의해 정의되는 1개의 화소 영역(310-1)에 형성되며, 예를 들어, 트랜지스터(311, 312), 커패시터(313) 및 유기 EL 소자(314)로 이루어지게 된다. 여기서, 도면부호 315는 전원 전압인 Vdd를 나타낸다.The organic EL display panel 310 includes m data lines D1, D2, ..., Dm extending in the column direction, n scan lines S1, S2, ..., Sn extending in the row direction, and N x M Pixel circuits. The m data lines D1, D2, ..., Dm transfer data signals representing an image signal to the pixel circuits, and the n scan lines S1, S2, ..., Sn transfer respective selection signals to the pixel circuits. . Here, the pixel circuit is formed in one pixel region 310-1 defined by two neighboring data lines D1, D2,..., And Dm and two neighboring scan lines S1, S2,..., Sn. For example, the transistors 311 and 312, the capacitor 313, and the organic EL element 314 are formed. Here, reference numeral 315 denotes Vdd, which is a power supply voltage.

상기 주사 구동부(330)는 n개의 주사선(S1, S2, …, Sn)에 각각 선택 신호를 순차적으로 인가하며, 데이터 구동부(320)는 m개의 데이터선(D1, D2, …, Dm)에 화상 신호에 대응되는 데이터 전압을 인가한다.The scan driver 330 sequentially applies a selection signal to the n scan lines S1, S2,..., And Sn, and the data driver 320 images an image on m data lines D1, D2,..., And Dm. The data voltage corresponding to the signal is applied.

또한, 상기 주사 구동부(330) 및/또는 데이터 구동부(320)는 유기 EL 표시패널(310)에 전기적으로 연결될 수 있으며, 또는 상기 유기 EL 표시패널(310)에 접착되어 전기적으로 연결되어 있는 테이프 캐리어 패키지(tape carrier package: TCP)에 칩 등의 형태로 장착될 수 있다. 또는 표시 패널(310)에 접착되어 전기적으로 연결되어 있는 가요성 인쇄 회로(flexible printed circuit: FPC) 또는 필름(film) 등에 칩 등의 형태로 장착될 수도 있다.In addition, the scan driver 330 and / or the data driver 320 may be electrically connected to the organic EL display panel 310, or a tape carrier adhered to and electrically connected to the organic EL display panel 310. The package may be mounted in a chip carrier package (TCP). Alternatively, the display panel 310 may be mounted in a flexible printed circuit (FPC) or a film that is adhered to and electrically connected to the display panel 310 in the form of a chip.

한편, 상기 주사 구동부(330) 및/또는 데이터 구동부(320)는 상기 유기 EL 표시패널(310)의 유리 기판 위에 직접 장착될 수도 있으며, 또는 유리 기판 위에 주사선, 데이터선 및 박막 트랜지스터와 동일한 층들로 형성되어 있는 구동 회로와 대체될 수도 있고, 직접 장착될 수도 있다.The scan driver 330 and / or the data driver 320 may be directly mounted on the glass substrate of the organic EL display panel 310, or may be formed of the same layers as the scan line, the data line, and the thin film transistor on the glass substrate. It may be replaced with the driving circuit formed or may be directly mounted.

도 4는 도 3의 표시 패널의 N×M 개의 화소회로 중 하나를 대표적으로 나타내는 도면이다.FIG. 4 is a diagram representatively showing one of N × M pixel circuits of the display panel of FIG. 3.

도 4에 나타낸 바와 같이, 화소 회로는 유기 EL 소자(OLED), 2개의 트랜지스터(SM, DM) 및 커패시터(Cst)를 포함한다. 예를 들어, 상기 2개의 트랜지스터들(SM, DM)은 PMOS형 트랜지스터로 형성될 수 있다.As shown in Fig. 4, the pixel circuit includes an organic EL element OLED, two transistors SM and DM and a capacitor Cst. For example, the two transistors SM and DM may be formed as PMOS transistors.

상기 구동 트랜지스터(DM)는 전원 전압(Vdd)에 소스가 연결되고, 게이트와 소스 사이에 커패시터(Cst)가 연결되어 있다. 상기 커패시터(Cst)는 상기 구동 트랜지스터(DM)의 게이트-소스 전압을 일정 기간 유지하며, 스위칭 트랜지스터(SM)는 현재 주사선(Sn)으로부터의 선택 신호에 응답하여 데이터선(Dm)으로부터의 데이터 전압을 트랜지스터(DM)로 전달한다.The driving transistor DM has a source connected to the power supply voltage Vdd, and a capacitor Cst connected between the gate and the source. The capacitor Cst maintains the gate-source voltage of the driving transistor DM for a period of time, and the switching transistor SM has a data voltage from the data line Dm in response to a selection signal from the current scan line Sn. Is transferred to the transistor DM.

상기 유기 EL 소자(OLED)는 캐소드가 기준 전압(Vss)에 연결되며, 구동 트랜지스터(DM)를 통하여 인가되는 전류에 대응하는 빛을 발광한다. 여기서, 유기 EL 소자(OLED)의 캐소드에 연결되는 전원(Vss)은 전원(Vdd)보다 낮은 레벨의 전압으로서, 그라운드 전압 등이 사용될 수 있다.The organic EL element OLED has a cathode connected to a reference voltage Vss and emits light corresponding to a current applied through the driving transistor DM. Here, the power source Vss connected to the cathode of the organic EL element OLED is a voltage having a lower level than the power source Vdd, and a ground voltage or the like may be used.

그런데, 최근 유기 EL 표시 패널이 대형화되고 있고, 이에 따라 유기 EL 표시 패널에 선택신호를 제공하는 주사 구동부의 게이트 구동회로의 동작이 개선될 필요가 증가하고 있다. 즉, 종래의 게이트 구동회로는 유기 EL 표시 패널이 소형일 경우에 문제없이 사용되었지만, 유기 EL 표시 패널이 대형화되면서 주사선의 수가 늘어나게 되고 이에 따른 게이트 구동회로의 개선된 구동 능력이 요구되고 있다.However, recently, the organic EL display panel has been enlarged, and accordingly, the operation of the gate driver circuit of the scan driver for providing the selection signal to the organic EL display panel has increased. That is, the conventional gate driving circuit is used without any problem when the organic EL display panel is small, but as the size of the organic EL display panel becomes larger, the number of scanning lines increases, and accordingly, an improved driving capability of the gate driving circuit is required.

상기 문제점을 해결하기 위한 본 발명의 목적은 주사 구동부 내의 게이트 구동회로에 있어서, 출력 노드에 연결된 커패시터의 하강/상승 시간을 최소화시켜 게이트 구동회로의 특성을 개선할 수 있는 발광표시 장치의 게이트 구동회로를 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is a gate driving circuit in a gate driving circuit in a scan driver, which can improve the characteristics of the gate driving circuit by minimizing the falling / rise time of a capacitor connected to an output node. It is to provide.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 발광표시 장치의 게이트 구동회로는,As a means for achieving the above object, the gate driving circuit of the light emitting display device according to the present invention,

발광표시 장치의 표시 패널에 복수의 선택신호를 제공하는 주사 구동부의 게이트 구동회로에 있어서,In the gate driving circuit of the scan driver for providing a plurality of selection signals to the display panel of the light emitting display device,

출력 제어 신호가 인가되면 자신의 게이트에 연결된 노드가 부트스트랩되어 출력 노드를 충전시키는 출력 버퍼용 제1 트랜지스터;A first transistor for an output buffer which bootstraps a node connected to its gate when the output control signal is applied to charge the output node;

상기 출력 버퍼용 제1 트랜지스터의 온/오프를 제어하는 스위칭 신호를 인가하는 제2 트랜지스터; 및A second transistor configured to apply a switching signal to control on / off of the first transistor for the output buffer; And

일측이 상기 출력 버퍼용 제1 트랜지스터의 게이트에 연결되고, 타측이 상기 출력 버퍼용 제1 트랜지스터의 소스/드레인 및 상기 출력 노드에 공통으로 연결되는 커패시터One side of the capacitor connected to the gate of the first transistor for the output buffer, the other side of the capacitor is connected in common to the source / drain and the output node of the first transistor for the output buffer

를 포함하되,Including but not limited to:

상기 커패시터는 0.1 ㎊ 이하의 값을 갖는 것을 특징으로 한다.The capacitor is characterized in that it has a value of 0.1 Ω or less.

여기서, 상기 커패시터의 상승 시간은 1.95E-6초 이하이며, 상기 커패시터의 하강 시간은 1.88E-6초 이하인 것을 특징으로 한다.Here, the rise time of the capacitor is less than 1.95E-6 seconds, the fall time of the capacitor is characterized in that less than 1.88E-6 seconds.

여기서, 상기 커패시터의 상승 및 하강 시간에 따라 상기 출력노드를 통해 출력되는 주사선 선택신호의 유지 간격이 조절되는 것을 특징으로 한다.Here, the holding interval of the scan line selection signal output through the output node is adjusted according to the rise and fall times of the capacitor.

본 발명에 따르면, 게이트 구동회로의 출력 노드에 연결된 커패시터의 하강/상승 시간을 최소화시켜 게이트 구동회로의 동작을 개선함에 따라 발광표시 장치의 대형화에 대처할 수 있게 된다.According to the present invention, the fall / rise time of the capacitor connected to the output node of the gate driving circuit is minimized, thereby improving the operation of the gate driving circuit, thereby coping with the enlargement of the light emitting display device.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 발광표시 장치의 게이트 구동회로의 구성 및 동작을 상세히 설명한다.Hereinafter, a configuration and an operation of a gate driving circuit of a light emitting display device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

전술한 도 3을 다시 참조하면, 본 발명의 실시예에 따른 발광표시 장치, 즉, 유기 EL 표시장치의 주사 구동부(330)는 행 방향으로 뻗어 있는 n개의 주사선(S1, S2, …, Sn)을 화소회로로 전달하며, n개의 주사선(S1, S2, …, Sn)은 선택 신호를 각각 화소회로로 전달하게 되며, 이때, n개의 주사선(S1, S2, …, Sn)은 상기 화소회로 내의 스위칭 트랜지스터의 게이트에 연결되어 있다. 따라서 본 발명의 실시 예에 따른 발광표시 장치의 게이트 구동회로는 상기 선택신호들이 제공되는 게이트를 구동하기 위한 회로를 말한다. 전술한 바와 같이, 발광 표시장치, 예를 들어, 유기 EL 표시장치가 대형화되면서, 상기 선택신호를 제공하는 게이트 구동회로의 동작 특성이 개선될 필요가 있으며, 본 발명의 실시예에 따른 게이트 구동회로는 출력노드에 연결된 커패시터를 최적화한 것이다.Referring to FIG. 3 again, the scan driver 330 of the light emitting display device according to the embodiment of the present invention, that is, the organic EL display device, includes n scan lines S1, S2, ..., Sn extending in the row direction. Is transmitted to the pixel circuit, and n scan lines (S1, S2, ..., Sn) respectively transmit a selection signal to the pixel circuit, where n scan lines (S1, S2, ..., Sn) are in the pixel circuit. It is connected to the gate of the switching transistor. Therefore, the gate driving circuit of the light emitting display device according to the embodiment of the present invention refers to a circuit for driving a gate provided with the selection signals. As described above, as the light emitting display device, for example, the organic EL display device is enlarged, an operation characteristic of the gate driving circuit which provides the selection signal needs to be improved, and the gate driving circuit according to the embodiment of the present invention. Is an optimized capacitor connected to the output node.

도 5는 본 발명의 실시예에 따른 발광표시 장치의 게이트 구동회로를 나타내는 도면이다.5 is a diagram illustrating a gate driving circuit of a light emitting display device according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 발광표시 장치의 게이트 구동회로는, 제1 내지 제11 PMOS 트랜지스터(MP1∼MP11) 및 제1 내지 제3 커패시터(CQB1, CQ1, CQ2)로 이루어지며, 출력 버퍼용 트랜지스터(MP10), 스위칭 신호를 인가하는 제2 트랜지스터(MP2) 및 출력노드(Output)에 연결된 CQ2 커패시터(500)를 중심으로 하여 설명하기로 한다.Referring to FIG. 5, a gate driving circuit of a light emitting display device according to an exemplary embodiment of the present invention includes first to eleventh PMOS transistors MP1 to MP11 and first to third capacitors CQB1, CQ1, and CQ2. The CQ2 capacitor 500 connected to the output buffer transistor MP10, the second transistor MP2 applying the switching signal, and the output node will be described.

상기 출력 버퍼용 트랜지스터(MP10)는 Set 신호가 인가되면 자신의 게이트에 연결된 노드가 부트스트랩되어 상기 게이트 구동회로의 출력 노드(Output)를 충전시키며, 상기 제2 트랜지스터(MP2)는 입력신호인 Input에 동기되어, 상기 출력 버퍼용 트랜지스터(MP10)의 온/오프를 제어하는 스위칭 신호를 인가하게 되며, 이때, CQ2 커패시터는 일측이 상기 출력 버퍼용 트랜지스터(MP10)의 게이트와 상기 제2 트랜지스터(MP2)의 출력에 공통으로 연결되고, 타측이 상기 출력 버퍼용 트랜지스터(MP10)의 소스/드레인 및 상기 출력 노드(Output)에 공통으로 연결되어 있으며, 0.1 ㎊ 이하의 값을 갖게 된다.When the set signal is applied, the output buffer transistor MP10 bootstrap a node connected to its gate to charge the output node Output of the gate driving circuit, and the second transistor MP2 is an input signal. In response to the switching signal for controlling the on / off of the output buffer transistor (MP10) is applied, wherein the CQ2 capacitor is one side of the gate of the output buffer transistor (MP10) and the second transistor (MP2) Is commonly connected to the output of the circuit, and the other side is commonly connected to the source / drain and the output node (Output) of the output buffer transistor (MP10), and has a value of 0.1 kHz or less.

구체적으로, 본 발명의 실시예에 따른 게이트 구동회로에서, 제1 트랜지스터(MP1)의 게이트 및 소스/드레인에는 입력신호인 Input이 인가되고, 스위칭 트랜지스터인 제2 트랜지스터(MP2)의 게이트에는 스위칭 제어신호 Pset이 연결되며, 제5 트랜지스터(MP5)의 게이트에는 Rset 신호가 인가되고, 상기 출력 버퍼용 트랜지스터(MP10)의 소스/드레인에는 Set 신호가 인가되는 구조를 갖는다. 여기서, Vdd는 전원전압을 나타내고, Vss는 기준전압으로서, 통상적으로 접지전압을 나타낸다.Specifically, in the gate driving circuit according to the exemplary embodiment of the present invention, an input signal as an input signal is applied to the gate and the source / drain of the first transistor MP1, and a switching control is applied to the gate of the second transistor MP2 as the switching transistor. The signal Pset is connected, the Rset signal is applied to the gate of the fifth transistor MP5, and the Set signal is applied to the source / drain of the output buffer transistor MP10. Here, Vdd represents a power supply voltage, and Vss represents a reference voltage, and typically represents a ground voltage.

도 5의 게이트 구동회로에서, 상기 스위칭 제어신호 Pset가 인가되면, Q 노드에 저장되고, 이때 상기 출력 버퍼용 트랜지스터(MP10)는 온(On) 상태가 된다.In the gate driving circuit of FIG. 5, when the switching control signal Pset is applied, the switching control signal Pset is stored in the Q node, and the output buffer transistor MP10 is turned on.

이후, 출력 제어 신호인 Set 신호가 인가되면, 출력 노드(Output)가 충전되면서, 상기 Q 노드가 부트스트랩(Bootstrap)되어, 상기 출력 버퍼용 트랜지스터(MP10)는 풀-온(Full-On) 상태로 되어 빠른 속도로 출력 노드를 충전하게 된다.Subsequently, when the Set signal, which is an output control signal, is applied, the output node is charged, and the Q node is bootstraped so that the output buffer transistor MP10 is in a full-on state. This will charge the output node at high speed.

이후, 상기 출력 버퍼용 트랜지스터(MP10)를 통하여 상기 출력노드가 Set 신호가 입력되는 쪽으로 방전이 이루어진다.Thereafter, the output node discharges toward the Set signal through the output buffer transistor MP10.

여기서, CQB1 커패시터는 QB 노드에서의 누설전류 효과를 줄이기 위한 것이며, CQ1 커패시터는 상기 Q 노드가 지나치게 높은 전압으로 되는 것을 억제하기 위한 것이다.Here, the CQB1 capacitor is for reducing the leakage current effect at the QB node, and the CQ1 capacitor is for suppressing the Q node from becoming too high a voltage.

또한, 게이트 구동회로에서 사용되는 듀얼 게이트들(MP1 및 MP2, MP3 및 MP4, MP6 및 MP8, MP7 및 MP9)은 누설 전류를 저감시키기 위해서 사용된다.In addition, dual gates MP1 and MP2, MP3 and MP4, MP6 and MP8, MP7 and MP9 used in the gate driving circuit are used to reduce leakage current.

상기 출력노드(Output)에 연결된 커패시터(CQ2)를 0.1 ㎊ 이하로 최적화함에 따라 상기 출력노드(Output)를 통해 출력되는 주사선의 동작 유지 시간을 줄일 수 있고, 게이트 구동회로의 동작 특성이 개선되는데, 도 6 및 도 7을 참조하여 후술하기로 한다.By optimizing the capacitor CQ2 connected to the output node to 0.1 kΩ or less, the operation holding time of the scan line output through the output node can be reduced, and the operation characteristic of the gate driving circuit is improved. It will be described later with reference to Figures 6 and 7.

도 6은 도 5의 게이트 구동회로를 구동하기 위한 파형도의 일례를 나타내는 도면이다.FIG. 6 is a diagram illustrating an example of a waveform diagram for driving the gate driving circuit of FIG. 5.

여기서, C1은 상기 출력 버퍼용 트랜지스터(MP10)에 입력되는 출력 제어 신호인 Set 신호를 나타내며, C2는 제1 트랜지스터(MP1)의 게이트 및 소스/드레인에 입력되는 Input 신호, C3은 제5 트랜지스터(MP5)의 게이트에 입력되는 Rset 신호, C4는 스위칭 트랜지스터(MP2)의 게이트에 입력되고 상기 Input 신호의 스위칭을 제어하기 위한 Pset 신호를 각각 나타낸다.Here, C1 denotes a Set signal which is an output control signal input to the output buffer transistor MP10, C2 denotes an input signal input to the gate and source / drain of the first transistor MP1, and C3 denotes a fifth transistor ( The Rset signal, C4, input to the gate of MP5) is input to the gate of the switching transistor MP2 and represents a Pset signal for controlling the switching of the input signal, respectively.

또한, S[n]은 상기 출력 노드를 통해 출력되는 Output 신호로서, 현재 주사선을 나타낸다.In addition, S [n] is an output signal output through the output node and represents a current scan line.

또한, Q는 상기 스위칭 트랜지스터(MP2)와 상기 CQ2 커패시터에 공통으로 연결된 노드에 걸리는 신호를 나타내며, QB는 제5 트랜지스터(MP5)의 출력 신호와 CQB1 커패시터의 일측 및 제11 트랜지스터(MP11)의 게이트에 연결된 노드에 걸리는 신호를 나타낸다.In addition, Q denotes a signal applied to a node commonly connected to the switching transistor MP2 and the CQ2 capacitor, and QB denotes an output signal of the fifth transistor MP5, one side of the CQB1 capacitor, and a gate of the eleventh transistor MP11. Shows the signal from a node connected to

따라서, 먼저, 리셋 신호인 C3 신호(Rset)가 입력되고, 이후 C4 신호(Pset)가 입력되어 상기 출력 버퍼용 트랜지스터(MP10)의 게이트를 온시키고, 이후 상기 C1 신호(Set)에 따라 출력 신호(S[n])가 출력되며, 이후, C2 신호(Input)가 입력되 는 것을 반복하도록 되어 있다. 즉, C1 내지 C4 신호가 반복적으로 계속 입력되고, 이에 따라 출력 노드(Output)에는 출력 신호(S[n])가 상기 C1 내지 C4 신호 각각이 입력될 때마다 동일한 신호 구간만큼 반복하여 출력된다.Therefore, first, the reset signal C3 signal Rset is input, and then the C4 signal Pset is input to turn on the gate of the output buffer transistor MP10, and then the output signal according to the C1 signal Set. (S [n]) is output, after which the C2 signal (Input) is inputted repeatedly. That is, the signals C1 to C4 are repeatedly input, and accordingly, the output signal S [n] is repeatedly output to the output node Output by the same signal interval each time the signals C1 to C4 are input.

전술한 바와 같이, 유기 EL 표시장치가 대형화되면서 상기 주사선의 수가 늘어남에 따라 상기 직전 및 현재 주사선 각각의 유지 시간이 짧게 유지될 필요성이 증가하였다.As described above, as the size of the organic EL display device becomes larger, the necessity of keeping the holding time of each of the previous and current scan lines short is increased.

도면에 도시된 바와 같이, 상기 Q 노드에 걸리는 신호가 하이 레벨에서 로우 레벨로 떨어지는 시간에 따라 상기 직전 주사선의 유지 시간을 조절할 수 있는 것을 나타내고 있다. 즉, 상기 CQ2 커패시터의 상승(하강) 시간에 따라 상기 Q 노드가 하강하는데 걸리는 시간이 조절되며, 이에 따라 상기 주사선의 유지 시간 또한 조절될 수 있게 된다. 결국, 상기 CQ2 커패시터의 상승(하강) 시간을 0.1 ㎊ 이하로 최소화시킴에 따라, 상기 출력노드를 통해 출력되는 주사선의 동작 유지 시간을 줄일 수 있고, 게이트 구동회로의 동작 특성이 개선되게 된다.As shown in the figure, it is shown that the holding time of the immediately preceding scan line can be adjusted according to the time when the signal applied to the Q node falls from the high level to the low level. That is, the time taken for the Q node to fall is adjusted according to the rise (fall) time of the CQ2 capacitor, and thus the holding time of the scan line can be adjusted. As a result, by minimizing the rise (fall) time of the CQ2 capacitor to 0.1 m or less, the operation holding time of the scan line output through the output node can be reduced, and the operation characteristics of the gate driving circuit can be improved.

한편, 도 7은 본 발명의 실시예에 따른 커패시턴스 및 상승(하강) 시간과의 관계를 나타내는 도면으로서, 상기 CQ2 커패시턴스가 0.1 ㎊ 이상이 됨에 따라 하강(상승) 시간이 증가함을 알 수 있고, 특히 하강 시간이 급격하게 증가함을 알 수 있으며, 이것은 유기 EL 표시 장치의 대형화에 따라 상기 CQ2 커패시턴스를 0.1 ㎊ 이하로 최소화하여야 한다는 것을 의미한다. 이때, 상기 커패시터의 상승 시간의 소정값은 1.95E-6초 이하이며, 하강 시간의 소정값은 1.88E-6초 이하인 것이 바람직하다.On the other hand, Figure 7 is a diagram showing the relationship between the capacitance and the rise (fall) time according to an embodiment of the present invention, it can be seen that the fall (rise) time increases as the CQ2 capacitance is 0.1 ㎊ or more, In particular, it can be seen that the fall time increases rapidly, which means that the CQ2 capacitance should be minimized to 0.1 mW or less as the size of the organic EL display device increases. At this time, the predetermined value of the rise time of the capacitor is preferably 1.95E-6 seconds or less, and the predetermined value of the fall time is preferably 1.88E-6 seconds or less.

본 발명의 실시예에서는 상기 CQ2 커패시터의 커패시턴스를 0.1 ㎊으로 설정하였지만, 실질적으로 0.1 ㎊ 이하가 사용될 수 있다.In the embodiment of the present invention, the capacitance of the CQ2 capacitor is set to 0.1 mW, but substantially 0.1 mW or less may be used.

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

본 발명에 따르면, 게이트 구동회로의 커패시터의 하강/상승 시간을 최소화시킴으로써, 게이트 구동회로의 동작을 개선하고, 발광표시 장치의 대형화에 대처할 수 있다.According to the present invention, by minimizing the fall / rise time of the capacitor of the gate driving circuit, the operation of the gate driving circuit can be improved and the size of the light emitting display device can be coped with.

Claims (4)

발광표시 장치의 표시 패널에 복수의 선택신호를 제공하는 주사 구동부의 게이트 구동회로에 있어서,In the gate driving circuit of the scan driver for providing a plurality of selection signals to the display panel of the light emitting display device, 출력 제어 신호가 인가되면 자신의 게이트에 연결된 노드가 부트스트랩되어 출력 노드를 충전시키는 출력 버퍼용 제1 트랜지스터;A first transistor for an output buffer which bootstraps a node connected to its gate when the output control signal is applied to charge the output node; 상기 출력 버퍼용 제1 트랜지스터의 온/오프를 제어하는 스위칭 신호를 인가하는 제2 트랜지스터; 및A second transistor configured to apply a switching signal to control on / off of the first transistor for the output buffer; And 일측이 상기 출력 버퍼용 제1 트랜지스터의 게이트에 연결되고, 타측이 상기 출력 버퍼용 제1 트랜지스터의 소스/드레인 및 상기 출력 노드에 공통으로 연결되는 커패시터One side of the capacitor connected to the gate of the first transistor for the output buffer, the other side of the capacitor is connected in common to the source / drain and the output node of the first transistor for the output buffer 를 포함하되,Including but not limited to: 상기 커패시터는 0.1 ㎊ 이하의 값을 갖는 것을 특징으로 하는 발광표시 장치의 게이트 구동회로.And the capacitor has a value of 0.1 mΩ or less. 제1항에 있어서,The method of claim 1, 상기 커패시터의 상승 시간은 1.95E-6초 이하인 것을 특징으로 하는 발광표시 장치의 게이트 구동회로.The rise time of the capacitor is 1.95E-6 seconds or less, the gate driving circuit of the light emitting display device. 제1항에 있어서,The method of claim 1, 상기 커패시터의 하강 시간은 1.88E-6초 이하인 것을 특징으로 하는 발광표시 장치의 게이트 구동회로.The fall time of the capacitor is 1.88E-6 seconds or less, the gate driving circuit of the light emitting display device. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 커패시터의 상승 및 하강 시간에 따라 상기 출력노드를 통해 출력되는 주사선 선택신호의 유지 간격이 조절되는 것을 특징으로 하는 발광표시 장치의 게이트 구동회로.And a holding interval of the scan line selection signal output through the output node is adjusted according to the rise and fall times of the capacitor.
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