KR100558484B1 - Output buffer circuit - Google Patents

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Abstract

벌크가 따로 분리되어 있는 풀업 트랜지스터와 풀다운 트랜지스터로 구현된 출력 버퍼 회로에 있어서, 풀업 트랜지스터가 턴온되는 순간에 풀업 트랜지스터의 벌크의 전위가 DQ 출력 라인의 전위를 따라가고 풀다운 트랜지스터가 턴온되는 순간에 풀다운 트랜지스터의 벌크의 전위가 DQ 출력 라인의 전위를 따라가는 것을 특징으로 하는 출력버퍼 회로가 개시된다.An output buffer circuit composed of a pull-up transistor and a pull-down transistor with separate bulks, wherein the bulk potential of the pull-up transistor follows the potential of the DQ output line at the moment the pull-up transistor is turned on and pull-down at the moment the pull-down transistor is turned on. An output buffer circuit is disclosed in which the bulk potential of the transistor follows the potential of the DQ output line.

본 발명에 따른 출력버퍼 회로에 의하면, 문턱전압을 낮추어 주고 풀업 트랜지스터와 풀다운 트랜지스터 내에 기생하는 다이오드를 이용함으로써 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 증가시키지 않고도 전류 구동능력을 향상시킬 수 있다.According to the output buffer circuit according to the present invention, by lowering the threshold voltage and using parasitic diodes in the pull-up transistor and the pull-down transistor, the current driving capability can be improved without increasing the size of the pull-up transistor and the pull-down transistor.

Description

출력버퍼 회로{OUTPUT BUFFER CIRCUIT}Output buffer circuit {OUTPUT BUFFER CIRCUIT}

도 1은 종래 기술에 따른 출력 버퍼 회로도이다.1 is an output buffer circuit diagram according to the prior art.

도 2는 본 발명의 실시예에 따른 출력 버퍼 회로도이다. 2 is an output buffer circuit diagram according to an embodiment of the present invention.

도 3은 도 1과 도 2에서의 출력전류를 서로 비교하여 나타낸 시뮬레이션 결과 그래프이다.3 is a graph showing simulation results comparing output currents of FIGS. 1 and 2 with each other.

본 발명은 출력버퍼 회로에 관한 것으로, 특히 MOS 트랜지스터의 크기를 증가시키지 않고도 전류 구동능력을 향상시킬 수 있는 출력버퍼 회로에 관한 것이다.The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit that can improve the current driving capability without increasing the size of the MOS transistor.

반도체 메모리 장치의 동작속도가 빨라질수록 데이터 출력(DQ) 커패시턴스는 더 작은 값이 요구되고, 더 낮은 전원전압(VDDQ)과 더 큰 구동전류가 요구된다.As the operation speed of the semiconductor memory device increases, a smaller value of the data output (DQ) capacitance is required, and a lower power supply voltage (VDDQ) and a larger driving current are required.

출력버퍼 회로의 전류 구동능력을 증가시키는 가장 간단한 방법은 MOS 트랜지스터의 크기를 키우는 것이다. 그런데, DQ 커패시턴스의 최대값은 정해져 있으므로 MOS 트랜지스터의 크기를 키워서 전류 구동능력을 증가시키는 데에는 한계가 있다. The simplest way to increase the current driving capability of the output buffer circuit is to increase the size of the MOS transistors. However, since the maximum value of the DQ capacitance is determined, there is a limit in increasing the current driving capability by increasing the size of the MOS transistor.

도 1은 종래 기술에 따른 출력 버퍼를 개략적으로 나타낸 회로도이다. 도 1 을 참조하면, 종래의 출력 버퍼 회로는 풀업 신호(DOKP)가 인가되는 게이트를 갖는 풀업 트랜지스터(MP1)와 풀다운 신호(DOKN)가 인가되는 게이트를 갖는 풀다운 트랜지스터(MN1)로 구성되어 있고, 풀업 트랜지스터(MP1)의 드레인과 풀다운 트랜지스터(MN1)의 드레인의 연결점은 DQ 라인에 연결되어 있다. 도 1에 도시된 바와 같이, 풀업 트랜지스터(MP1)를 구성하는 PMOS 트랜지스터의 벌크(bulk)는 전원전압(VDDQ)에 연결되어 있고, 풀다운 트랜지스터(MN1)를 구성하는 NMOS 트랜지스터의 벌크(bulk)는 접지전압(VSSQ)에 연결되어 있다. 따라서, 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)의 소스-벌크 간 전압은 DQ 값에 관계없이 일정한 값을 갖는다.1 is a circuit diagram schematically showing an output buffer according to the prior art. Referring to FIG. 1, a conventional output buffer circuit includes a pull-up transistor MP1 having a gate to which a pull-up signal DOKP is applied and a pull-down transistor MN1 having a gate to which a pull-down signal DOKN is applied. The connection point of the drain of the pull-up transistor MP1 and the drain of the pull-down transistor MN1 is connected to the DQ line. As shown in FIG. 1, the bulk of the PMOS transistor constituting the pull-up transistor MP1 is connected to the power supply voltage VDDQ, and the bulk of the NMOS transistor constituting the pull-down transistor MN1 is It is connected to the ground voltage VSSQ. Therefore, the source-bulk voltage of the pull-up transistor MP1 and the pull-down transistor MN1 has a constant value regardless of the DQ value.

도 1에 도시된 종래의 출력버퍼 회로에서 출력전류(IDQ1)의 크기를 키우는 방법은 풀업 트랜지스터(MP1)와 풀다운 트랜지스터(MN1)의 크기를 크게 설계하는 수밖에 없다.In the conventional output buffer circuit shown in FIG. 1, the method of increasing the size of the output current IDQ1 has to be designed to increase the size of the pull-up transistor MP1 and the pull-down transistor MN1.

본 발명의 출력버퍼 회로는 풀업 트랜지스터와 풀다운 트랜지스터의 문턱전압(threshold voltage; 이하 Vth라 함)을 낮추어 줌으로써 출력 구동전류를 증가시킬 수 있다. 또한, 본 발명의 출력버퍼 회로는 풀업 트랜지스터와 풀다운 트랜지스터의 소스와 벌크 사이에 기생하는 다이오드를 이용하여 출력 구동전류를 증가시킬 수 있다.The output buffer circuit of the present invention can increase the output driving current by lowering the threshold voltage (hereinafter referred to as Vth) of the pull-up transistor and the pull-down transistor. In addition, the output buffer circuit of the present invention can increase the output driving current by using a parasitic diode between the pull-up transistor and the source and the bulk of the pull-down transistor.

본 발명의 목적은 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 증가시키지 않고도 전류 구동능력을 향상시킬 수 있는 출력버퍼 회로를 제공하는 것이다.An object of the present invention is to provide an output buffer circuit capable of improving the current driving capability without increasing the size of the pull-up transistor and pull-down transistor.

본 발명의 실시예에 따른 출력버퍼 회로는 벌크가 따로 분리되어 있는 풀업 트랜지스터와 풀다운 트랜지스터로 구현된 출력 버퍼 회로에 있어서, 상기 풀업 트랜지스터가 턴온되는 순간에 상기 풀업 트랜지스터의 벌크의 전위가 DQ 출력 라인의 전위를 따라가고 상기 풀다운 트랜지스터가 턴온되는 순간에 상기 풀다운 트랜지스터의 벌크의 전위가 상기 DQ 출력 라인의 전위를 따라가는 것을 특징으로 한다.In the output buffer circuit according to the embodiment of the present invention, an output buffer circuit composed of pull-up transistors and pull-down transistors in which bulks are separated from each other, wherein the bulk potential of the pull-up transistors has a DQ output line at the moment the pull-up transistor is turned on. The potential of the bulk of the pull-down transistor follows the potential of the DQ output line at the instant when the pull-down transistor is turned on.

본 발명의 실시예에 따른 출력버퍼 회로는 고 전원전압과 상기 DQ 출력 라인 사이에 연결되어 있고, 상기 풀업 트랜지스터에 인가되는 풀업신호의 반전된 신호를 수신하고, 상기 풀업 신호가 "로우" 상태일 때 상기 풀업 트랜지스터의 벌크를 상기 DQ 출력 라인의 전위로 유지시키고 상기 풀업 신호가 "하이" 상태일 때 상기 풀업 트랜지스터의 벌크를 상기 고 전원전압으로 유지시키는 제 1 인버터를 구비하는 것을 특징으로 한다.An output buffer circuit according to an embodiment of the present invention is connected between a high power supply voltage and the DQ output line, receives an inverted signal of a pullup signal applied to the pullup transistor, and the pullup signal is in a "low" state. And a first inverter that maintains the bulk of the pull-up transistor at the potential of the DQ output line and maintains the bulk of the pull-up transistor at the high power supply voltage when the pull-up signal is in a "high" state.

본 발명의 실시예에 따른 출력버퍼 회로는 저 전원전압과 상기 DQ 출력 라인 사이에 연결되어 있고, 상기 풀다운 트랜지스터에 인가되는 풀다운 신호의 반전된 신호를 수신하고 상기 풀다운 신호가 "로우" 상태일 때 상기 풀다운 트랜지스터의 벌크를 상기 저 전원전압으로 유지시키고 상기 풀다운 신호가 "하이" 상태일 때 상기 풀다운 트랜지스터의 벌크를 상기 DQ 출력 라인의 전위로 유지시키는 제 2 인버터를 더 구비하는 것을 특징으로 한다.An output buffer circuit according to an embodiment of the present invention is connected between a low power supply voltage and the DQ output line, and receives an inverted signal of a pulldown signal applied to the pulldown transistor and the pulldown signal is in a "low" state. And a second inverter that maintains the bulk of the pull-down transistor at the low power supply voltage and maintains the bulk of the pull-down transistor at the potential of the DQ output line when the pull-down signal is in a "high" state.

본 발명의 실시예에 따른 출력버퍼 회로는 상기 풀업 트랜지스터와 상기 풀 다운 트랜지스터의 문턱전압을 낮추어 줌으로써 출력 구동전류를 증가시키는 것을 특징으로 한다.The output buffer circuit according to the embodiment of the present invention is characterized by increasing the output driving current by lowering the threshold voltages of the pull-up transistor and the pull-down transistor.

또한, 본 발명의 실시예에 따른 출력버퍼 회로는 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 소스와 벌크 사이에 기생하는 다이오드를 이용하여 출력 구동전류를 증가시키는 것을 특징으로 한다.In addition, the output buffer circuit according to an embodiment of the present invention is characterized by increasing the output driving current by using a parasitic diode between the pull-up transistor and the source and the bulk of the pull-down transistor.

이하, 첨부된 도면을 참조하여 본 발명에 따른 출력버퍼 회로에 대해 설명한다.Hereinafter, an output buffer circuit according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 출력 버퍼 회로도이다. 도 2를 참조하면, 출력버퍼 회로는 풀업 트랜지스터(MP2), 풀다운 트랜지스터(MN3), 풀업 트랜지스터(MP2)의 소스와 드레인 사이에 서로 직렬 연결되고 게이트가 서로 연결된 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN2), 풀다운 트랜지스터(MN3)의 드레인과 소스 사이에 서로 직렬 연결되고 게이트가 서로 연결된 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)를 구비한다. 또한, 도 2의 출력버퍼 회로는 풀업 트랜지스터(MP2)의 게이트와 PMOS 트랜지스터(MP3)의 게이트 사이에 연결된 인버터(INV1)와 풀다운 트랜지스터(MN3)의 게이트와 PMOS 트랜지스터(MP4)의 게이트 사이에 연결된 인버터(INV2)를 구비한다. PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN2), 및 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)는 각각 인버터를 구성한다. 또한, 풀업 트랜지스터(MP2)의 벌크는 NMOS 트랜지스터(MN2)의 드레인에 연결되어 있고, 풀다운 트랜지스터(MN3)의 벌크는 NMOS 트랜지스터(MN4)의 드레인에 연결되어 있다.2 is an output buffer circuit diagram according to an embodiment of the present invention. Referring to FIG. 2, an output buffer circuit includes a PMOS transistor MP3 and an NMOS transistor connected in series with each other and having gates connected in series between a pull-up transistor MP2, a pull-down transistor MN3, and a source and a drain of the pull-up transistor MP2. MN2), a PMOS transistor MP4 and an NMOS transistor MN4 connected in series with each other and having a gate connected to each other between a drain and a source of the pull-down transistor MN3. Also, the output buffer circuit of FIG. 2 is connected between the gate of the pull-in transistor MN3 and the gate of the inverter INV1 connected between the gate of the pull-up transistor MP2 and the gate of the PMOS transistor MP3 and the gate of the PMOS transistor MP4. An inverter INV2 is provided. The PMOS transistor MP3 and the NMOS transistor MN2, and the PMOS transistor MP4 and the NMOS transistor MN4 each constitute an inverter. In addition, the bulk of the pull-up transistor MP2 is connected to the drain of the NMOS transistor MN2, and the bulk of the pull-down transistor MN3 is connected to the drain of the NMOS transistor MN4.

이하, 도 2를 참조하여, 본 발명의 실시예에 따른 출력버퍼 회로의 동작에 대해 설명한다.Hereinafter, the operation of the output buffer circuit according to the embodiment of the present invention will be described with reference to FIG. 2.

PMOS 트랜지스터로 구성된 풀업 트랜지스터(MP2)의 벌크에 소스보다 낮은 전압이 인가되면, Vth는 낮아지므로 풀업 트랜지스터의 전류 구동능력이 향상된다. 그리고, 풀업 트랜지스터의 드레인에 인가된 전압보다 Vth만큼 더 낮은 전압이 벌크에 인가되면 벌크와 드레인 사이에 존재하는 기생 다이오드가 턴온 되어 벌크 전압은 더 이상 내려가지 않게 된다. 또한, NMOS 트랜지스터로 구성된 풀다운 트랜지스터(MN3)의 벌크에 소스보다 높은 전압이 인가되면, Vth는 낮아지므로 풀다운 트랜지스터의 전류 구동능력이 향상된다. 그리고, 풀다운 트랜지스터의 드레인에 인가된 전압보다 Vth만큼 더 높은 전압이 벌크에 인가되면 벌크와 드레인 사이에 존재하는 기생 다이오드가 턴온 되어 벌크 전압은 더 이상 올라가지 않게 된다.When a voltage lower than the source is applied to the bulk of the pull-up transistor MP2 including the PMOS transistor, Vth is lowered, so that the current driving capability of the pull-up transistor is improved. When a voltage lower than Vth is applied to the bulk, the parasitic diode existing between the bulk and the drain is turned on so that the bulk voltage does not go down. In addition, when a voltage higher than the source is applied to the bulk of the pull-down transistor MN3 including the NMOS transistor, Vth is lowered, so that the current driving capability of the pull-down transistor is improved. When a voltage higher than Vth is applied to the bulk of the pull-down transistor, the parasitic diode existing between the bulk and the drain is turned on so that the bulk voltage does not increase any more.

풀업 트랜지스터의 동작은 다음과 같다.The operation of the pull-up transistor is as follows.

출력 데이터(DQ)가 "로우" 상태(VSSQ)에서 "하이" 상태(VDDQ)로 변할 때, 풀다운 신호는 "하이" 상태이므로 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)는 턴온된다. 풀업 트랜지스터(MP2)가 턴온될 때, NMOS 트랜지스터(MN2)도 동시에 턴온되어 풀업 트랜지스터(MP2)의 벌크는 DQ의 전위를 유지한다. 풀업 트랜지스터(MP2)가 턴온되는 순간에, DQ는 이전 상태인 "로우" 상태(VSSQ)를 유지하므로, 풀업 트랜지스터(MP2)의 벌크에는 VSSQ가 인가되고 풀업 트랜지스터(MP2)의 백 바이어스(back bias)는 소스의 전압(VDDQ)보다 낮아지므로, 풀업 트랜지스터(MP2)의 드레인을 따라 흐르는 전류는 증가한다(도 2의 I1). PMOS 트랜 지스터(MP3)는 풀업 트랜지스터(MP2)가 오프인 상태에서 풀업 트랜지스터(MP2)의 벌크 전압을 "하이" 상태(VDDQ)로 두어 원치 않는 DC 경로가 생기는 것을 막아주는 기능을 한다.When the output data DQ changes from the "low" state (VSSQ) to the "high" state (VDDQ), the PMOS transistor MP2 and the NMOS transistor MN2 are turned on because the pull-down signal is a "high" state. When pull-up transistor MP2 is turned on, NMOS transistor MN2 is also turned on at the same time so that the bulk of pull-up transistor MP2 maintains the potential of DQ. At the moment the pull-up transistor MP2 is turned on, the DQ maintains the previous state "low" state (VSSQ), so that VSSQ is applied to the bulk of the pull-up transistor MP2 and the back bias of the pull-up transistor MP2 ) Is lower than the source voltage VDDQ, so that the current flowing along the drain of the pull-up transistor MP2 increases (I1 in FIG. 2). The PMOS transistor MP3 keeps the bulk voltage of the pull-up transistor MP2 in the "high" state VDDQ while the pull-up transistor MP2 is off, thereby preventing unwanted DC paths from occurring.

또한, 풀업 트랜지스터(MP2)의 벌크에 VSSQ가 인가되면, 소스 전압이 VDDQ이므로 소스와 벌크 사이에 기생하는 다이오드(미도시)에 순방향 바이어스가 인가되므로, 이 다이오드는 턴온 된다. 이 다이오드를 통해 풀업 트랜지스터(MP2)의 소스에서 NMOS 트랜지스터(MN2)의 드레인으로 흐르는 전류가 발생한다(도 2의 I2). 그런데, 이 다이오드는 풀업 트랜지스터(MP2)의 벌크 전압, 즉 DQ 전압이 VDDQ - Vth 이하일 때만 턴온 되므로 풀업 트랜지스터(MP2)가 포화(saturation)되는 영역에서 DQ 출력저항을 줄일 수 있다. 소스와 벌크 사이에 기생하는 다이오드의 턴온 저항이 NMOS 트랜지스터(MN2)의 턴온 저항보다 매우 작기 때문에, 이 기생 다이오드에 흐르는 전류(I2)는 NMOS 트랜지스터(MN2)의 크기, 즉 채널의 폭에 의해 결정된다.In addition, when VSSQ is applied to the bulk of the pull-up transistor MP2, since the source voltage is VDDQ, forward bias is applied to the parasitic diode (not shown) between the source and the bulk, so that the diode is turned on. Through this diode, a current flowing from the source of the pull-up transistor MP2 to the drain of the NMOS transistor MN2 is generated (I2 in FIG. 2). However, since the diode is turned on only when the bulk voltage of the pull-up transistor MP2, that is, the DQ voltage is less than VDDQ-Vth, the DQ output resistance can be reduced in the region where the pull-up transistor MP2 is saturated. Since the turn-on resistance of the parasitic diode between the source and the bulk is much smaller than the turn-on resistance of the NMOS transistor MN2, the current I2 flowing through this parasitic diode is determined by the size of the NMOS transistor MN2, i.e. the width of the channel. do.

풀업 트랜지스터(MP2)의 드레인에서 흘러나오는 전류를 I1, NMOS 트랜지스터(MN2)의 소스에서 흘러나오는 전류를 I2라 하면, DQ 라인에 흐르는 전류(IDQ2)는 IDQ2 = I1 + I2와 같이 된다. 따라서, 도 2의 출력버퍼 회로의 출력전류(IDQ2)는 증가하게 된다.If the current flowing out of the drain of the pull-up transistor MP2 is I1 and the current flowing out of the source of the NMOS transistor MN2 is I2, the current IDQ2 flowing in the DQ line becomes IDQ2 = I1 + I2. Therefore, the output current IDQ2 of the output buffer circuit of FIG. 2 increases.

DQ가 "하이"(VDDQ)로 되면 풀업 트랜지스터(MP2)의 벌크 전압도 VDDQ로 된다. 따라서, 상기와 같이 출력전류가 증가하는 현상은 DQ가 천이(transition)를 시작한 초기에만 발생한다.When DQ becomes " high " (VDDQ), the bulk voltage of the pull-up transistor MP2 also becomes VDDQ. Therefore, the phenomenon that the output current increases as described above occurs only at the beginning of the DQ transition.

풀다운 트랜지스터의 동작은 다음과 같다.The operation of the pull-down transistor is as follows.

출력 데이터(DQ)가 "하이" 상태(VDDQ)에서 "로우" 상태(VSSQ)로 변할 때, 풀다운 신호는 "하이" 상태이므로 NMOS 트랜지스터(MN3)와 PMOS 트랜지스터(MP4)는 턴온된다. 풀다운 트랜지스터(MN3)가 턴온될 때, PMOS 트랜지스터(MP4)도 동시에 턴온되어 풀다운 트랜지스터(MN3)의 벌크는 DQ의 전위를 유지한다. 풀다운 트랜지스터(MN3)가 턴온되는 순간에, DQ는 이전 상태인 "하이" 상태(VDDQ)를 유지하므로, 풀다운 트랜지스터(MN3)의 벌크에는 VDDQ가 인가되고 풀다운 트랜지스터(MN3)의 백 바이어스(back bias)는 소스의 전압(VSSQ)보다 높아지므로, 풀다운 트랜지스터(MN3)의 드레인을 따라 흐르는 전류는 증가한다. NMOS 트랜지스터(MP4)는 풀다운 트랜지스터(MN3)가 오프인 상태에서 풀다운 트랜지스터(MN3)의 벌크 전압을 "로우" 상태(VSSQ)로 두어 원치 않는 DC 경로가 생기는 것을 막아주는 기능을 한다.When the output data DQ changes from the "high" state VDDQ to the "low" state VSSQ, the pull-down signal is the "high" state, so the NMOS transistor MN3 and the PMOS transistor MP4 are turned on. When pull-down transistor MN3 is turned on, PMOS transistor MP4 is also turned on at the same time so that the bulk of pull-down transistor MN3 maintains the potential of DQ. At the moment when pull-down transistor MN3 is turned on, DQ maintains its previous state of "high" state (VDDQ), so that VDDQ is applied to the bulk of pull-down transistor MN3 and back bias of pull-down transistor MN3. ) Is higher than the source voltage VSSQ, so that the current flowing along the drain of the pull-down transistor MN3 increases. The NMOS transistor MP4 serves to prevent an unwanted DC path from being generated by leaving the bulk voltage of the pull-down transistor MN3 in the "low" state VSSQ while the pull-down transistor MN3 is off.

또한, 풀다운 트랜지스터(MN3)의 벌크에 VDDQ가 인가되면, 소스 전압이 VSSQ이므로 소스와 벌크 사이에 기생하는 다이오드(미도시)에 순방향 바이어스가 인가되므로, 이 다이오드는 턴온 된다. 이 다이오드를 통해 PMOS 트랜지스터(MP4)의 드레인에서 풀다운 트랜지스터(MN3)의 소스로 흐르는 전류가 발생한다. 그런데, 이 다이오드는 풀다운 트랜지스터(MN3)의 벌크 전압, 즉 DQ 전압이 VSSQ + Vth 이상일 때만 턴온 되므로 풀다운 트랜지스터(MN3)가 포화(saturation)되는 영역에서 DQ 출력저항을 줄일 수 있다. 소스와 벌크 사이에 기생하는 다이오드의 턴온 저항이 PMOS 트랜지스터(MP4)의 턴온 저항보다 매우 작기 때문에, 이 기생 다이오드에 흐르는 전류는 PMOS 트랜지스터(MP4)의 크기, 즉 채널의 폭에 의해 결정된다.In addition, when VDDQ is applied to the bulk of the pull-down transistor MN3, since the source voltage is VSSQ, forward bias is applied to the parasitic diode (not shown) between the source and the bulk, so that the diode is turned on. Through this diode, a current flowing from the drain of the PMOS transistor MP4 to the source of the pull-down transistor MN3 is generated. However, since the diode is turned on only when the bulk voltage of the pull-down transistor MN3, that is, the DQ voltage is greater than VSSQ + Vth, the DQ output resistance can be reduced in the region where the pull-down transistor MN3 is saturated. Since the turn-on resistance of the parasitic diode between the source and the bulk is much smaller than the turn-on resistance of the PMOS transistor MP4, the current flowing through this parasitic diode is determined by the size of the PMOS transistor MP4, that is, the width of the channel.

풀업 신호(DOKP)가 "하이" 상태이고 풀다운 신호(DOKN)가 "로우" 상태이면, 풀업 트랜지스터(MP2)와 풀다운 트랜지스터(MN3)가 모두 오프되고 DQ 라인은 고 임피던스(high-Z) 상태가 된다. 이 경우, NMOS 트랜지스터(MN2)와 PMOS 트랜지스터(MP4)도 오프되므로, DQ 라인의 커패시턴스는 풀업 트랜지스터(MP2), 풀다운 트랜지스터(MN3), NMOS 트랜지스터(MN2), 및 PMOS 트랜지스터(MP4)의 접합에 의해서 결정된다.If the pull-up signal DOKP is in the "high" state and the pull-down signal DOKN is in the "low" state, both the pull-up transistor MP2 and the pull-down transistor MN3 are off and the DQ line is in a high impedance (high-Z) state. do. In this case, since the NMOS transistor MN2 and the PMOS transistor MP4 are also turned off, the capacitance of the DQ line is connected to the junction of the pull-up transistor MP2, the pull-down transistor MN3, the NMOS transistor MN2, and the PMOS transistor MP4. Is determined by.

도 3은 도 1과 도 2에에 대해, DQ에서 바라본 커패시턴스를 동일하게 설정한 경우에 출력전류를 서로 비교하여 나타낸 시뮬레이션 결과 그래프이다. 도 3에서, 전류(I1)는 도 2의 풀업 트랜지스터(MP2)를 통해 흐르는 전류이고, 전류(I2)는 도 2의 NMOS 트랜지스터(MN2)를 통해 흐르는 전류이다. 전류(IDQ1)는 도 1에 도시된 종래의 출력버퍼 회로에서 DQ 라인을 통해 흐르는 전류를 나타낸다. 전류(IDQ2)는 도 2에 도시된 본 발명의 실시예에 따른 출력버퍼 회로에서 DQ 라인을 통해 흐르는 전류를 나타내며, IDQ2 = I1 + I2이다.FIG. 3 is a graph showing simulation results of comparing output currents with respect to FIGS. 1 and 2 when the capacitances seen in DQ are set identically. In FIG. 3, current I1 is a current flowing through the pull-up transistor MP2 of FIG. 2, and current I2 is a current flowing through the NMOS transistor MN2 of FIG. 2. Current IDQ1 represents the current flowing through the DQ line in the conventional output buffer circuit shown in FIG. The current IDQ2 represents the current flowing through the DQ line in the output buffer circuit according to the embodiment of the present invention shown in FIG. 2, and IDQ2 = I1 + I2.

상술한 바와 같이, 본 발명의 출력버퍼 회로는 풀업 트랜지스터와 풀다운 트랜지스터의 문턱전압을 낮추어 줌으로써 출력 구동전류를 증가시킬 수 있다. 또한, 본 발명의 출력버퍼 회로는 풀업 트랜지스터와 풀다운 트랜지스터의 소스와 벌크 사이에 기생하는 다이오드의 전류를 이용하여 출력 구동전류를 증가시킬 수 있다. As described above, the output buffer circuit of the present invention can increase the output driving current by lowering the threshold voltages of the pull-up transistor and the pull-down transistor. In addition, the output buffer circuit of the present invention can increase the output driving current by using the current of the parasitic diode between the pull-up transistor and the source and the bulk of the pull-down transistor.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below You will understand that you can.

상술한 바와 같이, 본 발명에 따른 출력버퍼 회로에 의하면, 문턱전압을 낮추어 주고 풀업 트랜지스터와 풀다운 트랜지스터 내에 기생하는 다이오드를 이용함으로써 풀업 트랜지스터와 풀다운 트랜지스터의 크기를 증가시키지 않고도 전류 구동능력을 향상시킬 수 있다.As described above, according to the output buffer circuit according to the present invention, by lowering the threshold voltage and using parasitic diodes in the pull-up transistor and the pull-down transistor, the current driving capability can be improved without increasing the size of the pull-up transistor and the pull-down transistor. have.

Claims (10)

벌크가 따로 분리되어 있는 풀업 트랜지스터와 풀다운 트랜지스터로 구현된 출력 버퍼 회로에 있어서, 상기 풀업 트랜지스터가 턴온되는 순간에 상기 풀업 트랜지스터의 벌크의 전위가 출력 라인의 전위를 따라가기 위하여 고 전원전압과 상기 데이터출력라인사이에 연결되고 그의 출력인 드레인 공통 절점이 상기 풀업 트랜지스터의 벌크에 접속되어 그의 입력인 게이트 전극들이 풀업신호를 제공받는 제 1 인버터 ;An output buffer circuit comprising a pull-up transistor and a pull-down transistor having separate bulks, wherein the potential of the bulk of the pull-up transistor follows the potential of the output line at the moment the pull-up transistor is turned on. A first inverter connected between an output line and a drain common node thereof output is connected to the bulk of the pull-up transistor so that gate electrodes thereof input receive a pull-up signal; 상기 풀다운 트랜지스터가 턴온되는 순간에 상기 풀다운 트랜지스터의 벌크의 전위가 상기 데이터출력 라인의 전위를 따라가기 위하여 상기 데이터출력라인과 저 전원전압사이에 연결되고 그의 출력인 드레인 공통 절점이 상기 풀다운 트랜지스터의 벌크에 접속되어 그의 입력인 게이트 전극들이 풀다운신호를 제공받는 제 2 인버터 ;At the moment when the pull-down transistor is turned on, the bulk potential of the pull-down transistor is connected between the data output line and the low power supply voltage so as to follow the potential of the data output line, and the drain common node thereof is the bulk of the pull-down transistor. A second inverter connected to and receiving the pull-down signal from the gate electrodes thereof; 풀업신호를 반전시켜 상기 제 1 인버터의 게이트 전극들에 제공하는 제 3 인버터 ; 및, A third inverter inverting the pull-up signal and providing the pull-up signal to the gate electrodes of the first inverter; And, 풀다운신호를 반전시켜 상기 제 2 인버터의 게이트 전극들에 제공하는 제 4 인버터로 구성되는 출력 버퍼 회로.And a fourth inverter for inverting a pull-down signal and providing the pull-down signal to the gate electrodes of the second inverter. 제 1 항에 있어서,The method of claim 1, 상기 제 1 인버터는 풀업 신호가 "로우" 상태일 때에 상기 풀업 트랜지스터의 벌크를 상기 데이터출력라인의 전위로 유지시키고 상기 풀업 신호가 "하이" 상태일 때에 상기 풀업 트랜지스터의 벌크를 상기 고 전원전압으로 유지시키는 것을 특징으로 하는 출력 버퍼 회로. The first inverter maintains the bulk of the pull-up transistor at the potential of the data output line when the pull-up signal is in the "low" state and brings the bulk of the pull-up transistor to the high power supply voltage when the pull-up signal is in the "high" state. And an output buffer circuit. 제 1 항에 있어서,The method of claim 1, 상기 제 2 인버터는 상기 풀다운 신호가 "로우" 상태일 때에 상기 풀다운 트랜지스터의 벌크를 상기 저 전원전압으로 유지시키고 상기 풀다운 신호가 "하이" 상태일 때 상기 풀다운 트랜지스터의 벌크를 상기 데이터출력라인의 전위로 유지시키는 것을 특징으로 하는 출력 버퍼 회로.The second inverter maintains the bulk of the pull-down transistor at the low power supply voltage when the pull-down signal is in the "low" state and applies the bulk of the pull-down transistor to the potential of the data output line when the pull-down signal is in the "high" state. And an output buffer circuit. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터의 벌크들을 상기 데이터출력라인의 전위로 유지시킬 때에 상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터의 문턱전압을 낮추어 주는 것을 특징으로 하는 출력 버퍼 회로.And lowering threshold voltages of the pull-up transistor and the pull-down transistor when maintaining bulks of the pull-up transistor and the pull-down transistor at the potential of the data output line. 제 4 항에 있어서,The method of claim 4, wherein 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 소스 전극들과 벌크 사이에 기생하는 다이오드를 이용하여 출력 구동 전류를 증가시키는 것을 특징으로 하는 출력 버퍼 회로.And an output driving current is increased by using a parasitic diode between the pull-up transistor and the source electrodes of the pull-down transistor and the bulk. 벌크가 따로 분리되어 있는 PMOS 트랜지스터와 NMOS 트랜지스터로 구현된 출력 버퍼 회로에 있어서,In an output buffer circuit implemented with a PMOS transistor and an NMOS transistor with separate bulk, 풀업 신호를 수신하는 게이트 전극과 고 전원전압이 인가되는 소스 전극을 갖고 풀업 동작을 하는 풀업 트랜지스터 ;A pull-up transistor having a pull-up operation having a gate electrode receiving a pull-up signal and a source electrode to which a high power supply voltage is applied; 풀다운 신호를 수신하는 게이트 전극과 저 전원전압이 인가되는 소스 전극을 갖고 풀다운 동작을 하는 풀다운 트랜지스터 ;A pull-down transistor having a pull-down operation having a gate electrode receiving a pull-down signal and a source electrode to which a low power supply voltage is applied; 상기 풀업 신호를 반전시키는 제 1 인버터 ;A first inverter for inverting the pull-up signal; 상기 고 전원전압이 인가되는 제 1 단자와 데이터출력라인에 연결되는 제 2 단자와 상기 제 1 인버터의 출력단자에 연결된 제 3 단자와 상기 풀업 트랜지스터의 벌크에 연결되는 제 4 단자를 갖는 제 2 인버터;A second inverter having a first terminal to which the high power supply voltage is applied; a second terminal connected to a data output line; a third terminal connected to an output terminal of the first inverter; and a fourth terminal connected to a bulk of the pull-up transistor ; 상기 풀다운 신호를 반전시키는 제 3 인버터; 및A third inverter for inverting the pull-down signal; And 상기 저 전원전압이 인가되는 제 1 단자와 데이터츨력라인에 연결된 제 2 단자와 상기 제 3 인버터의 출력단자에 연결된 제 3 단자와 상기 풀다운 트랜지스터의 벌크에 연결된 제 4 단자를 갖는 제 4 인버터를 구비하는 것을 특징으로 하는 출력버퍼 회로.And a fourth inverter having a first terminal to which the low power supply voltage is applied, a second terminal connected to a data output line, a third terminal connected to an output terminal of the third inverter, and a fourth terminal connected to a bulk of the pull-down transistor. Output buffer circuit, characterized in that. 제 6 항에 있어서, The method of claim 6, 상기 제 2 인버터는      The second inverter 상기 고 전원전압이 인가되는 소스 전극과 상기 제 1 인버터의 출력단자에 연결된 게이트 전극와 상기 풀업 트랜지스터의 벌크에 연결된 드레인 전극을 갖는 제 1 PMOS 트랜지스터; 및A first PMOS transistor having a source electrode to which the high power supply voltage is applied, a gate electrode connected to an output terminal of the first inverter, and a drain electrode connected to a bulk of the pull-up transistor; And 상기 풀업 트랜지스터의 벌크에 연결된 드레인 전극과 상기 제 1 인버터의 출력단자에 연결된 게이트 전극와 상기 데이터출력라인에 연결된 소스 전극을 갖는 제 1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.And a first NMOS transistor having a drain electrode connected to a bulk of the pull-up transistor, a gate electrode connected to an output terminal of the first inverter, and a source electrode connected to the data output line. 제 6 항에 있어서, The method of claim 6, 상기 제 4 인버터는       The fourth inverter 상기 저 전원전압이 인가되는 소스 전극과 상기 제 3 인버터의 출력단자에 연결된 게이트 전극과 상기 풀다운 트랜지스터의 벌크에 연결된 드레인 전극을 갖는 제 2 NMOS 트랜지스터; 및,A second NMOS transistor having a source electrode to which the low power supply voltage is applied, a gate electrode connected to an output terminal of the third inverter, and a drain electrode connected to a bulk of the pull-down transistor; And, 상기 풀다운 트랜지스터의 벌크에 연결된 드레인 전극과 상기 제 3 인버터의 출력단자에 연결된 게이트 전극와 상기 데이터출력라인에 연결된 소스 전극을 갖는 제 2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼 회로.And a second PMOS transistor having a drain electrode connected to the bulk of the pull-down transistor, a gate electrode connected to the output terminal of the third inverter, and a source electrode connected to the data output line. 제 6 항에 있어서,The method of claim 6, 상기 출력 버퍼 회로는 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 문턱전압을 낮추어 줌으로써 출력 구동전류를 증가시키는 것을 특징으로 하는 출력 버퍼 회로.And the output buffer circuit increases an output driving current by lowering threshold voltages of the pull-up transistor and the pull-down transistor. 제 6 항에 있어서,The method of claim 6, 상기 출력 버퍼 회로는 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 소스와 벌크 사이에 기생하는 다이오드를 이용하여 출력 구동전류를 증가시키는 것을 특징으로 하는 출력 버퍼 회로.And the output buffer circuit increases an output driving current by using a parasitic diode between the pull-up transistor and the source and bulk of the pull-down transistor.
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