KR100558007B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

트랜지스터 및 그 제조방법을 제공한다. 상기 트랜지스터는 반도체기판 내에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 내에 서로 이격되어 배치된 한쌍의 소스/드레인 영역 및 상기 한쌍의 소스/드레인 영역 사이에 개재된 채널영역을 포함한다. 또한, 상기 채널영역을 가로지르고 상기 소스/드레인 영역으로 직선 연장된 돌출부 및 상기 돌출부와 직교하는 방향으로 상기 채널영역의 상부를 가로지르는 게이트 전극을 포함한다. 상기 트랜지스터의 제조방법은 반도체기판의 활성영역에 하드마스크 패턴에 자기정렬된 돌출부를 형성하는 것을 포함한다.
MOSFET, channel width

Description

트랜지스터 및 그 제조방법{transistor and method of fabricating the same}
도 1은 종래의 모스 트랜지스터에 있어서 채널 폭 방향을 따라 취해진 단면도이다.
도 2는 본 발명의 실시예에 의한 모스 트랜지스터의 평면도이다.
도 3은 본 발명의 실시예에 의한 모스 트랜지스터를 설명하기 위하여 도 2의 Ⅰ~ Ⅰ′에 따라 취해진 단면도이다.
도 4 내지 도 11은 본 발명의 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ~Ⅰ′에 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 트랜지스터 및 그 제조방법에 관한 것 이다.
반도체 소자의 고집적화에 따라 미세화된 반도체 소자의 특성을 향상시키기 위한 여러가지 연구가 시도되고 있다. 모스 전계 효과 트랜지스터(MOS field effect transistor;이하 모스 트랜지스터라 한다.)는 반도체 소자의 여러분야에 다 양하게 사용되고 있다. 특히 초고속 SRAM(static random access memory)이나 고속 동작이 요구되는 DRAM(dynamic random access memory)같은 반도체 기억 소자의 특성을 향상시키기 위하여는 모스 트랜지스터의 채널을 통과하는 구동전류(drive current)의 향상을 통하여 동작속도를 향상시키는 것이 중요하다.
모스 트랜지스터에 있어서 상기 채널을 통과하는 구동 전류는 모스 트랜지스터의 채널폭(channel width)에 비례하고 채널길이(channel length)에 반비례한다. 반도체 기억 소자가 고집적화 됨에 따라 상기 반도체 기억 소자의 셀 크기가 계속 작아지고 그에 따라 상기 셀을 구성하고 있는 모스 트랜지스터의 크기도 작아진다. 그 결과 상기 모스 트랜지스터의 채널길이도 줄어들게 되어 구동 전류 향상의 측면에서 바람직하다. 그러나 채널길이를 계속 감소시키는 것은 단채널 효과(short channel effect) 및 핫 캐리어(hot carrier)등의 문제점이 발생할 수 있어 한계가 있다. 따라서, 채널폭의 확장을 통해 모스 트랜지스터의 구동전류를 향상시키는 것이 요구된다.
도 1은 종래의 모스 트랜지스터에 있어서 채널 폭 방향을 따라 취해진 단면도이다.
도 1을 참조하면, 종래의 평탄한 형태의 활성영역(100)을 갖는 모스 트랜지스터에 있어서 상기 평탄한 형태를 유지하며 채널폭(W)을 확장시키는 것은 상기 모스 트랜지스터의 구동전류 향상에는 바람직하나 반도체 소자에 있어서 상기 모스 트랜지스터가 차지하는 면적이 증가하게 되어 상술한 바와 같은 반도체 소자의 고집적화에 부합되지 않는다. 미설명 참조번호 "102"는 게이트 전극을 나타낸 것이 다.
트렌치 구조의 활성영역을 형성하여 한정된 면적의 활성영역 내에서 확장된 채널폭을 갖는 모스트랜지스터 및 그 제조방법이 미국공개특허 제2003-0085434호에 개시되어 있다. 상기 미국공개 특허에 의하면 반도체기판 내에 활성영역을 한정하는 소자분리막이 배치된다. 상기 활성영역은 게이트전극과 교차하는 방향으로 배치된 적어도 하나의 트렌치를 갖는다. 그 결과, 상기 모스 트랜지스터는 평면 구조의 활성영역을 갖는 종래의 모스 트랜지스터와 비교하여 상기 트렌치의 양 측벽들의 길이만큼 연장된 채널 폭을 갖는다. 그러나, 상기 미국공개특허에 개시된 방법에 의하여 모스 트랜지스터를 제조하는 경우 상기 트렌치를 형성하기 위하여 별도의 포토리소그래피 공정이 추가되어 공정상의 번거로움이 있다. 또한, 포토리소그래피 공정의 패턴 분해능의 한계로 인하여 반도체 소자의 초고집적화에 대처하기 어렵게 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 동작속도를 향상시키기 위하여 한정된 면적의 활성영역 내에서 확장된 채널 폭을 갖는 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 포토리소그래피 공정을 추가하지 않고 상기 트랜지스터를 제조함으로써 제조공정을 단순화하고 공정단가를 절감할 수 있는 트랜지스터 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 돌출구조의 활성영역을 갖는 트랜지스터를 제공한다. 상기 트랜지스터는 반도체기판 내에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 내에 서로 이격되어 배치된 한쌍의 소스/드레인 영역 및 상기 한쌍의 소스/드레인 영역 사이에 개재된 채널영역을 포함한다. 상기 채널영역을 가로지르고 상기 소스/드레인 영역으로 직선 연장된 돌출부를 포함한다. 또한, 상기 돌출부와 직교하는 방향으로 상기 채널영역의 상부를 가로지르는 게이트 전극을 포함한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 상기 트랜지스터의 제조방법을 제공한다. 이 방법은 먼저, 반도체기판 내에 활성영역을 한정하는 소자분리 트렌치 및 상기 활성영역 상에 잔존하는 소자분리 하드마스크 패턴을 형성한다. 이어서, 상기 소자분리 하드마스크 패턴을 등방성 식각하여 상기 활성영역의 주변부를 노출시키고 동시에 상기 활성영역의 중심부 상에 잔존하는 돌출부 하드마스크 패턴 및 상기 돌출부 하드마스크 패턴에 의하여 한정된 확장 개구부를 형성한다. 상기 소자분리 트렌치 및 상기 확장 개구부를 채우는 매립 절연막을 형성한다. 다음으로, 상기 확장 개구부의 상기 매립 절연막을 제거하여 상기 활성영역의 주변부를 노출시키는 동시에 상기 소자분리 트렌치 내에 잔존하는 매립 절연막 패턴을 형성한다. 상기 매립 절연막 패턴 및 상기 돌출부 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 활성영역의 주변부를 이방성식각하여 상기 활성영역에 상기 돌출부 하드마스크 패턴에 자기정렬된 돌출부를 형성한다. 상기 돌출부 하드마스크 패턴 및 상기 매립절연막 패턴의 상부를 제거한다. 상기 활성영역의 상부를 가로지 르는 게이트 전극을 형성하되, 상기 게이트 전극은 상기 돌출부의 상부를 가로지르도록 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 의한 모스 트랜지스터의 평면도이고, 도 3은 본 발명의 실시예에 의한 모스 트랜지스터를 설명하기 위하여 도 2의 Ⅰ~ Ⅰ′에 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 반도체기판(500) 내에 소자분리막(512c)이 배치된다. 상기 소자분리막(512c)은 예를 들어 HDP 산화막일 수 있다. 상기 소자분리막 (512c)에 의하여 활성영역(504)이 한정된다. 또한, 상기 소자분리막(512c) 및 상기 반도체기판(500) 사이에 상기 반도체기판(500) 표면으로 부터 측벽 산화막(514) 및 라이너(liner) 절연막(516)이 차례로 개재될 수 있다. 상기 측벽 산화막(514)은 열산화막일 수 있다. 또한, 상기 라이너 절연막(516)은 실리콘 질화막일 수 있다.
도 3에 도시된 바와 같이 상기 활성영역(504)의 중심부로부터 상부로 연장됨과 아울러서 도 2에 도시된 바와 같이 상기 활성영역(504)의 가장자리로부터 이격된 돌출부(518)가 제공된다. 상기 돌출부(518)의 양단에 배치됨과 아울러서 상기 돌출부(518)의 양단에 인접하는 활성영역으로 연장된 소스/드레인 영역들(504b)이 제공된다. 상기 소스/드레인 영역들(504b) 사이에 위치하는 상기 활성영역(504) 및 상기 돌출부(518)는 채널 영역(504a)에 해당한다. 상기 돌출부(518)와 교차하는 방향으로 상기 활성영역(504) 상부를 가로지르는 게이트 전극(522)이 배치된다. 이 경우에, 상기 게이트 전극(522)은 상기 채널 영역(504a)을 덮도록 제공된다. 따라서, 상기 게이트 전극(522)은 상기 소스/드레인 영역들(504b) 사이에 위치하는 상기 활성영역(504) 및 상기 돌출부(518)를 덮도록 제공될 수 있다. 그 결과, 상기 채널영역(504a)은 상기 돌출부 (518)의 상부면(a), 상기 돌출부(518)의 양측벽(b1,b2) 및 상기 돌출부 양옆의 상기 활성영역의 반도체기판 표면(c1,c2)을 포함하는 요철구조를 갖는다. 상기 게이트 전극(522)은 폴리 실리콘일 수 있다. 적어도 상기 활성영역(504)의 반도체기판 및 상기 게이트 전극(522) 사이에 게이트 절연막 (520)이 개재된다. 상기 게이트 절연막(520)은 열산화막일 수 있다.
본 발명의 실시예에 의한 경우 상기 모스 트랜지스터의 채널영역(504a)은 상술한 바와 같이 상기 게이트 전극(522)과 교차하는 방향으로 배치된 요철구조의 돌출부(518)를 갖는다. 그 결과 본 발명의 실시예에 의한 상기 모스 트랜지스터는 상기 돌출부의 상부면(a)의 폭, 상기 돌출부의 양측벽(b1,b2)의 높이 및 상기 돌출부 양옆의 상기 활성영역의 반도체기판 표면(c1,c2)에 대응하는 채널 폭을 갖는다. 즉, 본 발명의 실시예에 의한 상기 모스 트랜지스터는 종래의 평면 구조의 활성영역을 갖는 모스 트랜지스터와 비교하여 상기 돌출부의 양측벽(b1,b2)의 높이 만큼 확장된 채널 폭을 갖게 된다.
도 4 내지 도 11은 본 발명의 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ~ Ⅰ′에 따라 취해진 단면도들이다.
도 2 및 도 4를 참조하면, 먼저, 반도체기판(500) 상의 전면에 하드마스크막을 형성한다. 바람직하게는 상기 하드마스크막을 형성하기 전에 상기 반도체기판 (500)상의 전면에 패드 산화막을 더 형성할 수 있다. 상기 하드마스크막은 실리콘 질화막으로 형성할 수 있다. 상기 패드 산화막은 열산화막으로 형성할 수 있다. 이후, 상기 하드마스크막 상에 소정영역의 개구부를 갖는 포토레지스트 패턴(502)을 형성한다. 상기 포토레지스트 패턴(502)을 식각마스크로 사용하여 상기 하드마스크막을 이방성 식각하고 연속하여 상기 반도체기판(500)을 소정깊이 이방성 식각하여 상기 반도체기판 내에 활성영역(504)을 한정하는 소자분리 트렌치(506)을 형성 한다. 동시에 상기 활성영역(504) 상에 식각되지 않고 잔존하는 소자분리 하드마스크 패턴(508)을 형성한다. 상기 소자분리 트렌치(506)는 적어도 4000Å의 깊이를 갖는 것이 바람직하다.
도 2 및 도 5를 참조하면, 먼저, 상기 포토레지스트 패턴(502)을 제거한다. 이후, 상기 활성영역(504) 상에 잔존하는 상기 소자분리 하드마스크 패턴(508)에 대하여 등방성식각을 수행한다. 상기 등방성 식각은 예를 들어 인산을 식각액으로사용한 습식 식각일 수 있다. 상기 등방성 식각은 상기 소자분리 하드마스크 패턴 (508)이 적절한 폭을 갖도록 축소될 때 까지 수행된다. 그 결과, 상기 활성영역 (504)의 주변부(이하 주변부라 한다;P) 상의 상기 소자분리 하드마스크 패턴(508)이 제거되어 상기 주변부(P)가 노출된다. 또한 노출된 상기 주변부(P)에 의하여 한정된 상기 활성영역(504)의 중심부 상에 잔존하는 돌출부 하드마스크 패턴(508′)이 형성된다. 상기 돌출부 하드마스크 패턴(508′)은 상기 소자분리 하드마스크 패턴(508)이 등방성식각에 의하여 축소된 패턴이다. 또한, 상기 소자분리 트렌치(506) 상부에 상기 돌출부 하드마스크 패턴(508′)에 의하여 한정된 확장 개 구부 (510)가 형성된다.
도 2 및 도 6을 참조하면, 상기 돌출부 하드마스크 패턴(510)을 갖는 반도체기판 상의 전면에 상기 소자분리 트렌치(506) 및 상기 확장 개구부(510)를 채우는 절연막(512)을 형성한다. 상기 절연막(512)은 HDP 산화막으로 형성할 수 있다. 한편, 바람직하게는 상기 절연막(512)을 형성하기 전에 적어도 상기 소자분리 트렌치(506)의 내측 표면 및 상기 주변부(P) 상에 측벽 산화막(514) 및 라이너 절연막 (516)을 차례로 콘포말하게 형성할 수 있다. 상기 측벽산화막(514)은 상기 소자분리 트렌치(506)를 식각하는 동안에 고에너지의 이온충격으로 인하여 상기 반도체기판(500)에 야기된 식각 손상을 치유하기 위하여 형성한다. 상기 측벽산화막(514)은 열산화막으로 형성할 수 있다. 상기 라이너 절연막(516) 후속의 열공정에 의하여 상기 소자분리 트렌치(506) 주변의 상기 반도체기판(500)이 추가적으로 산화되는 것을 방지하기 위하여 형성한다. 상기 라이너 절연막(516)은 실리콘 질화막으로 형성할 수 있다.
도 2 및 도 7을 참조하면, 상기 돌출부 하드마스크 패턴(508′) 또는 상기 돌출부 하드마스크 패턴(508′) 상부의 상기 라이너 절연막(514)이 노출되도록 상기 절연막(512)을 평탄화한다. 그 결과, 상기 소자분리 트렌치(506) 및 상기 확장 개구부(510)를 채우는 매립 절연막(512a)이 형성된다. 상기 절연막(512)을 평탄화 하는 것은 CMP공정을 적용하여 수행할 수 있다.
도 2 및 도 8을 참조하면, 상기 확장개구부(510)의 상기 매립 절연막(512a)을 제거하여 상기 주변부(P)를 노출시킨다. 동시에 상기 소자분리 트렌치(506) 내 에 잔존하는 매립 절연막 패턴(512b)을 형성한다. 본 발명의 실시예에서 상기 확장개구부(510) 내의 상기 매립 절연막(512a)은 실리콘 산화막에 대하여 높은 선택성을 갖는 식각액을 사용한 선택적인 습식식각을 통하여 제거될 수 있다. 한편, 상술한 바와 같이 상기 주변부(P) 상에 측벽산화막(514) 및 라이너 절연막(516)을 형성한 경우에는 상기 확장개구부(510)의 상기 매립 절연막 (512a)을 제거한 후에 추가적인 습식식각을 수행하여 상기 주변부(P) 상의 상기 측벽산화막(514) 및 상기 라이너 절연막(516)을 차례로 제거한다. 또한, 상기 돌출부 하드마스크패턴(508′) 상의 상기 라이너 절연막(516)도 함께 제거한다.
도 2 및 도 9를 참조하면, 상기 주변부(P)를 노출시킨 후에 상기 돌출부 하드마스크 패턴(508′) 및 상기 매립 절연막 패턴(512b)을 식각마스크로 하여 상기 주변부(P)를 이방성 식각하여 리세스 시킨다. 그 결과, 상기 돌출부 하드마스크 패턴(508′)에 자기정렬된 돌출부(518)가 형성된다. 한편 이 과정에서 상기 매립절연막 패턴(512b)의 상부가 일정부분 리세스 될 수 도 있다. 또한, 상술한 바와 같이 측벽 산화막(514) 및 라이너 절연막(516)을 형성한 경우에는 상기 리세스된 주변부(P)의 반도체기판 표면 위로 상기 측벽 산화막(514) 및 라이너 절연막(516)의 상부가 노출될 수 있다.
도 2 및 도 10을 참조하면, 상기 돌출부(518)를 형성한 후에 상기 돌출부 하드마스크 패턴(508′)을 제거한다. 또한, 상기 매립절연막 패턴(512b)을 리세스 시켜 상기 소자분리 트렌치(506) 내에 잔존하는 소자분리막(512c)을 형성한다. 본 발명의 실시예에서 상기 돌출부 하드마스크 패턴(508′)은 실리콘 질화막이며 상기 매립절연막 패턴(512a)은 HDP에 의한 실리콘 산화막이다. 따라서, 상기 돌출부 하드마스크 패턴(508′)의 제거와 상기 매립절연막 패턴(512b)의 상부를 리세스 시키는 것은 별도의 식각액을 사용한 습식식각을 적용하여 수행할 수 도 있다. 그러나, 실리콘 질화막 및 실리콘 산화막에 대하여 적절한 선택성을 갖는 식각액을 사용하여 상기 돌출부 하드마스크패턴(508′)의 제거와 상기 매립절연막 패턴(512b)의 리세스를 동시에 수행하는 것이 매우 바람직하다. 한편, 상술한 바와 같이 측벽 산화막(514) 및 라이너 절연막(516)을 형성한 경우에는 상기 리세스된 주변부(P)의 반도체기판 표면 위로 노출된 상기 측벽 산화막(514) 및 라이너 절연막(516)의 상부도 이과정에서 함께 식각된다. 또한, 상기 매립 절연막 패턴(512a)은 적어도 후속의 문턱전압 조절을 위한 불순물 이온주입공정시 상기 돌출부(518)의 측벽에 경사(tilt)이온주입 공정이 가능할 정도로 리세스되는 것이 바람직하다.
도 2 및 도 11을 참조하면, 상기 돌출부 하드마스크 패턴(508′)을 제거하고 상기 소자분리 트렌치(506) 내에 소자분리막(512c)을 형성한 후에 먼저, 통상의 방법으로 문턱전압 조절을 위한 불순물이온 주입공정을 수행한다. 이어서, 상기 활성영역(504) 상에 게이트 절연막(520)을 형성한다. 상기 게이트 절연막(520)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(520)을 갖는 상기 반도체기판 (500)상의 전면에 콘포말한 도전막을 형성한다. 상기 도전막은 폴리실리콘 막으로 형성할 수 있다. 다음으로, 상기 도전막을 패터닝하여 상기 활성영역(504)의 상부를 가로지르는 게이트 전극(522)을 형성한다. 더욱 상세하게는 상기 게이트 전극(522)은 상기 돌출부(518)와 직교하는 방향으로 상기 활성영역 (504)의 상부를 가로지르도록 형성된다. 그 결과 본 발명의 실시예에 의한 상기 모스 트랜지스터는 상기 돌출부(518)의 상부면의 폭, 상기 돌출부의 양측벽의 높이 및 상기 돌출부 양옆의 상기 활성영역의 반도체기판 표면의 폭에 대응하는 채널 폭을 갖는다.
다음으로, 상기 게이트 전극(522)을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온을 주입하여 상기 게이트 전극(522) 양옆의 상기 활성영역 (504) 내에 소스/드레인 영역(504b)을 형성한다. 또한, 상기 소스/드레인 영역 (504b)사이에 개재되고 상기 게이트 전극(522)과 중첩하는 채널영역(504a)이 한정된다.
상술한 바와 같이 본 발명에 의하면 트랜지스터의 활성영역 내에 배치된 돌출부로 인하여 채널폭이 증가하게 된다. 그 결과 상기 트랜지스터의 채널을 통과하는 구동전류를 증가시킬 수 있게되어 상기 트랜지스터의 동작속도를 향상시킬 수 있게 된다. 또한, 포토리소그래피 공정을 추가하지 않고 트랜지스터의 활성영역 내에 돌출부를 형성함으로써 공정비용을 절감할 수 있게되고 단순한 공정에 의하여 상기 확장된 채널 폭을 갖는 트랜지스터를 제조할 수 있게 된다.

Claims (25)

  1. 반도체기판 내에 배치되어 활성영역을 한정하는 소자분리막;
    상기 활성영역의 중심부로부터 상부로 연장됨과 아울러서 상기 활성영역의 가장자리로부터 이격된 돌출부;
    상기 돌출부와 교차하는 방향으로 상기 활성영역 상부를 가로지르는 게이트 전극; 및
    상기 게이트 전극 양측의 상기 활성영역 및 상기 돌출부 내에 배치되어 채널 영역을 한정하는 소스/드레인 영역들을 포함하는 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    적어도 상기 활성영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 더 포함하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 소자분리막은 HDP 산화막인 것을 특징으로 하는 트랜지스터.
  6. 제 1 항에 있어서,
    상기 소자분리막 및 상기 반도체기판 사이에 상기 반도체기판으로 부터 차례로 개재된 측벽 산화막 및 라이너 절연막을 더 포함하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 라이너 절연막은 실리콘 질화막인 것을 특징으로 하는 트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 전극은 폴리 실리콘인 것을 특징으로 하는 트랜지스터.
  9. 반도체기판 내에 활성영역을 한정하는 소자분리 트렌치 및 상기 활성영역 상에 잔존하는 소자분리 하드마스크 패턴을 형성하고,
    상기 소자분리 하드마스크 패턴을 등방성 식각하여 상기 활성영역의 주변부 를 노출시키고 동시에 상기 활성영역의 중심부 상에 잔존하는 돌출부 하드마스크 패턴 및 상기 소자분리 트렌치 상부에 상기 돌출부 하드마스크 패턴에 의하여 한정된 확장 개구부를 형성하고,
    상기 소자분리 트렌치 및 상기 확장 개구부를 채우는 매립 절연막을 형성하고,
    상기 확장 개구부의 상기 매립 절연막을 제거하여 상기 활성영역의 주변부를 노출시키는 동시에 상기 소자분리 트렌치 내에 잔존하는 매립 절연막 패턴을 형성하고,
    상기 매립 절연막 패턴 및 상기 돌출부 하드마스크 패턴을 식각마스크로 사용하여 상기 노출된 활성영역의 주변부를 이방성식각하여 상기 활성영역에 상기 돌출부 하드마스크 패턴에 자기정렬된 돌출부를 형성하고,
    상기 돌출부 하드마스크 패턴의 전부 및 상기 매립절연막 패턴의 상부를 제거하고,
    상기 활성영역의 상부를 가로지르는 게이트 전극을 형성하되, 상기 게이트 전극은 상기 돌출부의 상부를 가로지르도록 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  10. 제 9 항에 있어서,
    상기 소자분리 트렌치 및 소자분리 하드마스크 패턴을 형성하는 것은
    반도체기판 상의 전면에 하드마스크 막을 형성하고,
    상기 하드마스크막 상에 소정영역의 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크막을 식각하고 연속하여 상기 반도체기판을 소정깊이 식각하여 상기 반도체기판 내에 소자분리 트렌치를 형성하고,
    상기 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  11. 제 9 항에 있어서,
    상기 소자분리 하드마스크 패턴은 실리콘 질화막인 것을 특징으로 하는 트랜지스터 제조방법.
  12. 제 9 항에 있어서,
    상기 매립 절연막을 형성하는 것은
    상기 소자분리 트렌치 및 상기 확장개구부를 갖는 상기 반도체기판 상의 전면에 상기 소자분리 트렌치 및 상기 확장개구부를 채우도록 절연막을 형성하고,
    상기 돌출부 하드마스크 패턴이 노출되도록 상기 절연막을 평탄화 시키는 것을 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  13. 제 12 항에 있어서,
    상기 절연막을 평탄화 시키는 것은 CMP법을 적용하여 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  14. 제 9 항에 있어서,
    상기 매립 절연막은 HDP 산화막인 것을 특징으로 하는 트랜지스터 제조방법.
  15. 제 9 항에 있어서,
    상기 확장개구부의 상기 매립 절연막을 제거하는 것은 습식식각을 적용하여 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  16. 제 9 항에 있어서,
    상기 돌출부 하드마스크 패턴의 전부 및 상기 매립 절연막 패턴의 상부를 제거하는 것은 별도의 식각액을 사용하여 각각 습식식각하는 것을 특징으로 하는 트랜지스터 제조방법.
  17. 제 9 항에 있어서,
    상기 돌출부 하드마스크 패턴의 전부 및 매립 절연막 패턴의 상부를 제거하는 것은 상기 돌출부 하드마스크 패턴 및 매립 절연막 패턴에 대하여 선택성을 갖는 식각액을 사용하여 동시에 습식식각하는 것을 특징으로 하는 트랜지스터 제조방법.
  18. 제 9 항에 있어서,
    상기 게이트 전극을 형성하는 것은
    상기 돌출부를 갖는 반도체기판 상에 게이트 절연막 및 도전막을 차례로 콘포말하게 형성하고,
    상기 도전막을 패터닝하는 것을 특징으로 하는 트랜지스터 제조방법.
  19. 제 9 항에 있어서,
    상기 게이트 전극은 폴리 실리콘으로 형성하는 것을 특징으로 하는 트랜지스터 제조방 법.
  20. 제 9 항에 있어서,
    상기 게이트 전극을 형성한 후에 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온을 주입하여 상기 게이트 전극 양옆의 상기 활성영역 내에 소스/드레인 영역을 형성하고 상기 소스/드레인 영역 사이에 개재된 채널영역을 한정하는 것을 더 포함하는 트랜지스터 제조방법.
  21. 제 9 항에 있어서,
    상기 돌출부 하드 마스크 패턴 및 상기 확장 개구부를 형성한 후에 적어도 상기 소자분리 트렌치의 내측 표면 및 상기 활성영역의 주변부 상에 측벽 산화막 및 라이너 절연막을 차례로 콘포말하게 형성하는 것을 더 포함하는 트랜지스터 제조방법.
  22. 제 21 항에 있어서,
    상기 라이너 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  23. 제 21 항에 있어서,
    상기 활성영역의 주변부를 노출시키는 것은 상기 확장 개구부의 상기 매립 절연막을 제거한 후에 상기 활성영역의 주변부 상의 상기 라이너 절연막 및 상기 측벽 산화막을 차례로 제거하는 것을 더 포함하는 트랜지스터 제조방법.
  24. 제 23 항에 있어서,
    상기 라이너 절연막 및 상기 측벽 산화막을 차례로 제거하는 것은 습식식각을 적용하여 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  25. 제 21 항에 있어서,
    상기 돌출부 하드마스크 패턴 및 상기 매립 절연막의 상부를 제거하는 것은 상기 돌출부 형성을 위한 이방성식각 과정에서 노출된 부분의 상기 라이너 절연막 및 측벽 산화막을 제거하는 것을 더 포함하는 트랜지스터 제조방법.
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