KR100557658B1 - Method for forming isolation layer of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 자세하게는 STI 소자분리막 형성시 개구부 상부 모서리를 라운딩하여 게이트 산화막의 두께가 얇아지는 현상을 방지할 수 있는 소자분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a device isolation film formation method capable of preventing the thickness of the gate oxide film from thinning by rounding an upper edge of an opening when forming an STI device isolation film.
본 발명의 상기 목적은 질화막과 패드 산화막 및 실리콘 웨이퍼의 소정 부분을 식각하여 개구부를 형성한 후 상기 질화막과 패드 산화막을 풀백하고 산소(O2)는 포함하지 않으면서 염소(Cl)가 포함된 가스로 상기 개구부 상부 모서리를 식각하여 라운딩하는 것을 포함하는 반도체 소자의 소자분리막 형성 방법에 의해 달성된다.The object of the present invention is to form an opening by etching a portion of the nitride film, the pad oxide film and the silicon wafer, and then pull back the nitride film and the pad oxide film and include chlorine (Cl) without containing oxygen (O 2 ). It is achieved by a method of forming a device isolation film of a semiconductor device comprising etching and rounding the upper edge of the opening.
따라서, 본 발명의 반도체 소자의 소자분리막 형성 방법은 STI 형성시 개구부 상부 모서리를 효과적으로 라운딩함으로써 액티브 영역의 상부 모서리에서 게이트 산화막이 얇아지는 현상(gate oxide thinning)을 방지하고 전계의 집중에 의한 누설전류의 증가를 방지할 수 있다.Therefore, the device isolation film forming method of the semiconductor device of the present invention effectively rounds the upper edge of the opening when forming the STI to prevent the gate oxide thinning at the upper edge of the active region and leakage current due to the concentration of the electric field Can be prevented from increasing.
STI, 개구부 상부 모서리 라운딩, Gate oxide thinning, 염소가 포함된 가스STI, opening top corner rounding, gate oxide thinning, gas with chlorine
Description
도 1a 내지 도 1g는 종래의 STI 공정에 의한 소자분리막 형성 공정 단면도.1A to 1G are cross-sectional views of a device isolation film forming process by a conventional STI process.
도 2a 내지 도 2i는 본 발명에 의한 반도체 소자의 소자분리막 형성 공정 단면도.2A to 2I are cross-sectional views of a device isolation film forming process of a semiconductor device according to the present invention;
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 자세하게는 STI 소자분리막 형성시 개구부 상부 모서리를 라운딩하여 게이트 산화막의 두께가 얇아지는 현상을 방지할 수 있는 소자분리막 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a device isolation film formation method capable of preventing the thickness of the gate oxide film from thinning by rounding an upper edge of an opening when forming an STI device isolation film.
반도체 소자의 집적도가 향상됨에 따라 LOCOS(LOCal Oxidation of Silicon) 공정 대신 액티브 영역의 면적을 넓힐 수 있는 STI(Shallow Trench Isolation) 공정을 사용하여 반도체 소자의 소자분리막을 형성하고 있다.As the degree of integration of semiconductor devices is improved, device isolation layers of semiconductor devices are formed using a shallow trench isolation (STI) process, which can increase the area of the active region instead of the LOCOS (LOCal Oxidation of Silicon) process.
STI 공정은 실리콘 웨이퍼를 선택적으로 식각하여 개구부를 형성한 후 그 개 구부를 절연막으로 메우는 방법이다.The STI process is a method of selectively etching a silicon wafer to form an opening, and then filling the opening with an insulating layer.
도 1a 내지 도 1g는 종래의 STI 공정에 의한 소자분리막 형성 공정 단면도이다.1A to 1G are cross-sectional views of a device isolation film forming process by a conventional STI process.
먼저, 도 1a에 도시한 바와 같이, 실리콘 웨이퍼(100) 위에 패드 산화막(pad oxide, 102)과 질화막(104)을 순차적으로 적층한다. 상기 질화막(104)은 후속하는 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP) 공정시 연마 저지막으로서의 역할을 하게 된다.First, as illustrated in FIG. 1A, a
다음, 도 1b에 도시한 바와 같이, 질화막(104), 패드 산화막(102) 및 실리콘 웨이퍼(100)의 소정 영역을 식각하여 개구부(130)를 형성한다.Next, as shown in FIG. 1B, a predetermined region of the
다음, 도 1c에 도시한 바와 같이, 개구부(130)에 인접한 질화막의 일부(104a)를 식각하는 풀백(pull back) 공정을 진행한다. 일반적으로 상기 풀백 공정은 웨이퍼를 인산 용액에 침지하는 방법을 통해 수행된다.Next, as shown in FIG. 1C, a pull back process of etching a
다음, 도 1d에 도시한 바와 같이, 염소(Cl)를 포함하는 가스를 산소와 함께 흘려주어 실리콘 웨이퍼를 산화시켜 STI 라이너(liner)막(106)을 형성한다.Next, as shown in FIG. 1D, a gas containing chlorine (Cl) is flowed with oxygen to oxidize the silicon wafer to form an
다음, 화학기상증착(Chemical Vapor Deposition, 이하 CVD)법을 통해 산화막(108)을 증착하여 갭필(gap fill)한 후 1000℃ 이상의 고온에서 치밀화한다. 이후, 도 1e에 도시한 바와 같이, 상기 산화막(108)을 CMP 공정으로 평탄화한다.Next, an
다음, 상기 질화막(104) 및 패드 산화막(102)을 제거하여, 도 1f에 도시한 바와 같이, 소자분리막(108a)을 완성한다.Next, the
이후, 공지의 반도체 제조 공정을 통해 게이트 산화막, 소스/드레인 및 게이 트 전극 등을 형성한다.Thereafter, a gate oxide film, a source / drain, a gate electrode, and the like are formed through a known semiconductor manufacturing process.
그러나 상기와 같은 공정을 거쳐 완성된 STI 소자분리막은, 도 1g에 도시한 바와 같이, 트렌치 상부 모서리, 즉 액티브 영역의 상부 모서리(150)가 뽀족한 형태를 취하고 있어 이 부분에 전계가 집중되어 반도체 소자의 전기적 특성을 열화시킨다. 특히, 이후 형성되는 게이트 산화막(110)이 이 부분에서 얇아지는 현상(gate oxide thinning)이 발생하여 게이트 산화막의 항복전압(breakdown voltage)이 낮아지고 누설전류가 증가하는 문제가 발생하고 있다.However, as shown in FIG. 1G, the STI device isolation film completed through the above process has a shape in which the upper edge of the trench, that is, the
이러한 문제를 해결하기 위해 대한민국 공개특허공보 제2004-0001469호와 대한민국 공개특허공보 제2004-0038117호는 패드 산화막을 불산 용액으로 풀백하는 공정을 제안하고 있다. 그러나 이러한 방법은 각화 현상이 발생하는 개구부 상부 모서리의 실리콘 웨이퍼를 식각하는 방법이 아닌 패드 산화막을 식각하는 방법으로서 간접적으로 각화 현상을 방지하고 있어 그 효과에 한계가 있다.In order to solve this problem, Korean Patent Laid-Open Publication No. 2004-0001469 and Korean Patent Laid-Open Publication No. 2004-0038117 propose a process of pulling back a pad oxide film with a hydrofluoric acid solution. However, this method is not a method of etching the silicon wafer at the upper edge of the opening where the keratinization phenomenon occurs, but a method of etching the pad oxide film indirectly, which prevents the keratinization indirectly.
이와는 달리 개구부 상부 모서리의 실리콘을 직접 식각하여 다수개의 계단 형상으로 형성하는 방법이 대한민국 등록특허공보 제10-0416795호에 개시되어 있다. 그러나 다수개의 계단 형상으로 형성하는 공정이 복잡하여 그 실질적인 응용에는 한계가 있으며 계단의 끝부분에 여전히 전계가 집중될 수 있다.On the contrary, a method of directly etching silicon of an upper edge of an opening to form a plurality of step shapes is disclosed in Korean Patent Publication No. 10-0416795. However, the process of forming a plurality of staircases is complicated and its practical application is limited, and the electric field may still be concentrated at the end of the staircase.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, STI 소자분리막 형성시 간단한 공정으로 개구부 상부 모서리를 라운딩함으로써 게이트 산화막의 두께가 얇아지는 현상을 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 소자분리막 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, by improving the electrical characteristics of the semiconductor device by preventing the thickness of the gate oxide film is thinned by rounding the upper edge of the opening in a simple process when forming the STI device isolation film It is an object of the present invention to provide a method for forming a device isolation film that can be made.
본 발명의 상기 목적은 반도체 소자의 소자분리막 형성 방법에 있어서, 실리콘 웨이퍼 위에 패드 산화막과 질화막을 형성하는 단계; 상기 질화막과 패드 산화막 및 실리콘 웨이퍼의 소정 부분을 식각하여 개구부를 형성하는 단계; 상기 질화막과 패드 산화막을 풀백하는 단계; 산소(O2)는 포함하지 않으면서 염소(Cl)가 포함된 가스로 상기 개구부 상부 모서리를 식각하여 라운딩하는 단계; 산소와 염소가 포함된 가스로 상기 개구부에 라이너 산화막을 형성하는 단계; 및 상기 개구부를 갭필하는 산화막을 형성하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법에 의해 달성된다.The object of the present invention is to provide a device isolation film forming method of a semiconductor device, comprising: forming a pad oxide film and a nitride film on a silicon wafer; Etching the nitride layer, the pad oxide layer, and a predetermined portion of the silicon wafer to form an opening; Pulling back the nitride film and the pad oxide film; Etching and rounding the upper edge of the opening with a gas containing chlorine without containing oxygen (O 2 ); Forming a liner oxide film in the opening with a gas containing oxygen and chlorine; And forming and patterning an oxide film that gap-fills the opening.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2i는 본 발명에 의한 소자분리막 형성 공정 단면도이다.2A to 2I are cross-sectional views of a device isolation film forming process according to the present invention.
먼저, 도 2a에 도시한 바와 같이, 실리콘 웨이퍼(200) 위에 패드 산화막(202)과 질화막(204)을 순차적으로 적층한다. 상기 패드 산화막은 CVD 공정 또는 열산화 공정에 의해 형성할 수 있으나 열산화 공정이 바람직하며 수nm 내지 수십nm 로 형성한다. 상기 질화막(204)의 형성은 LPCVD(Low Pressure CVD)와 같은 CVD 공정을 통해 형성하며 수십nm 내지 수백nm 정도 형성한다.First, as shown in FIG. 2A, the
다음, 포토레지스트를 도포하고 노광 및 현상 공정을 거쳐 STI가 형성될 영역의 포토레지스트를 남긴(도시하지 않음) 후, 도 2b에 도시한 바와 같이, 질화막(204), 패드 산화막(202) 및 실리콘 웨이퍼(200)의 소정 영역을 식각하여 개구부(230)를 형성한다. 이후 상기 포토레지스트를 제거한다.Next, after the photoresist is applied and the photoresist of the region where the STI is to be formed (not shown) is subjected to an exposure and development process, as shown in FIG. 2B, the
다음, 도 2c에 도시한 바와 같이, 개구부(230)에 인접한 질화막의 일부(204a)를 식각하여 제거한다. 상기 일부 질화막의 제거는 웨이퍼(200)를 인산(H3PO4) 용액에 침지하는 방법을 통해 수행할 수 있다.Next, as shown in FIG. 2C, a
다음, 도 2d에 도시한 바와 같이, 개구부(230)에 인접한 패드 산화막의 일부(202a)를 습식식각으로 제거한다. 상기 패드 산화막의 일부(202a)를 제거하는 방법으로는 불산(HF) 용액을 사용할 수 있으나 그 제한이 있는 것은 아니다.Next, as shown in FIG. 2D, a
다음, 도 2e에 도시한 바와 같이, 산소(O2)는 포함하지 않으면서 염소(Cl)가 포함된 가스를 고온에서 플로우시킴으로써 상기 개구부(230) 상부 모서리를 식각하여 라운딩(rounding)한다. 이때 온도를 700℃ 이상의 적정 온도를 유지함으로써 염소를 포함한 가스의 식각 성능을 적절히 조절하도록 한다. 상기 염소가 포함된 가스는 염화수소(HCl) 등이 사용될 수 있다.Next, as shown in FIG. 2E, the upper edge of the
또한 가스 상태의 소스로부터 플로우(flow)시킬 수도 있으며 액체 상태의 소스에 질소(N2) 가스를 플로우시켜 생성된 액적(droplet)을 사용하는 것도 가능하다. 아울러 매엽식 장치에서 수행하는 것도 가능하며 배치(batch)식 장치에서 한꺼번에 수 내지 수십장의 웨이퍼를 처리하는 것도 가능하다.It is also possible to flow from a gaseous source and to use a droplet generated by flowing nitrogen (N 2 ) gas into a liquid source. It is also possible to carry out in a sheet type device and to process several to several dozen wafers at once in a batch type device.
다음, 도 2f에 도시한 바와 같이, STI 라이너막(206)을 형성한다. 상기 STI 라이너막(206)은 산소(O2)와 염소를 포함하는 가스를 플로우시켜 실리콘을 열산화시킨다. Next, as shown in FIG. 2F, an STI
예를 들어, 산소에 염화수소가 소량 섞인 가스를 850℃ 이상의 온도를 유지해 줌으로써 10 내지 30nm의 STI 라이너막을 형성할 수 있다.For example, a STI liner film of 10 to 30 nm can be formed by maintaining a temperature of 850 ° C. or more in a gas in which oxygen is mixed with a small amount of hydrogen chloride.
다음, APCVD(Atmospheric Pressure CVD), HDP(High Density Plasma)-CVD, LPCVD 등의 CVD 공정을 통해 USG(Undoped Silica Glass), O3-TEOS(Tetra Ethyl Ortho Silicate) USG와 같은 산화막을 증착하여 갭필(gap fill)한 후 1000℃ 이상의 고온에서 치밀화한다. 이후, 도 2g에 도시한 바와 같이, 산화막(208)을 CMP 공정으로 평탄화한다.Next, an oxide film such as USG (Undoped Silica Glass) and O 3 -TEOS (Tetra Ethyl Ortho Silicate) USG is deposited by CVD processes such as APCVD (Atmospheric Pressure CVD), HDP (High Density Plasma) -CVD, and LPCVD. After filling (gap fill) and densified at high temperature over 1000 ℃. Thereafter, as shown in FIG. 2G, the
다음 상기 질화막(204) 및 패드 산화막(202)을 제거하여, 도 2h에 도시한 바와 같이, STI 소자분리막(208a)을 완성한다.Next, the
이후, 공지의 반도체 제조 공정을 통해 게이트 산화막, 소스/드레인 및 게이트 전극 등을 형성한다.Thereafter, a gate oxide film, a source / drain, a gate electrode, and the like are formed through a known semiconductor manufacturing process.
도 2i는 게이트 산화막(210)을 형성한 후를 나타낸 단면도이다. 앞에서 설명한 바와 같이, 염소를 포함하는 가스로 식각하는 간단한 공정에 의해 개구부 상부 모서리(250)를 라운딩하였기 때문에 이 부분에서 게이트 산화막(210)이 얇아지는 현상을 줄이거나 없앨 수 있다. 따라서 STI 상부 모서리, 즉 액티브 영역의 상부 모서리(250)에 전계가 집중되는 현상을 막을 수 있으며 게이트 산화막 품질을 향상시킨다. 아울러 트랜지스터의 누설전류를 감소시키고 역 좁은채널 효과(reverse narrow channel effect)를 감소시킬 수 있다.2I is a cross-sectional view illustrating the
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 반도체 소자의 소자분리막 형성 방법은 STI 형성시 개구부 상부 모서리를 효과적으로 라운딩함으로써 액티브 영역의 상부 모서리에서 게이트 산화막이 얇아지는 현상(gate oxide thinning)을 방지하고 전계의 집중에 의한 누설전류의 증가를 방지할 수 있다.Therefore, the device isolation film forming method of the semiconductor device of the present invention effectively rounds the upper edge of the opening when forming the STI to prevent the gate oxide thinning at the upper edge of the active region (leakage current due to the concentration of the electric field) Can be prevented from increasing.
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5843226A (en) | 1996-07-16 | 1998-12-01 | Applied Materials, Inc. | Etch process for single crystal silicon |
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