KR100555488B1 - Method for controlling a Threshold Voltage by irradiating a E-beam in MOSFET - Google Patents
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Abstract
전자빔을 이용한 모스 트랜지스터(MOSFET)의 문턱전압 조절방법에 관해 개시한다. 본 발명에서는 문턱전압 조절을 위한 이온주입을 진행한 반도체 기판에 전자빔을 조사함으로써 불순물의 분포가 반도체 기판 표면에 집중되도록 함으로써 반도체 소자에서 트랜지스터의 전류구동능력을 향상시키고, 문턱전압 롤-오프(roll-off) 현상을 개선하고, 트랜지스터에서 문턱전압의 분포가 불균일해지는 문제를 개선한다.A threshold voltage adjusting method of a MOS transistor using an electron beam is disclosed. The present invention improves the current driving capability of the transistor in the semiconductor device by irradiating an electron beam to the semiconductor substrate subjected to ion implantation for adjusting the threshold voltage, thereby concentrating the distribution of impurities on the surface of the semiconductor substrate, and rolling the threshold voltage roll-off. -off) and improve the problem of uneven distribution of threshold voltage in the transistor.
Description
도 1 내지 3은 본 발명에 의한 모스 트랜지스터의 문턱전압 조절방법을 설명하기 위해 도시한 공정의 단면도이다.1 to 3 are cross-sectional views illustrating a process for adjusting the threshold voltage of a MOS transistor according to the present invention.
도 4는 전자빔을 조사하였을 때, MOSFET의 채널에서 불순물의 재분포 상태를 설명하기 위해 도시한 그래프이다.4 is a graph illustrating the redistribution state of impurities in the channel of the MOSFET when the electron beam is irradiated.
도 5 및 도 6은 N-MOS에서 문턱전압의 롤-오프 현상에 대한 개선 정도와, 문턱전압이 불균일해지는 문제의 개선 정도를 설명하기 위해 도시한 그래프이다.5 and 6 are graphs for explaining the degree of improvement for the roll-off phenomenon of the threshold voltage in the N-MOS and the degree of improvement of the problem that the threshold voltage is uneven.
도 7 및 도 8은 P-MOS에서 문턱전압의 롤-오프 현상에 대한 개선 정도와, 문턱전압이 불균일해지는 문제의 개선 정도를 설명하기 위해 도시한 그래프이다.7 and 8 are graphs for explaining the improvement degree of the roll-off phenomenon of the threshold voltage in the P-MOS and the improvement degree of the problem that the threshold voltage is uneven.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체 기판, 102: 소자분리막,100: semiconductor substrate, 102: device isolation film,
104: 불순물의 농도가 높아진 영역, 106: 실리콘층.104: region where the concentration of impurities is high, 106: silicon layer.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 이온주 입 및 전자빔 조사에 의한 문턱전압의 조절방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for adjusting the threshold voltage by ion implantation and electron beam irradiation.
모스트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)의 고속화(high speed) 요구를 만족시키기 위하여 게이트 크기(gate length)가 0.25㎛ 이하 트랜지스터의 개발이 이루어지고 있다. 그러나 일반적으로 작은 게이트 크기의 트랜지스터에서는 드레인 전류가 증가되지만 문턱전압(Vt: Threshold Voltage)이 급격히 작아지는 문턱전압 롤-오프(Vt roll-off) 현상이 발생하고, 문턱전압의 분포가 불균일하게 넓어지는 문제점이 있다. In order to satisfy the high speed requirement of a metal oxide semiconductor field effect transistor (MOSFET), a transistor having a gate length of 0.25 μm or less is being developed. In general, however, a transistor having a small gate size increases the drain current, but a threshold voltage roll-off phenomenon occurs in which the threshold voltage (Vt) rapidly decreases, and the distribution of the threshold voltage is unevenly wide. There is a problem losing.
문턱전압의 분포가 넓어지는 원인은 작은 크기를 갖는 트랜지스터일수록 게이트 패턴의 크기 변이(gate length variation)가 심해지는데, 문턱전압의 롤-오프의 정도가 심해지는 작은 크기의 트랜지스터에서는 결국 문턱전압의 롤-오프 문제가 문턱전압의 분포가 커지는 원인으로 작용하게 된다. 그러므로 트랜지스터의 균일한 특성을 확보하기 위해서는 문턱전압의 분포가 균일할수록 좋으므로 문턱전압의 롤-오프 현상을 개선하는 것이 바람직하다.The reason for the wide distribution of threshold voltages is that the gate length variation of the gate pattern increases as a transistor having a small size increases. In a transistor of a small size in which the degree of roll-off of the threshold voltage increases, a roll of the threshold voltage eventually occurs. The -off problem causes a large distribution of threshold voltages. Therefore, in order to ensure uniform characteristics of the transistor, the more uniform the distribution of the threshold voltage is, the better it is desirable to improve the roll-off phenomenon of the threshold voltage.
특히 전류 구동 능력(current drive ability)을 개선하기 위하여 게이트 채널 영역 위에 실리콘층, 즉 단결정 성장에 의한 실리콘층을 형성하는데, 이때에는 문턱전압이 더욱 작아지기 때문에 실리콘층 바로 밑에 돌출된(abrupt) 형태의 채널 불순물 프로파일(channel dopant profile)을 형성시키는 것이 반도체 소자의 특성을 향상하기 위하여 절실한 실정이다.In particular, in order to improve the current drive ability, a silicon layer, that is, a silicon layer formed by single crystal growth, is formed on the gate channel region. In this case, since the threshold voltage becomes smaller, it protrudes directly below the silicon layer. Forming a channel dopant profile of is urgently needed to improve the characteristics of the semiconductor device.
본 발명이 이루고자 하는 기술적 과제는 모스 트랜지스터(MOSFET)의 채널영 역에 전자빔을 조사하여 불순물의 프로파일이 채널이 형성되는 반도체 기판의 표면쪽에서 더욱 돌출(abrupt)되도록 개선함으로써 전류구동능력을 개선하고, 문턱전압의 롤-오프 현상을 개선하고, 문턱전압의 분포가 불균일해지는 문제를 방지할 수 있는 전자빔을 이용한 모스 트랜지스터(MOSFET)의 문턱전압 조절방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to improve the current driving ability by irradiating the electron beam to the channel region of the MOSFET to improve the profile of the impurity to further protrude from the surface side of the semiconductor substrate on which the channel is formed, The present invention provides a method of controlling a threshold voltage of a MOSFET using an electron beam to improve a roll-off phenomenon of a threshold voltage and to prevent a problem of uneven distribution of threshold voltages.
상기 기술적 과제를 달성하기 위하여 본 발명은, 소자분리막 및 웰이 형성되어 있는 반도체 기판에 문턱전압 조절을 위한 이온주입을 진행하는 공정과, 상기 반도체 기판에 전자빔을 조사하는 공정과, 상기 반도체 기판의 활성영역에 실리콘층을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막을 형성하는 공정을 구비하는 것을 특징으로 하는 전자빔을 이용한 모스 트랜지스터(MOSFET)의 문턱전압 조절방법을 제공한다.In order to achieve the above technical problem, the present invention, the process of performing ion implantation for adjusting the threshold voltage to the semiconductor substrate, the device isolation film and the well is formed, the step of irradiating an electron beam to the semiconductor substrate, A method of controlling the threshold voltage of a MOS transistor using an electron beam, the method comprising forming a silicon layer in an active region and forming a gate oxide film on the semiconductor substrate.
본 발명의 바람직한 실시예에 의하면, 상기 전자빔을 조사하는 공정 후에 급속 열처리 공정(RTA) 또는 확산로(Furnace)에서 열처리하는 공정을 더 진행하는 것이 적합하고, 상기 실리콘층은 실리콘 단결정 성장(Epitactial growth)에 의해 형성된 막인 것이 적합하다.According to a preferred embodiment of the present invention, after the step of irradiating the electron beam, it is suitable to further proceed the heat treatment in a rapid heat treatment (RTA) or diffusion furnace (Furnace), the silicon layer is silicon single crystal growth (Epitactial growth) It is suitable that it is a film formed by).
본 발명에 따르면, 모스 트랜지스터에 있어서, ① 문턱전압의 롤-오프 현상을 억제하고, ② 문턱전압의 분포(Vt distribution)가 불균일해 지는 문제를 개선할 수 있다.According to the present invention, in the MOS transistor, (1) the roll-off phenomenon of the threshold voltage can be suppressed, and (2) the problem of uneven distribution of the threshold voltage (Vt distribution) can be improved.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 3은 본 발명에 의한 모스 트랜지스터의 문턱전압 조절방법을 설명하기 위해 도시한 공정의 단면도이다.1 to 3 are cross-sectional views illustrating a process for adjusting the threshold voltage of a MOS transistor according to the present invention.
도 1을 참조하면, 반도체 기판(100)에 로코스(LOCOS)에 의한 소자분리막(102)을 형성하고, CMOS의 경우 P-웰(well, 미도시) 및 N-웰(well, 미도시)을 각각 형성한다. 이어서, 문턱전압(Threshold voltage) 조절 및 펀치쓰루(punch through) 방지를 위한 이온주입 공정을 진행한다. 이러한 이온주입은 붕소(boron) 또는 인(Phosphorus) 또는 비소(Arsenic)을 1E12∼1E14/㎠의 도즈(dose), 이온주입 에너지가 1∼100KeV로 이온주입하여 불순물이 이온주입된 깊이가 100∼5000Å이 되도록 한다.Referring to FIG. 1, an
도 2를 참고하면, 상기 이온주입이 진행된 반도체 기판(100)에 전자빔을 조사(E-Beam irradiation)하여, 상기 이온주입된 불순물이 채널이 형성될 반도체 기판(100) 표면에서 더욱 높아지도록 돌출된 형상의 불순물 영역(104)을 형성한다. 이러한 전자빔의 조사조건은 아르곤(Ar)이나 헬륨(He)과 같은 불활성가스의 분위기에서 조사 에너지를 0.5∼50KeV의 범위로 조사하는 것이 적합하다.Referring to FIG. 2, the ion implanted
이어서, 상기 전자빔이 조사된 반도체 기판(100)에 대하여 900∼1100℃의 온도로 급속열처리(RTA: Rapid Therm Annealing)를 진행하거나, 800∼900℃의 온도범위로 확산로(Furnace) 열처리를 수행하여 이온주입된 불순물의 상태를 재결정화시켜 안정시킨다. 따라서, 이온주입된 불순물의 일부는 상기 전자빔 조사와 연속된 열처리 공정에 의하여 채널이 형성될 반도체 기판의 표면에서 불순물의 농도가 높 아진 영역(104)을 형성한다.Subsequently, rapid thermal annealing (RTA) is performed on the
도 3을 참조하면, 상기 결과물에 실리콘층(106), 예컨대 실리콘 단결정 성장에 의한 에피층(Epi layer)을 형성한다. 이는 화학기상증착(CVD)에 의한 막질로 변경이 가능함은 물론이다. 이어서 게이트 산화막(미도시)을 형성하고 통상의 공정을 이용하여 게이트 패턴을 형성한다.Referring to FIG. 3, an epitaxial layer is formed on the
도 4는 전자빔을 조사하였을 때, MOSFET의 채널에서 불순물의 재분포 상태를 설명하기 위해 도시한 그래프이다.4 is a graph illustrating the redistribution state of impurities in the channel of the MOSFET when the electron beam is irradiated.
도 4를 참조하면, X축은 채널의 깊이(㎛)를 나타내며, Y축은 인(Phosphorus)의 농도(Atoms/㎤)를 각각 나타낸다. 이온주입된 조건은 인(phosphorous) 이온이 1E13/㎠ 도즈(does), 135KeV로 이온주입된 후, 900℃의 온도에서 25분간 열처리가 수행된 경우이다. 이때, 5KeV의 에너지로 전자빔을 조사하고 750℃의 온도에서 1시간동안 열처리 된 경우가 전자빔을 조사하지 않은 경우보다 채널 표면에서 불순물 이온이 더 돌출된 형상(abrupt)으로 분포된 것을 확인할 수 있다.Referring to FIG. 4, the X axis represents the depth of the channel (μm) and the Y axis represents the concentration of phosphorus (Atoms / cm 3), respectively. The ion implanted condition is a case where phosphorous ions are implanted at 1E13 / cm 2 dose, 135 KeV and then heat treated at a temperature of 900 ° C. for 25 minutes. In this case, it can be seen that when the electron beam is irradiated with energy of 5 KeV and heat treated at a temperature of 750 ° C. for 1 hour, impurity ions are distributed more protruding on the channel surface than when the electron beam is not irradiated.
도 5 및 도 6은 N-MOS에서 문턱전압의 롤-오프 현상에 대한 개선 정도와, 문턱전압이 불균일해지는 문제의 개선 정도를 설명하기 위해 도시한 그래프이다.5 and 6 are graphs for explaining the degree of improvement for the roll-off phenomenon of the threshold voltage in the N-MOS and the degree of improvement of the problem that the threshold voltage is uneven.
도 5를 참조하면, 문턱전압에서 롤-오프 현상이 개선되는 정도를 비교하기 위하여 도시한 그래프로서 X축은 채널의 크기(㎛)를 나타내며, Y축은 N-모스의 문턱전압(V)을 각각 나타낸다. 본 발명과 같이 전자빔을 조사한 경우의 문턱접압의 변화폭은 △0.12V인데 반하여, 전자빔을 조사하지 않은 경우에는 문턱전압의 변화폭이 △0.19로 높은 것을 확인할 수 있다.Referring to FIG. 5, a graph is shown to compare the degree of improvement of the roll-off phenomenon at the threshold voltage. The X axis represents the channel size (µm), and the Y axis represents the threshold voltage (V) of the N-MOS, respectively. . When the electron beam is irradiated as in the present invention, the change in threshold voltage is Δ0.12V, whereas when the electron beam is not irradiated, the change in threshold voltage is Δ0.19, which is high.
도 6을 참조하면, 문턱전압의 분포도가 개선된 정도를 비교하기 위하여 도시한 그래프로서 X축은 N-모스의 문턱전압(V)을 가리키며, Y축은 문턱전압의 분포도(%)를 각각 나타낸다. 본 발명과 같이 전자빔을 조사한 경우에는 문턱전압의 분포도가 변화되는 폭이 0.04V인데 반하여, 전자빔을 조사하지 않은 경우에는 0.08V로 상대적으로 높은 것을 알 수 있다.Referring to FIG. 6, the X-axis indicates the threshold voltage (V) of the N-MOS and the Y-axis indicates the distribution (%) of the threshold voltage. When the electron beam is irradiated as in the present invention, the width at which the distribution of the threshold voltage changes is 0.04V, whereas when the electron beam is not irradiated, it is relatively high as 0.08V.
도 7 및 도 8은 P-MOS에서 문턱전압의 롤-오프 현상에 대한 개선 정도와, 문턱전압이 불균일해지는 문제의 개선 정도를 설명하기 위해 도시한 그래프이다.7 and 8 are graphs for explaining the improvement degree of the roll-off phenomenon of the threshold voltage in the P-MOS and the improvement degree of the problem that the threshold voltage is uneven.
도 7을 참조하면, 문턱전압에서 롤-오프 현상이 개선되는 정도를 비교하기 위하여 도시한 그래프로서 X축은 채널의 크기(㎛)를 나타내며, Y축은 P-모스의 문턱전압(V)을 각각 나타낸다. 본 발명과 같이 전자빔을 조사한 경우의 문턱접압의 변화폭은 △0.1V인데 반하여, 전자빔을 조사하지 않은 경우에는 문턱전압의 변화폭이 △0.15로 높은 것을 확인할 수 있다.Referring to FIG. 7, the X-axis represents the channel size (µm) and the Y-axis represents the threshold voltage (V) of the P-MOS, respectively. . When the electron beam is irradiated as in the present invention, the change in threshold voltage is Δ0.1V, whereas when the electron beam is not irradiated, the change in threshold voltage is Δ0.15, which is high.
도 8을 참조하면, 문턱전압의 분포도가 개선된 정도를 비교하기 위하여 도시한 그래프로서 X축은 P-모스의 문턱전압(V)을 가리키며, Y축은 문턱전압의 분포도(%)를 각각 나타낸다. 본 발명과 같이 전자빔을 조사한 경우에는 문턱전압의 분포도가 변화되는 폭이 0.05V인데 반하여, 전자빔을 조사하지 않은 경우에는 0.1V로 상대적으로 높은 것을 알 수 있다.Referring to FIG. 8, the X-axis indicates the threshold voltage V of the P-MOS and the Y-axis indicates the distribution ratio (%) of the threshold voltage. When the electron beam is irradiated as in the present invention, the width at which the threshold voltage distribution is changed is 0.05V, whereas when the electron beam is not irradiated, it can be seen that it is relatively high as 0.1V.
상술한 바와 같이 전자빔을 조사하여 문턱전압의 롤-오프 및 문턱전압의 분포도가 개선되게 하는 방법에 대한 효과는, 상기 도3의 실리콘층을 형성하지 않더라도 동일한 효과를 얻을 수 있음은 물론이다. 또한, 게이트 패턴 형성 전후에 전 자빔을 조사하더라도 이온주입된 불순물의 재분포가 이루어져 트랜지스터 특성을 향상시킬 수 있음은 물론이다. 따라서, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.As described above, the effect of the method of irradiating the electron beam to improve the roll-off of the threshold voltage and the distribution of the threshold voltage can be obtained even if the silicon layer of FIG. 3 is not formed. In addition, even if the electron beam is irradiated before and after the gate pattern formation, the redistribution of the ion-implanted impurities may be performed to improve the transistor characteristics. Therefore, the present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.
따라서, 상술한 본 발명에 따르면, 문턱전압 조절을 위한 이온주입을 진행한 후, 전자빔을 추가로 진행함으로써, 첫째, 문턱전압의 롤-오프(roll-off) 현상을 억제하고, 둘째, 문턱전압의 분포(Vt distribution)가 불균일해 지는 문제를 개선할 수 있다.Therefore, according to the present invention described above, after the ion implantation for adjusting the threshold voltage, and further proceeds with the electron beam, first, to suppress the roll-off phenomenon of the threshold voltage, second, the threshold voltage It can improve the problem of uneven distribution of Vt.
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| JPH06204244A (en) * | 1992-12-28 | 1994-07-22 | Sony Corp | Manufacture of semiconductor device |
| JPH09213965A (en) * | 1996-01-31 | 1997-08-15 | Sharp Corp | Manufacture of semiconductor device |
| KR0140325B1 (en) * | 1994-12-26 | 1998-07-15 | 김만제 | A method rorming shallow junction layer of silicon substrate |
| JPH11111638A (en) * | 1997-09-30 | 1999-04-23 | Toyota Autom Loom Works Ltd | Manufacture of semiconductor device |
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1999
- 1999-10-05 KR KR1019990042878A patent/KR100555488B1/en not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010036042A (en) | 2001-05-07 |
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