KR100555485B1 - Method for fabricating flash memory device - Google Patents

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Abstract

본 발명의 플래쉬 메모리 소자의 제조 방법은, 셀 영역과 주변 회로 영역을 갖는 플래쉬 메모리 소자의 제조 방법에 관한 것으로서, 먼저 셀 영역의 반도체 기판 위에는 터널 산화막, 제1 폴리실리콘막 및 층간 절연막을 순차적으로 형성하고, 주변 회로 영역의 반도체 기판 위에는 게이트 산화막을 형성한다. 셀 영역의 층간 절연막 및 주변 회로 영역의 게이트 산화막 위에 제2 폴리실리콘막 및 금속 실리사이드를 순차적으로 형성한다. 셀 영역의 터널 산화막, 제1 폴리실리콘막, 층간 절연막, 제2 폴리실리콘막 및 금속 실리사이드를 패터닝하여 반도체 기판의 일부 표면을 노출시킨다. 반도체 기판의 노출 부분에 이온 주입을 하여 소스 영역 및 드레인 영역을 형성한다. 셀 영역 및 주변 회로 영역의 전면에 열처리에 의한 산화막을 형성하되, 드레인 영역에 인접된 상기 제2 폴리실리콘막의 하부 일부도 함께 산화시킨다. 산화막 위에 반사 방지막을 형성한다. 그리고 주변 회로 영역의 반사 방지막, 산화막, 제2 폴리실리콘막 및 게이트 산화막을 패터닝시킨다.The method of manufacturing a flash memory device of the present invention relates to a method of manufacturing a flash memory device having a cell region and a peripheral circuit region. First, a tunnel oxide film, a first polysilicon film, and an interlayer insulating film are sequentially formed on a semiconductor substrate in the cell region. The gate oxide film is formed on the semiconductor substrate in the peripheral circuit region. A second polysilicon film and a metal silicide are sequentially formed on the interlayer insulating film in the cell region and the gate oxide film in the peripheral circuit region. The tunnel oxide film, the first polysilicon film, the interlayer insulating film, the second polysilicon film, and the metal silicide in the cell region are patterned to expose a part of the surface of the semiconductor substrate. Ion implantation is performed in the exposed portion of the semiconductor substrate to form a source region and a drain region. An oxide film is formed on the entire surface of the cell region and the peripheral circuit region by heat treatment, and the lower portion of the second polysilicon film adjacent to the drain region is also oxidized. An antireflection film is formed over the oxide film. The antireflection film, the oxide film, the second polysilicon film and the gate oxide film in the peripheral circuit region are patterned.

Description

플래쉬 메모리 소자의 제조 방법{Method for fabricating flash memory device}Manufacturing method of flash memory device {Method for fabricating flash memory device}

도 1a는 일반적인 플래쉬 메모리 소자의 셀 영역의 레이아웃을 나타내 보인 도면이다.1A is a diagram illustrating a layout of a cell area of a general flash memory device.

도 1b는 도 1A의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.FIG. 1B is a cross-sectional view taken along the line I-I of FIG. 1A.

도 2a는 일반적인 플래쉬 메모리 소자의 주변 회로 영역의 레이아웃을 나타내 보인 도면이다.2A is a diagram illustrating a layout of a peripheral circuit area of a general flash memory device.

도 2b는 도 2A의 선 Ⅱ-Ⅱ를 따라 도시한 단면도이다.FIG. 2B is a cross-sectional view taken along the line II-II of FIG. 2A.

도 3 및 도 4는 종래 플래쉬 메모리 소자의 제조 방법에서 반사 방지막의 형성시와 제거시에 발생되는 불순물들을 설명하기 위해 나타내 보인 단면도들이다.3 and 4 are cross-sectional views illustrating impurities generated during formation and removal of an anti-reflection film in a method of manufacturing a conventional flash memory device.

도 5는 상기 도 3 및 도 4에 도시된 불순물 입자에 의해 인접 패턴들 사이에서 브리지가 발생된 경우를 나타내 보인 단면도이다.5 is a cross-sectional view illustrating a case where a bridge is generated between adjacent patterns by impurity particles shown in FIGS. 3 and 4.

도 6 내지 도 10은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

도 11은 도 10의 "X" 부분을 확대하여 나타내 보인 도면이다.FIG. 11 is an enlarged view of a portion “X” of FIG. 10.

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 특히 플래쉬 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing a flash memory device.

반도체 메모리 소자들 중에서 플래쉬 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀에 저장된 정보가 소멸되지 않는 특성을 갖는다. 따라서 컴퓨터에 사용되는 메모리 카드 등에 널리 사용되고 있다. 플래쉬 메모리 소자의 단위 셀로서 플로팅 게이트와 컨트롤 게이트 전극이 차례로 적층된 구조를 갖는 메모리 셀이 널리 채택되고 있다.Among the semiconductor memory devices, the flash memory device does not lose information stored in the memory cell even when power is not supplied. Therefore, it is widely used in memory cards used in computers. As a unit cell of a flash memory device, a memory cell having a structure in which a floating gate and a control gate electrode are sequentially stacked is widely adopted.

도 1a는 일반적인 플래쉬 메모리 소자의 셀 영역의 레이아웃도이고, 도 1B는 도 1A의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.FIG. 1A is a layout diagram of a cell area of a general flash memory device, and FIG. 1B is a cross-sectional view taken along the line I-I of FIG. 1A.

도 1a 및 도 1b를 참조하면, 반도체 기판(10) 내에는 소자 분리 영역(20)에 의해 한정되는 액티브 영역들(30)이 상호 일정 간격으로 이격되면서 가늘고 길게 형성되어 있다. 그리고 상기 반도체 기판(10) 위에는 터널 산화막(40), 플로팅 게이트(floating gate)(50), 층간 절연막(60), 컨트롤 게이트(control gate)(70), 금속 실리사이드(80) 및 반사 방지막(anti-reflective layer)(90)이 순차적으로 적층되어 있다. 도 1a에서 금속 실리사이드(80) 및 반사 방지막(90)은 생략되었으며, 터널 산화막(40), 플로팅 케이트(50) 및 층간 절연막(60)은 컨트롤 게이트(70)에 가려서 나타나지 않는다.1A and 1B, the active regions 30 defined by the device isolation region 20 are thin and long in the semiconductor substrate 10 while being spaced apart at regular intervals from each other. In addition, a tunnel oxide layer 40, a floating gate 50, an interlayer insulating layer 60, a control gate 70, a metal silicide 80, and an anti-reflection layer may be formed on the semiconductor substrate 10. -reflective layer (90) are sequentially stacked. In FIG. 1A, the metal silicide 80 and the anti-reflection film 90 are omitted, and the tunnel oxide film 40, the floating gate 50, and the interlayer insulating film 60 are not shown by the control gate 70.

도 2a는 일반적인 플래쉬 메모리 소자의 주변 회로 영역의 레이아웃도이고,도 2b는 도 2a의 선 Ⅱ-Ⅱ를 따라 도시한 단면도이다.FIG. 2A is a layout diagram of a peripheral circuit region of a general flash memory device, and FIG. 2B is a cross-sectional view taken along the line II-II of FIG. 2A.

도 2a 및 도 2b를 참조하면, 반도체 기판(10) 내에는 소자 분리 영역, 즉 필드 산화막(11)의 의해 한정되는 액티브 영역들(30')이 불규칙적으로 형성되어 있다. 반도체 기판(10)의 각 액티브 영역(30') 위에는 컨트롤 게이트(70), 금속 실리사이드(80) 및 반사 방지막(90)이 순차적으로 형성되어 있다. 도 2a에서 금속 실리사이드(80) 및 반사 방지막(90)은 생략되었다.2A and 2B, in the semiconductor substrate 10, active regions 30 ′ defined by the device isolation region, that is, the field oxide layer 11, are irregularly formed. The control gate 70, the metal silicide 80, and the anti-reflection film 90 are sequentially formed on each active region 30 ′ of the semiconductor substrate 10. In FIG. 2A, the metal silicide 80 and the anti-reflection film 90 are omitted.

도 1a 및 도 2a에 도시된 레이아웃들을 비교해 보면, 셀 영역(도 1a) 내에서는 액티브 영역들(30)과 각 패턴들이 규칙적으로 배열되어 있지만, 주변 회로 영역(도 2a) 내에서는 액티브 영역들(30')과 각 패턴들이 불규칙적으로 배열되어 있다. 또한 도 1b 및 도 2b에 도시된 단면 구조들을 비교해 보면, 셀 영역(도 1b) 내에 존재하는 터널 산화막(40), 플로팅 게이트(50) 및 층간 절연막(60)은 주변 회로 영역(도 2b)에서는 나타나지 않는다. 따라서 셀 영역과 주변 회로 영역 사이에는 단차가 존재하게 된다.Comparing the layouts shown in FIGS. 1A and 2A, the active regions 30 and the patterns are regularly arranged in the cell region (FIG. 1A), but the active regions (FIG. 2A) are arranged in the peripheral circuit region (FIG. 2A). 30 ') and each pattern is arranged irregularly. In addition, when comparing the cross-sectional structures shown in FIGS. 1B and 2B, the tunnel oxide film 40, the floating gate 50, and the interlayer insulating film 60 existing in the cell region (FIG. 1B) may be formed in the peripheral circuit region (FIG. 2B). Does not appear Therefore, there is a step between the cell region and the peripheral circuit region.

이와 같이, 주변 회로 영역에서의 패턴 배열의 불규칙성과 셀 영역과의 단차로 인하여 제조 공정중에 원하는 크기와는 다른 크기로 패턴들이 형성되는 로딩 효과(loading effect)가 발생될 가능성이 매우 높아진다. 특히 로딩 효과는 포토리소그라피 공정을 진행하는 과정에서 주로 발생된다. 따라서 로딩 효과의 발생을 억제하기 위하여 반사 방지막(90)을 사용하는 경우가 대부분이며, 이 반사 방지막(90)의 사용이 로딩 효과의 발생을 억제하는게 상당한 효과가 있다는 것은 이미 잘 알려진 사실이다.As such, the irregularity of the pattern arrangement in the peripheral circuit region and the step difference with the cell region greatly increase the possibility of generating a loading effect in which patterns are formed in a size different from the desired size during the manufacturing process. In particular, the loading effect is mainly generated during the photolithography process. Therefore, the anti-reflection film 90 is often used to suppress the occurrence of the loading effect, and it is well known that the use of the anti-reflection film 90 has a significant effect of suppressing the occurrence of the loading effect.

그러나 상기 반사 방지막(90)으로 주로 사용되는 SiON막은 그 패터닝시에 불 순물이 다량으로 발생될 수 있다는 문제가 있다. 상기 반사 방지막(90)으로서의 SiON막의 제거는 플라즈마 식각법을 사용하여 이루어지는데, 이때 매우 높은 파워를 요구한다. 이와 같이 높은 파워를 인가함에 따라 다량의 불순물들이 발생되고, 이 불순물들로 인하여 인접 패턴들 사이에 브리지(bridge)가 발생될 수도 있다. 이와 같이 인접 패턴들 사이에 브리지가 발생되면 셀 어레이의 워드 라인이 단락되는 매우 심각한 문제가 발생될 가능성이 높다.However, the SiON film mainly used as the anti-reflection film 90 has a problem that a large amount of impurities may be generated during patterning. The removal of the SiON film as the anti-reflection film 90 is performed by using a plasma etching method, which requires very high power. As a result of applying such a high power, a large amount of impurities may be generated, and a bridge may be generated between adjacent patterns due to the impurities. As such, when a bridge is generated between adjacent patterns, a very serious problem of shorting a word line of a cell array is likely to occur.

도 3 및 도 4는 종래 플래쉬 메모리 소자의 제조 방법에서 반사 방지막의 형성시와 제거시에 발생되는 불순물들을 설명하기 위해 나타내 보인 단면도들이다.3 and 4 are cross-sectional views illustrating impurities generated during formation and removal of an anti-reflection film in a method of manufacturing a conventional flash memory device.

도 3을 참조하면, 셀 영역에서의 반도체 기판(10) 위에는 터널 산화막(40), 플로팅 전극(50), 층간 절연막(60), 컨트롤 게이트(70) 및 금속 실리사이드(80)를 순차적으로 형성되어 있으며, 주변 회로 영역에서의 반도체 기판(10) 위에는 컨트롤 게이트(70) 및 금속 실리사이드(80)가 순차적으로 형성되어 있다. 이어서 셀 영역 및 주변 회로 영역의 금속 실리사이드(80) 위에 예컨대 SiON막과 같은 반사 방지막(90)을 도포한다. 그런데 도시된 바와 같이, 반사 방지막(90)을 도포하는 과정에서 가해지는 높은 파워로 인하여 반사 방지막(90) 위에 불순물 입자(91)가 발생될 수 있다. 이와 같은 불순물 입자(91)는 후속 공정인 포토리소그라피 공정을 위해 형성한 포토레지스트막 패턴(PR) 사이에 위치하여 후속 패터닝 공정이 원하는데로 이루어지지 않도록 할 수 있다.Referring to FIG. 3, a tunnel oxide layer 40, a floating electrode 50, an interlayer insulating layer 60, a control gate 70, and a metal silicide 80 are sequentially formed on the semiconductor substrate 10 in the cell region. The control gate 70 and the metal silicide 80 are sequentially formed on the semiconductor substrate 10 in the peripheral circuit region. Subsequently, an antireflection film 90 such as a SiON film is applied over the metal silicide 80 in the cell region and the peripheral circuit region. However, as shown, impurity particles 91 may be generated on the anti-reflection film 90 due to the high power applied in the process of applying the anti-reflection film 90. Such impurity particles 91 may be located between the photoresist layer patterns PR formed for the subsequent photolithography process so that the subsequent patterning process may not be performed as desired.

또한 도 4를 참조하면, SiON막과 같은 반사 방지막(90)을 식각하는 과정에서 가해지는 높은 파워로 인하여 포토레지스트막 패턴(PR) 사이에 불순물 입자(92)가 발생되기 쉬우며, 이로 인하여 반사 방지막(90) 및 금속 실리사이드(80)의 일부가 패터닝이 이루어지지 않을 수 있다.Referring to FIG. 4, impurity particles 92 are easily generated between the photoresist layer patterns PR due to the high power applied during the etching of the anti-reflection layer 90 such as the SiON layer. A portion of the barrier layer 90 and the metal silicide 80 may not be patterned.

도 5는 상기 도 3 및 도 4에 도시된 불순물 입자에 의해 인접 패턴들 사이에서 브리지가 발생된 경우를 나타내 보인 단면도이다.5 is a cross-sectional view illustrating a case where a bridge is generated between adjacent patterns by impurity particles shown in FIGS. 3 and 4.

도 5에 도시된 바와 같이, 반사 방지막(90)의 데포 및 식각시에 발생된 불순물 입자에 의하여 인접된 컨트롤 게이트(70) 사이가 분리되지 못하고 브리지가 생기는 부분(B)이 발생된다. 앞서 설명한 바와 같이, 이와 같은 브리지는 소자의 오동작을 유발시키는 등의 많은 문제점들을 발생시킨다.As shown in FIG. 5, a portion B in which bridges are formed without separation between adjacent control gates 70 is generated by impurity particles generated during depot and etching of the anti-reflection film 90. As described above, such a bridge causes many problems such as causing a malfunction of the device.

본 발명이 이루고자 하는 기술적 과제는 셀 영역 내에서는 반사 방지막의 데포 및 식각시에 발생되는 불순물 입자로 인한 브리지 현상을 억제하면서도 주변 회로 영역 내에서의 로딩 효과의 발생도 억제시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a flash memory device capable of suppressing the occurrence of a loading effect in a peripheral circuit region while suppressing a bridge phenomenon due to impurity particles generated during depot and etching of an antireflection film in a cell region. It is to provide a manufacturing method.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은, 셀 영역과 주변 회로 영역을 갖는 플래쉬 메모리 소자의 제조 방법에 있어서, (가) 상기 셀 영역의 반도체 기판 위에는 터널 산화막, 제1 폴리실리콘막 및 층간 절연막을 순차적으로 형성하고, 상기 주변 회로 영역의 반도체 기판 위에는 게이트 산화막을 형성하는 단계: (나) 상기 셀 영역의 층간 절연막 및 상기 주변 회로 영역의 게이트 산화막 위에 제2 폴리실리콘막 및 금속 실리사이드를 순차 적으로 형성하는 단계: (다) 상기 셀 영역의 터널 산화막, 제1 폴리실리콘막, 층간 절연막, 제2 폴리실리콘막 및 금속 실리사이드를 패터닝하여 반도체 기판의 일부 표면을 노출시키는 단계; (라) 상기 반도체 기판의 노출 부분에 이온 주입을 하여 소스 영역 및 드레인 영역을 형성하는 단계: (마) 상기 셀 영역 및 주변 회로 영역의 전면에 열처리에 의한 산화막을 형성하되, 상기 드레인 영역에 인접된 상기 제2 폴리실리콘막의 하부 일부도 함께 산화시키는 단계; (바) 상기 산화막 위에 반사 방지막을 형성하는 단계; 및 (사) 상기 주변 회로 영역의 반사 방지막, 산화막, 제2 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a flash memory device according to the present invention, in the method of manufacturing a flash memory device having a cell region and a peripheral circuit region, (A) a tunnel oxide film on the semiconductor substrate of the cell region, Sequentially forming a first polysilicon film and an interlayer insulating film, and forming a gate oxide film on the semiconductor substrate of the peripheral circuit region: (b) a second poly layer on the interlayer insulating film of the cell region and the gate oxide film of the peripheral circuit region; Sequentially forming a silicon film and a metal silicide: (c) patterning a tunnel oxide film, a first polysilicon film, an interlayer insulating film, a second polysilicon film, and a metal silicide in the cell region to expose a portion of the surface of the semiconductor substrate Making a step; (D) implanting ions into the exposed portion of the semiconductor substrate to form a source region and a drain region: (e) forming an oxide film by heat treatment on the entire surface of the cell region and the peripheral circuit region, but adjacent to the drain region Oxidizing a lower portion of the second polysilicon film together; (F) forming an antireflection film on the oxide film; And (g) patterning the anti-reflection film, the oxide film, the second polysilicon film, and the gate oxide film in the peripheral circuit region.

여기서, 상기 반사 방지막은 SiON막을 사용하여 형성하는 것이 바람직하다.Here, the antireflection film is preferably formed using a SiON film.

그리고 상기 단계 (마)는 800℃ 이상의 온도에서 산소 가스를 공급하면서 수행하는 것이 바람직하다.And step (e) is preferably carried out while supplying oxygen gas at a temperature of 800 ℃ or more.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 6 내지 도 10은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 나타내 보인 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.

먼저 도 6을 참조하면, 반도체 기판(100) 내에 웰 영역(미도시)들을 형성시킨다. 그리고 LOCOS(local oxidation of silicon)법 등의 소자 분리 방법에 의해서 셀 영역과 주변 회로 영역 내에 액티브 영역들을 한정시킨다. 액티브 영역들을 한정시킨 후에는 이온 주입을 수행하여 셀 영역에서의 문턱 전압을 조절한다. 이어서 반도체 기판(100) 위에 터널 산화막(110)을 형성한다. 터널 산화막(110)은 80-100Å의 두께를 갖는다. 터널 산화막(110) 위에는 플로팅 게이트로 사용될 제1 폴리실리콘막(120)을 형성한다. 제1 폴리실리콘막(120)은 1000-2000Å의 두께를 갖는다. 제1 폴리실리콘막(120)을 형성한 후에는 저항을 줄여주기 위하여, 이미 잘 알려진 POCl3 침적 공정이나 이온 주입 공정을 수행한다. 이어서 셀 영역에 있는 제1 폴리실리콘막(120)을 패터닝한다. 패터닝된 제1 폴리실리콘막(120)은, 도면상에서는, 패터닝되기 전의 제1 폴리실리콘막(120)과 달라진 것이 없지만 현재 단면의 수직 방향으로 보게 되면 일정한 간격으로 이격되도록 패터닝된 제1 폴리실리콘막(120)이 나타난다. 층간 절연막(130)은 제1 폴리실리콘막(120) 위에 형성시킨다. 층간 절연막(130)은 플로팅 게이트와 컨트롤 게이트 사이를 절연시키기 위한 막으로서, 통상적으로 ONO(oxide-nitride-oxide) 구조로 형성시킨다. 형성 방법으로는 열적 산화 방법이나 화학적 기상 증착법을 사용할 수 있다.First, referring to FIG. 6, well regions (not shown) are formed in the semiconductor substrate 100. The active regions are defined in the cell region and the peripheral circuit region by a device isolation method such as a local oxidation of silicon (LOCOS) method. After defining the active regions, ion implantation is performed to adjust the threshold voltage in the cell region. Subsequently, a tunnel oxide film 110 is formed on the semiconductor substrate 100. The tunnel oxide film 110 has a thickness of 80-100 kPa. A first polysilicon film 120 to be used as a floating gate is formed on the tunnel oxide film 110. The first polysilicon film 120 has a thickness of 1000-2000 kPa. After the first polysilicon layer 120 is formed, a well-known POCl 3 deposition process or an ion implantation process is performed to reduce resistance. Subsequently, the first polysilicon film 120 in the cell region is patterned. In the drawing, the patterned first polysilicon film 120 is not different from the first polysilicon film 120 before being patterned, but the first polysilicon film patterned to be spaced at regular intervals when viewed in the vertical direction of the current cross section. 120 appears. The interlayer insulating layer 130 is formed on the first polysilicon layer 120. The interlayer insulating layer 130 is a film for insulating between the floating gate and the control gate, and is typically formed in an oxide-nitride-oxide (ONO) structure. As the formation method, a thermal oxidation method or a chemical vapor deposition method can be used.

다음에 도 7을 참조하면, 셀 영역만을 완전히 덮은 포토레지스트막 패턴(PR)을 형성한다. 이 포토레지스트막 패턴(PR)에 의해 주변 회로 영역은 완전히 노출된다. 다음에 포토레지스트막 패턴(PR)을 식각 마스크로 사용하여 식각 공정을 진행한다. 상기 식각 공정은 주변 회로 영역에 있는 층간 절연막(130), 제1 폴리실리콘막(120) 및 터널 산화막(110)을 순차적으로 제거시킨다. 그러면 주변 회로 영역에는 반도체 기판(100)의 표면이 노출된 상태이다. 이 노출 부분에 주변 회로 영역에서의 게이트 산화막으로 사용할 얇은 두께, 예컨대 80-400Å의 산화막(140)을 형성한다. 상기 산화막(140)은 열적 산화막으로 형성시킬 수 있다.Next, referring to FIG. 7, the photoresist film pattern PR completely covering only the cell region is formed. The peripheral circuit region is completely exposed by this photoresist film pattern PR. Next, an etching process is performed using the photoresist film pattern PR as an etching mask. The etching process sequentially removes the interlayer insulating layer 130, the first polysilicon layer 120, and the tunnel oxide layer 110 in the peripheral circuit region. Then, the surface of the semiconductor substrate 100 is exposed in the peripheral circuit region. In this exposed portion, an oxide film 140 of a thin thickness, for example, 80-400 kPa, to be used as a gate oxide film in the peripheral circuit region is formed. The oxide layer 140 may be formed of a thermal oxide layer.

다음에 도 8을 참조하면, 셀 영역 및 주변 회로 영역의 전면에 제2 폴리실리 콘막(150)을 형성한다. 이 제2 폴리실리콘막(150)은 셀 영역에서는 컨트롤 게이트로 사용되고, 주변 회로 영역에서는 주변 회로 영역의 게이트로 사용된다. 상기 제2 폴리실리콘막(150)은, 셀 영역에서는 층간 절연막(130) 위에 형성되고, 주변 회로 영역에서는 산화막(140) 위에 형성된다. 제2 폴리실리콘막(150)을 형성시킨 후에는 그 위에 금속 실리사이드, 예컨대 텅스텐 실리사이드층(160)을 형성시킨다. 텅스텐 실리사이드층(160)은 셀 영역에서의 컨트롤 게이트로 사용되는 제2 폴리실리콘막(150)과 주변 회로 영역에서의 게이트로 사용되는 제2 폴리실리콘막(150)의 저항을 감소시키기 위하여 형성시키는 것이다. 이어서 전면에 포토레지스트막을 형성한다. 그리고 통상의 리소그라피법을 사용한 노광 및 현상을 수행하여 포토레지스트막 패턴(PR)을 형성한다. 이 포토레지스트막 패턴(PR)은 주변 회로 영역에서는 개구부을 갖지 않으며, 셀 영역에서는 개구부들을 갖는다.Next, referring to FIG. 8, a second polysilicon film 150 is formed on the entire surface of the cell region and the peripheral circuit region. The second polysilicon film 150 is used as a control gate in the cell region and as a gate of the peripheral circuit region in the peripheral circuit region. The second polysilicon film 150 is formed on the interlayer insulating film 130 in the cell region and on the oxide film 140 in the peripheral circuit region. After the second polysilicon film 150 is formed, a metal silicide such as a tungsten silicide layer 160 is formed thereon. The tungsten silicide layer 160 is formed to reduce the resistance of the second polysilicon film 150 used as the control gate in the cell region and the second polysilicon film 150 used as the gate in the peripheral circuit region. will be. Next, a photoresist film is formed over the entire surface. The photoresist film pattern PR is formed by performing exposure and development using a conventional lithography method. The photoresist film pattern PR has no openings in the peripheral circuit area and has openings in the cell area.

다음에 도 9를 참조하면, 포토레지스트막 패턴(도 8의 PR)을 식각 마스크로 사용하여 텅스텐 실리사이드(160), 제2 폴리실리콘막(150), 층간 절연막(130), 제1 폴리실리콘막(120) 및 터널 산화막(110)의 일부를 순차적으로 제거한다. 이때 상기 포토레지스트막 패턴(도 8의 PR)이 셀 영역에서만 개구부들을 갖고 있으므로 상기 식각 공정은 셀 영역에서만 이루어진다. 또한 상기 식각 공정이 이루어지는 동안에 상부 층들이 하부 층들에 대한 식각 마스크로서의 작용을 하므로 자기 정렬된 식각 공정이 수행된다. 상기 식각 공정이 종료되면, 셀 영역에서의 반도체 기판(100)의 일부가 노출된다. 종래의 경우와 달리 반사 방지막을 형성시키지 않은 상태에서 식각 공정이 이루어지므로 불순물 입자로 인하여 식각이 이루어지지 않는 문제가 발생되지 않는다. 셀 영역에서의 반도체 기판(100)의 일부를 노출시킨 후에는 이온 주입 공정을 수행하여 셀 영역에서의 소즈 영역(170) 및 드레인 영역(180)을 각각 형성한다. 여기서 사용되는 불순물 이온들로는 인(phosphorus) 또는 비소(arsenic) 이온을 사용할 수 있다. 인 이온을 사용하는 경우, 그 주입 농도는 5×1013-1×1015개/㎠이며, 주입 에너지는 40-100KeV이다. 드레인 영역(170)은 후속 공정에서 비트 라인 컨택을 형성시켜야 하므로 소스 영역(160)에 비하여 더 넓게 형성된다.Next, referring to FIG. 9, a tungsten silicide 160, a second polysilicon film 150, an interlayer insulating film 130, and a first polysilicon film using a photoresist film pattern (PR of FIG. 8) as an etching mask. A portion of the 120 and the tunnel oxide film 110 are sequentially removed. In this case, since the photoresist pattern (PR of FIG. 8) has openings only in the cell region, the etching process is performed only in the cell region. In addition, while the etching process is performed, the self-aligned etching process is performed because the upper layers serve as etching masks for the lower layers. When the etching process is completed, a portion of the semiconductor substrate 100 in the cell region is exposed. Unlike the conventional case, since the etching process is performed without forming the anti-reflection film, the problem that the etching is not performed due to the impurity particles does not occur. After exposing a portion of the semiconductor substrate 100 in the cell region, an ion implantation process is performed to form the source region 170 and the drain region 180 in the cell region, respectively. Phosphorus or arsenic ions may be used as the impurity ions used herein. When phosphorus ions are used, the implantation concentration is 5x10 13 -1x10 15 pieces / cm 2, and the implantation energy is 40-100 KeV. The drain region 170 is formed wider than the source region 160 because the bit line contact needs to be formed in a subsequent process.

다음에 도 10을 참조하면, 포토레지스트막 패턴(도 9의 PR)을 제거한 후에, 소정 온도에서의 열처리를 통하여 셀 영역 및 주변 회로 영역의 전면에 산화막(180)을 형성한다. 산화막(180)의 두께는 300-1000Å이다. 상기 열처리는 800℃ 이상의 온도에서 산소 가스를 공급하면서 수행한다. 한편 이와 같은 열처리에 의해서 제1 폴리실리콘막(120)의 일부도 산화되어 버즈 비크(birds beak)가 생긴다. 즉 도 11을 참조하여 보다 상세히 설명하면, 상기 열처리 공정에 의해 제1 폴리실리콘막(120)의 하부 모서리 부분의 일부(200)에서도 산화가 이루어진다. 이와 같은 버즈 비크는 채널 핫 전자 주입 방식에 의한 프로그램 도중에 핫 전자가 주입되는 비트 라인 부분에서의 산화막의 두께를 보다 크게 하여 소자의 신뢰성을 향상시켜 준다. 또한 상기 산화막(180)은 후속 공정에서 형성되는 반사 방지막을 제1 폴리실리콘막(120) 또는 제2 폴리실리콘막(150)과 직접 접촉되는 것을 방지해 준다. 특히 반사 방지막이 데이터를 저장하는 제1 폴리실리콘막(120)과 접촉되는 경우에는 데이터 보유력(data retention)에 영향을 줄 수 있다.Next, referring to FIG. 10, after the photoresist film pattern (PR of FIG. 9) is removed, an oxide film 180 is formed on the entire surface of the cell region and the peripheral circuit region through heat treatment at a predetermined temperature. The thickness of the oxide film 180 is 300-1000 kPa. The heat treatment is performed while supplying oxygen gas at a temperature of 800 ° C. or higher. On the other hand, a part of the first polysilicon film 120 is also oxidized by the heat treatment to generate a bird's beak. That is, referring to FIG. 11, the oxidation is also performed in a portion 200 of the lower edge portion of the first polysilicon film 120 by the heat treatment process. Such a buzz beak improves the reliability of the device by increasing the thickness of the oxide film in the bit line portion where hot electrons are injected during programming by the channel hot electron injection method. In addition, the oxide film 180 prevents the anti-reflection film formed in a subsequent process from being in direct contact with the first polysilicon film 120 or the second polysilicon film 150. In particular, when the anti-reflection film is in contact with the first polysilicon film 120 that stores data, it may affect data retention.

상기 산화막(180)을 형성한 후에, 이중으로 도핑된 드레인(double doped drain) 구조를 형성하기 위한 2차 이온 주입 공정을 수행한다. 여기서 불순물 이온으로 인이나 비소 이온을 사용할 수 있다. 인 이온을 사용하는 경우, 주입 농도는 5×1014-8×1015개/㎠이며, 주입 에너지는 50-100KeV이다. 비소 이온을 사용하는 경우에는 70KeV 이상의 주입 에너지를 가하여야 한다.After the oxide film 180 is formed, a secondary ion implantation process is performed to form a double doped drain structure. Phosphorus or arsenic ions can be used here as impurity ions. In the case of using phosphorus ions, the implantation concentration is 5 × 10 14 -8 × 10 15 particles / cm 2, and the implantation energy is 50-100 KeV. In the case of using arsenic ions, an injection energy of 70KeV or more should be applied.

이어서 셀 영역 및 주변 회로 영역의 산화막(180) 위에 반사 방지막으로서의 SiON막(190)을 형성한다. 이미 셀 영역 내에서의 패터닝이 이루어진 후에 SiON막(190)을 형성 또는 식각시키므로 SiON막(190) 형성시 또는 식각시의 불순물 이온들로 인한 인접 패턴 사이의 브리지 현상이 발생되지 않는다.Subsequently, a SiON film 190 as an antireflection film is formed over the oxide film 180 in the cell region and the peripheral circuit region. Since the SiON film 190 is formed or etched after patterning in the cell region, the bridge between adjacent patterns due to impurity ions at the time of forming or etching the SiON film 190 does not occur.

이어서, 도면에 나타내지는 않았지만, 주변 회로 영역에서의 패터닝 공정 등 통상의 알려진 공정들을 수행하면 본 발명에 따른 플래쉬 메모리 소자가 완성된다.Subsequently, although not shown in the drawings, performing a conventionally known process such as a patterning process in the peripheral circuit region to complete the flash memory device according to the present invention.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above-described embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit to which the present invention belongs.

이상의 설명에서와 같이, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에 의하면, 셀 영역의 패터닝이 이루어진 후에 반사 방지막을 형성시키므로, 반사 방지막의 형성 및 식각에 의한 불순물 입자로 인하여 셀 영역 내에서의 인접 패턴들 사이의 워드 라인 브리지 현상이 발생되지 않으며, 주변 회로 영역에서는 반사 방지막을 형성시킨 후에 패터닝이 이루어지므로 로딩 효과도 또한 함께 억제시킬 수 있다는 이점이 있다.As described above, according to the method of manufacturing the flash memory device according to the present invention, since the anti-reflection film is formed after the cell region is patterned, the anti-reflection film is adjacent in the cell region due to the impurity particles by the formation and etching of the anti-reflection film. The word line bridge phenomenon between the patterns does not occur, and since the patterning is performed after the anti-reflection film is formed in the peripheral circuit region, the loading effect can also be suppressed together.

Claims (3)

셀 영역과 주변 회로 영역을 갖는 플래쉬 메모리 소자의 제조 방법에 있어서,In the method of manufacturing a flash memory device having a cell region and a peripheral circuit region, (가) 상기 셀 영역의 반도체 기판 위에는 터널 산화막, 제1 폴리실리콘막 및 층간 절연막을 순차적으로 형성하고, 상기 주변 회로 영역의 반도체 기판 위에는 게이트 산화막을 형성하는 단계:(A) sequentially forming a tunnel oxide film, a first polysilicon film and an interlayer insulating film on the semiconductor substrate of the cell region, and forming a gate oxide film on the semiconductor substrate of the peripheral circuit region: (나) 상기 셀 영역의 층간 절연막 및 상기 주변 회로 영역의 게이트 산화막 위에 제2 폴리실리콘막 및 금속 실리사이드를 순차적으로 형성하는 단계:(B) sequentially forming a second polysilicon film and a metal silicide on the interlayer insulating film of the cell region and the gate oxide film of the peripheral circuit region: (다) 상기 셀 영역의 터널 산화막, 제1 폴리실리콘막, 층간 절연막, 제2 폴리실리콘막 및 금속 실리사이드를 패터닝하여 반도체 기판의 일부 표면을 노출시키는 단계;(C) patterning a tunnel oxide film, a first polysilicon film, an interlayer insulating film, a second polysilicon film, and a metal silicide in the cell region to expose a portion of the surface of the semiconductor substrate; (라) 상기 반도체 기판의 노출 부분에 이온 주입을 하여 소스 영역 및 드레인 영역을 형성하는 단계:(D) implanting ions into the exposed portion of the semiconductor substrate to form a source region and a drain region: (마) 상기 셀 영역 및 주변 회로 영역의 전면에 열처리에 의한 산화막을 형성하되, 상기 드레인 영역에 인접된 상기 제2 폴리실리콘막의 하부 일부도 함께 산화시키는 단계;(E) forming an oxide film by heat treatment on the entire surface of the cell region and the peripheral circuit region, but also oxidizing a lower portion of the second polysilicon film adjacent to the drain region together; (바) 상기 산화막 위에 반사 방지막을 형성하는 단계; 및(F) forming an antireflection film on the oxide film; And (사) 상기 주변 회로 영역의 반사 방지막, 산화막, 제2 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소 자의 제조 방법.(G) patterning the anti-reflection film, the oxide film, the second polysilicon film and the gate oxide film in the peripheral circuit region. 제1항에 있어서,The method of claim 1, 상기 반사 방지막은 SiON막을 사용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The anti-reflection film is formed using a SiON film. 제1항에 있어서,The method of claim 1, 상기 단계 (마)는 800℃ 이상의 온도에서 산소 가스를 공급하면서 수행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.The step (e) is carried out while supplying oxygen gas at a temperature of 800 ℃ or more method of manufacturing a flash memory device.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418091B1 (en) * 2001-06-29 2004-02-11 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR100885791B1 (en) * 2005-11-18 2009-02-26 주식회사 하이닉스반도체 Method of manufacturing a NAND flash memory device
KR100712597B1 (en) * 2006-02-07 2007-05-02 삼성전자주식회사 Methods of forming non-volatile memory devices
KR100769151B1 (en) * 2006-09-13 2007-10-22 동부일렉트로닉스 주식회사 Flash memory
US7745344B2 (en) 2007-10-29 2010-06-29 Freescale Semiconductor, Inc. Method for integrating NVM circuitry with logic circuitry
KR100978444B1 (en) * 2008-08-04 2010-08-26 주식회사 동부하이텍 Semiconductor memory device and manufacturing method of semiconductor memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521805A (en) * 1991-07-10 1993-01-29 Fujitsu Ltd Manufacture of semiconductor device
JPH08241932A (en) * 1995-03-06 1996-09-17 Nec Corp Nonvolatile semiconductor memory device and its manufacture
JPH1074914A (en) * 1996-08-29 1998-03-17 Nec Corp Method for manufacturing non-volatile semiconductor storage device
KR19990009327A (en) * 1997-07-09 1999-02-05 윤종용 Manufacturing method of nonvolatile memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521805A (en) * 1991-07-10 1993-01-29 Fujitsu Ltd Manufacture of semiconductor device
JPH08241932A (en) * 1995-03-06 1996-09-17 Nec Corp Nonvolatile semiconductor memory device and its manufacture
JPH1074914A (en) * 1996-08-29 1998-03-17 Nec Corp Method for manufacturing non-volatile semiconductor storage device
KR19990009327A (en) * 1997-07-09 1999-02-05 윤종용 Manufacturing method of nonvolatile memory device

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