KR100554941B1 - Apparatus and method for non-destructive data storage and retrieval - Google Patents

Abstract

각각의 쓰기 및 읽기 동작시 데이터를 저장 및 검색하는 수단을 구비한 데이터 저장 장치에, 제 1 및 제 2 어드레싱 전극 세트가 제공되고, 상기 제 2 세트는 제 1 세트의 전극에 직각으로 배향되는 것이 바람직한 전극들을 포함하며, 상기 제 2 세트의 전극(b, c)은 상기 제 1 세트의 전극의 평행한 리세스 또는 트렌치(3) 내에 위치하는 평행한 쌍전극으로서 제공된다. 트렌치는 2개의 서브 셀(α_n1, α_n2)을 갖는 메모리 셀(1)이 트렌치(3) 내에서 제 1 세트의 전극(a)과 상기 제 2 세트의 평행한 쌍전극(b, c) 사이에 각각 형성되도록 압전기 특성을 갖는 연성 강유전체 또는 일렉트릿 메모리 재료를 포함한다. 쓰기 동작에서 데이터는 서브 셀(α_n1, α_n2)에 대해 인가된 전압 전위에 의해 메모리 셀(1)에 부호화된다. 이러한 방식으로 메모리 셀(1)에 부호화되어 저장된 데이터의 비파괴성 판독 동작에서, 서브 셀에 측방향으로 기계적 응력이 가해질 때 메모리 셀(1)의 서브 셀(α_n1, α_n2)로부터 응답 신호를 유도하기 위해 메모리 재료(2)의 압전기 특성이 이용되어, 메모리 셀(1)에 저장된 논리값이 결정될 수 있다.In a data storage device having means for storing and retrieving data during each write and read operation, a set of first and second addressing electrodes is provided, said second set being oriented at right angles to the first set of electrodes. Preferred electrodes, wherein the second set of electrodes b , c are provided as parallel bielectrodes located in parallel recesses or trenches 3 of the first set of electrodes. In the trench, a memory cell 1 having two _subcells α _n1 and α _n2 has a first set of electrodes a and a second set of parallel bielectrodes b and c in the trench 3. Soft ferroelectric or electret memory materials having piezoelectric properties such that they are each formed therebetween. In the write operation, data is encoded in the memory cell 1 by the voltage potential applied to the _subcells α _n1 and α _n2 . In the non-destructive reading operation of data encoded and stored in the memory cell 1 in this manner, when a mechanical stress is applied laterally to the sub cell, a response signal is received from the _subcells α _n1 and α _n2 of the memory cell 1. The piezoelectric properties of the memory material 2 can be used to derive the logic value stored in the memory cell 1.

Description

비파괴성 데이터 저장 및 검색 장치 및 방법{APPARATUS AND METHOD FOR NON-DESTRUCTIVE DATA STORAGE AND RETRIEVAL}Nondestructive data storage and retrieval device and method {APPARATUS AND METHOD FOR NON-DESTRUCTIVE DATA STORAGE AND RETRIEVAL}

본 발명은 각각의 쓰기 및 읽기 동작시 데이터를 저장 및 검색하는 수단을 구비한 데이터 저장 장치로서, 데이터는 강유전체 또는 일렉트릿(electret) 메모리 셀에 분극 상태로서 비휘발성 방식으로 저장되고, 메모리 셀은 수동형 행렬-어드레싱 가능 배열로 제공되고, 메모리 셀은 각각의 제 1 및 제 2 전극 세트의 교차 전극에 의해 개별적으로 쓰기 및 읽기 동작을 위해 전기적으로 어드레싱될 수 있으며, 각각의 전극 세트는 제 1 세트의 전극들이 제 2 전극 세트에 대해 직각으로 배향되도록 평행한 스트립형 전극을 포함하는 데이터 저장 장치; 청구항 1에 따른 장치에서의 비파괴성 판독을 행하는 방법; 및 청구항 1에 따른 장치에서 쓰기 동작을 위한 압전기 저장 셀의 쌍을 폴링(poling)하는 방법에 관한 것이다.The present invention provides a data storage device having means for storing and retrieving data during each write and read operation, wherein the data is stored in a non-volatile manner as a polarized state in a ferroelectric or electret memory cell, Provided in a passive matrix-addressable arrangement, the memory cells can be electrically addressed for write and read operations individually by cross electrodes of each of the first and second electrode sets, each set of electrodes being the first set A data storage device comprising parallel strip-shaped electrodes such that the electrodes of the at least two electrodes are oriented perpendicular to the second set of electrodes; A method of performing nondestructive reading in an apparatus according to claim 1; And a method for polling a pair of piezoelectric storage cells for a write operation in an apparatus according to claim 1.

강유전체 또는 일렉트릭 중합체 재료를 기재로 하는 메모리 디바이스는 작은 셀 밑넓이, 메모리 층의 스태킹(stacking), 릴-투-릴 생산/잉크젯 기반 생산에 대한 적응성, 저온 처리, 저가 등 많은 이점을 갖고 있다. 일반적으로, 데이터는 소위 파괴 판독에 의해 메모리로부터 판독되며, 읽기 동작중의 분극의 반전은 메모리의 추가 저장을 위한 정보를 후 기록할 필요가 있게 한다. 이러한 종류의 파괴 읽 기 모드는 많은 응용에 바람직하지 않은데, 이를테면 읽기와 관련된 작업 사이클의 수가 두 배이다. 강유전체 또는 일렉트릿 기반 메모리들은 유한한 수의 쓰기 사이클만을 견딜 수 있기 때문에 상기의 파괴 읽기 모드는 문제점을 나타낸다. 더욱이, 중합체 막을 두 배 스위칭 해야 한다는 것은 이러한 후 기록을 가능하게 하는 필수 회로의 복잡성 때문에 전력 소비가 증가하는 것을 의미한다.Memory devices based on ferroelectric or electric polymer materials have many advantages, including small cell footprint, stacking of memory layers, adaptability to reel-to-reel production / inkjet based production, low temperature processing, low cost. In general, data is read from the memory by a so-called destructive read, and reversal of the polarization during the read operation makes it necessary to write back information for further storage of the memory. This kind of destructive read mode is undesirable for many applications, such as double the number of work cycles associated with reading. The above destructive read mode presents a problem because ferroelectric or electret based memories can only endure a finite number of write cycles. Moreover, the double switching of the polymer film means increased power consumption due to the complexity of the necessary circuitry which enables this post-writing.

파괴 읽기 자체는 다소 느린 처리(적용 필드에 대해 일반적으로 수백 나노초 내지 수 마이크로초)이다. 이는 파괴 읽기로써 중합체 메모리가 고속 캐시 SRAM 메모리를 대체하는 등의 다수의 주요한 응용들에 적합하지 않다는 것을 의미한다. 결국, 셀들의 크기가 감소되면, 감소된 신호 세기는 종래 설계의 상태에서의 중합체 메모리의 구현 또는 극도로 조밀한 리소그래피(<0.15 ㎛)의 사용을 어렵게 한다.The disruptive read itself is a rather slow process (typically hundreds of nanoseconds to several microseconds for the application field). This means that destructive reads make polymer memory unsuitable for many major applications, such as replacing fast cache SRAM memory. As a result, when the size of the cells is reduced, the reduced signal strength makes it difficult to implement polymer memories in the state of conventional designs or to use extremely dense lithography (<0.15 μm).

잘 알려진 PVDF(폴리비닐리덴-디플루오라이드) 및 공중합체 PVDF-TrFE(폴리(비닐리덴 디플루오라이드-트리플루오로에틸렌))를 포함하는 많은 강유전체 및 일렉트릿 재료는 압전기 특성을 갖는 것으로 잘 알려져 있다. 이에 대하여 Sessler 및 Gerhard-Multhaupt(편집자) 일렉트릿, 제 1 권 및 제 2 권, 5, 8, 11 및 12장(제 3 판, Laplacian Press(1998))을 참조할 수 있다.Many ferroelectric and electret materials, including the well-known PVDF (polyvinylidene-difluoride) and copolymer PVDF-TrFE (poly (vinylidene difluoride-trifluoroethylene)) are well known to have piezoelectric properties have. See Sessler and Gerhard-Multhaupt (Editor) electrets, Volumes 1 and 2, 5, 8, 11 and 12 (3rd edition, Laplacian Press (1998)).

우선일이 1984년 6월 1일인 유럽 특허 출원 EP-A2-0166 938(Eiling & al.)에 저장 밀도를 증가시키고 액세스 시간을 줄일 목적으로 강유전성 중합체 메모리 층에 기반한 데이터 저장 디바이스와 관련한 쓰기 및 읽기 방법이 개시되어 있다. 이 때문에 중합체의 중합체 메모리 재료로 단일 영역에 의해 형성된 메모리 셀에 데이터가 저장된다. 이들 영역은 인가된 전계에 의해 영구적으로 분극화됨으로써 부호화되고 전계 방향, 즉 메모리 층에서의 양극화 또는 음극화에 따라 부호화된다. 데이터를 읽기 위해 이 출원은 분극화된 영역의 초전기 또는 압전기 활성화의 이용을 개시하고 있다. 이 활성화는 메모리 셀의 활성화가 인가된 가열 전류 펄스에 의해 또는 인가 압력 또는 응력에 의해 각각 초전기적 또는 압전기적으로 발생하도록 강유전성 메모리 재료, 바람직하게는 예를 들어 폴리(비닐리덴 디플루오라이드-트리플루오로에틸렌)(PVDF-TrFE)의 행렬-어드레싱 가능 메모리 셀 배열에 적당히 배치된 전극 수단 위에서 일어나는 것으로 관찰된다.European Patent Application EP-A2-0166 938 (Eiling & al.), Whose priority date is 1 June 1984, writes and reads in connection with data storage devices based on ferroelectric polymer memory layers for the purpose of increasing storage density and reducing access time. A method is disclosed. Because of this, data is stored in a memory cell formed by a single region with a polymer memory material of a polymer. These regions are encoded by being permanently polarized by an applied electric field and encoded by polarization or cathodic polarization in the electric field direction, i.e. in the memory layer. This application discloses the use of pyroelectric or piezoelectric activation of polarized regions to read data. This activation is caused by the ferroelectric memory material, preferably poly (vinylidene difluoride-tree), such that the activation of the memory cell takes place superelectrically or piezoelectrically by an applied heating current pulse or by an applied pressure or stress, respectively. It is observed to occur over electrode means suitably disposed in a matrix-addressable memory cell arrangement of fluoroethylene) (PVDF-TrFE).

행렬-어드레싱을 사용하여, EP-A2-0168 938에 따라 제안된 쓰기 및 읽기 방법은 더욱이 병렬 쓰기/읽기를 가능하게 한다. 10⁸ bit/㎠의 달성 가능한 저장 밀도가 지정된다. 초전도 읽기용 액세스 시간은 10^-9 s 정도로 나타난다. 압전기 효과에 기반한 판독용의 달성 가능한 액세스 시간에 대해서는 지시가 주어지지 않는다. 게다가, 이 출원에는 작은 신호 범위에서의 달성 가능한 성능이나, 액세스 속도, 적절한 전압 레벨, 주파수, 검출 신뢰도 및 잡음 내성에 관한 지시가 없다. 그러나, 강유전성 중합체 기반 비파괴성 판독 방법은 작은 신호 범위, 특히 달성 가능한 신호/잡음비로 동작할 수 있으며 검출 레벨이 중요한 것으로 관찰된다.Using matrix-addressing, the write and read method proposed in accordance with EP-A2-0168 938 further enables parallel write / read. Achievable storage densities of 10 ⁸ bit / cm 2 are specified. The access time for superconducting reads is around 10 ^-9 s. No indication is given of attainable access times for reading based on piezoelectric effects. In addition, there is no indication in this application of achievable performance in small signal ranges, or access speeds, proper voltage levels, frequencies, detection reliability and noise immunity. However, ferroelectric polymer based nondestructive reading methods can operate with a small signal range, in particular achievable signal / noise ratios, and the level of detection is observed to be important.

그러므로, 본 발명의 주요한 목적은 강유전체 또는 일렉트릿 메모리 재료에서 얻을 수 있는 압전기 효과에 기반한 비파괴성 읽기 동작을 가능하게 하는 데이 터 저장 장치를 제공하는 것이다.It is therefore a primary object of the present invention to provide a data storage device that enables non-destructive read operations based on piezoelectric effects obtainable from ferroelectric or electret memory materials.

본 발명의 또 주요한 목적은 압전기 효과에 기반하며 종래에 비해 훨씬 개선된 신호/잡음비를 갖는 매우 고속의 비파괴성 판독 방법을 제공하는 것이다.It is another main object of the present invention to provide a very fast non-destructive reading method which is based on piezoelectric effect and has a much improved signal / noise ratio over the prior art.

또 다른 특징 및 이점은 물론 상기 목적은 제 1 전극 세트가 전극에 대한 직각 방향으로 수평 연장하고 상기 전극의 두께보다 작은 거리로 표면으로부터 아래쪽으로 수직 연장하며 직사각형 프로파일을 갖는 다수의 평행한 트렌치를 포함하고, 상기 트렌치에 적어도 강유전체 또는 일렉트릿 메모리 재료가 제공되어 상기 트렌치의 측벽을 커버하고, 제 2 전극 세트는 두 세트의 전극으로서 제공되며, 각각의 전극 세트는 상기 트렌치에 제공되어 평행하며 상기 제 1 세트의 전극과 상호 접촉하지 않는 평행한 쌍전극을 포함하고, 상기 트렌치의 체적 중 상기 전극이 차지하지 않는 적어도 일부에 강유전성 재료가 제공되며, 상기 강유전체 또는 일렉트릿 재료는 압전기 특성을 갖는 연성의 또는 탄력적인 강유전체 또는 일렉트릿 재료이며 부가적으로 상기 제 2 세트의 전극과 상기 제 1 세트의 전극 사이에 전기적 절연을 제공하고, 이로써 적절히 인가된 힘을 받은 상기 제 2 세트의 쌍전극은 압전기 효과가 발생하도록 압전기 특성을 갖는 상기 연성 강유전체 또는 일렉트릿 재료에 측방향으로 배치될 수 있고, 상기 제 2 세트의 쌍전극과 상기 제 1 세트의 쌍전극 사이의 체적의 압전기 특성을 갖는 상기 연성 강유전체 또는 일렉트릿 재료는 상기 트렌치 내에 메모리 셀의 서브 셀을 형성하며, 상기 서브 셀은 각각의 쌍전극과 상기 제 1 세트의 교차 전극 사이에 전계를 인가함으로써 쓰기 동작을 위해 폴링될 수 있어, 상기 메모리 셀은 한 세트의 분극 상태의 형태로 2개 이상의 논리값 중 적어도 하나를 상기 서브 셀에 저장하도록 분극화되며, 쌍전극 사이, 및/또는 상기 쌍전극 중 적어도 하나와 상기 제 1 전극 세트의 인접 전극 중 적어도 하나 사이에 전압 전위를 인가함으로써 비파괴적으로 판독될 수 있으며, 장력 및/또는 압축력이 가해지는 상기 서브 셀의 강유전체 또는 일렉트릿 재료에 대해 상기 서브 셀에서 유도된 스트레인에 응하여 압전기 효과에 의해 분극 상태로부터 유도되는 파라미터의 검출을 가능하게 하고, 이로써 메모리 셀의 서브 셀의 논리 상태를 알아낼 수 있고 상기 서브 셀을 포함하는 메모리 셀에 저장된 논리값 또는 값들이 결정될 수 있는, 본 발명에 따른 데이터 저장 장치에 의해 달성된다.Still other features and advantages, as well as the above object, include a plurality of parallel trenches having a first profile in which the first set of electrodes extends horizontally in a direction perpendicular to the electrodes and extends downwardly from the surface at a distance less than the thickness of the electrodes and has a rectangular profile. At least a ferroelectric or electret memory material is provided in the trench to cover the sidewalls of the trench, and a second set of electrodes is provided as two sets of electrodes, each set of electrodes being provided in the trench to be parallel and A ferroelectric material is provided in at least a portion of the volume of the trench not occupied by the electrode, wherein the ferroelectric material or the electret material is ductile; Or a flexible ferroelectric or electret material and additionally The flexible ferroelectric or electret material having piezoelectric properties such that the second set of bielectrodes provides electrical insulation between two sets of electrodes and the first set of electrodes, whereby the appropriately applied force is applied to the second set of bielectrodes. Wherein the flexible ferroelectric or electret material having a piezoelectric characteristic of volume between the second set of bipolar electrodes and the first set of bipolar electrodes forms a subcell of a memory cell in the trench. And the subcells can be polled for a write operation by applying an electric field between each bielectrode and the first set of intersecting electrodes, such that the memory cell has two or more logic values in the form of a set of polarization states. At least one of which is polarized to store in the subcell, between the bipolar electrodes and / or at least one of the bipolar electrodes and the first electrode Non-destructive reading by applying a voltage potential between at least one of the adjacent electrodes of the pole set, to the strain induced in the subcell relative to the ferroelectric or electret material of the subcell subjected to tension and / or compressive forces In response to the piezoelectric effect, the detection of a parameter derived from the polarization state can be made possible, thereby enabling the logic state of the subcell of the memory cell to be determined and the logic value or values stored in the memory cell comprising the subcell determined. It is achieved by the data storage device according to the invention.

또 다른 특징 및 이점은 물론 상기 목적은 또한 데이터의 판독은 읽기 동작을 위해 선택된 메모리 셀의 서브 셀에 장력 및/또는 압축력을 가함으로써 수행되고, 스트레인에 응하여 상기 서브 셀로부터 압전기적으로 발생된 전압 또는 전류의 위상 및/또는 극성 및/또는 크기의 동시 검출은 상기 장력 및/또는 압축력의 인가에 기인하는 것을 특징으로 하는 방법에 의해 달성된다.Still other features and advantages, as well as the above object, furthermore, readout of the data is performed by applying tension and / or compressive forces to the subcells of the memory cell selected for the read operation, the voltage being piezoelectrically generated from the subcells in response to strain. Or simultaneous detection of the phase and / or polarity and / or magnitude of the current is attained by a method characterized by the application of said tension and / or compressive forces.

마지막으로, 또 다른 특징 및 이점은 물론 상기 목적은 본 발명에 따른 장치에서 쓰기/읽기 동작을 위한 압전기 메모리 셀의 쌍들을 폴링하는 방법 및 상기 쌍의 각각의 셀에 대향하는 쌍전극에 대해 직각으로 배향되는 2개의 폴링 방향 중 하나로 상기 쌍의 각각의 셀을 폴링하며, 이로써 상기 쌍의 두 셀에서 폴링 방향의 모든 4개의 가능한 치환이 실현될 수 있는 것을 특징으로 하는 폴링 방법에 의해 달성된다.Finally, as well as further features and advantages, the above object is a method of polling pairs of piezoelectric memory cells for a write / read operation in a device according to the invention and at right angles to a pair of electrodes opposite each cell of the pair. Polling each cell of the pair in one of two oriented polling directions, whereby all four possible substitutions of the polling direction in the two cells of the pair can be achieved by a polling method.

또 본 발명의 특징 및 이점들은 첨부한 종속항으로부터 명백해진다.Further features and advantages of the invention are apparent from the accompanying dependent claims.

본 발명은 다양한 바람직한 실시예들에 관련하여 첨부 도면을 참조로 보다 상세히 설명된다.The invention is described in more detail with reference to the accompanying drawings in connection with various preferred embodiments.

도 1a 및 1b는 각각 본 발명에 따른 장치의 제 1 바람직한 실시예에서 메모리 셀 배열 일부의 평면도 및 도 1a에서 A-A 선에 따른 단면도를 나타낸다.1A and 1B show, respectively, a top view of a portion of a memory cell arrangement and a cross sectional view along the line A-A in FIG.

도 2a 및 2b는 도 1a 및 1b에 대응하는 실시예의 도식적인 변형을 나타낸다.2A and 2B show schematic variations of the embodiment corresponding to FIGS. 1A and 1B.

도 3은 도 1의 바람직한 실시예에 따른 수동형 행렬 배치의 평면도를 개략적으로 나타낸다.FIG. 3 schematically shows a plan view of a passive matrix arrangement according to the preferred embodiment of FIG. 1.

도 4a-4d는 본 발명에 따른 장치에서 메모리 배열 일부에서의 쓰기 동작의 폴링 시퀀스의 단계들을 나타낸다.4A-4D illustrate steps of a polling sequence of write operations on a portion of a memory array in an apparatus in accordance with the present invention.

도 5a, 5c 및 도 5b, 5d는 평면도 및 도 5a 및 5c에서의 A-A 선에 따른 단면도를 각각 나타내며, 본 발명에 따른 장치에서 본 발명에 따른 방법의 실시예에 따라 판독을 행하는 원리를 개략적으로 설명한다.5a, 5c and 5b, 5d show a plan view and a cross sectional view along line AA in FIGS. 5a and 5c, respectively, schematically illustrating the principle of reading in accordance with an embodiment of the method according to the invention in an apparatus according to the invention Explain.

도 6a 및 6b는 각각 본 발명에 따른 장치의 제 2 바람직한 실시예의 일부의 평면도 및 이 평면도의 A-A 선에 따른 단면도를 나타낸다.6a and 6b respectively show a plan view of a part of a second preferred embodiment of the device according to the invention and a cross sectional view along line A-A of this plan view.

도 7a-7d는 도 6a 및 6b에 나타낸 것과 같은 장치의 실시예에서 쓰기 동작을 위한 메모리 셀의 폴링을 나타내며, 도 7a 및 7c는 평면도, 도 7b 및 도 7d는 각각 그 행렬 배치에 해당한다.7A-7D illustrate the polling of memory cells for write operations in embodiments of the device as shown in FIGS. 6A and 6B, FIGS. 7A and 7C are top views and FIGS. 7B and 7D correspond to their matrix arrangements, respectively.

도 8a, 8c 및 도 8b, 8d는 평면도 및 도 8a 및 8c에서의 A-A 선에 따른 단면도를 각각 나타내며, 본 발명에 따른 도 6a 및 6b의 실시예에서의 데이터 판독 방 법을 도 7a-7d에 나타낸 폴링 시퀀스에 기반하여 나타낸다.8A, 8C and 8B, 8D show a plan view and a cross sectional view along line AA in FIGS. 8A and 8C, respectively, and the method of reading data in the embodiment of FIGS. 6A and 6B according to the present invention in FIGS. 7A-7D. Based on the polling sequence shown.

하기에 본 발명에 따른 장치 및 방법의 다양한 바람직한 실시예의 보다 포괄적인 논의에 의해 본 발명의 일반적인 배경을 간단히 설명한다.The general background of the present invention is briefly described below by a more comprehensive discussion of various preferred embodiments of the device and method according to the present invention.

기본적으로 본 발명은 강유전체 또는 일렉트릿 재료의 압전기 효과를 이용하여 개개의 메모리 셀에 물리적 구동력을 발생시키고, 이들 셀로부터의 분극(논리 상태)-의존 압전기 전압 응답을 검출함으로써 강유전체 또는 일렉트릿 메모리 셀의 정보 내용을 비파괴적으로 판독할 수 있게 한다. 일반적인 구조가 설명되며, 이로써 압전기 드라이버 및 메모리 셀은 수동형 행렬 어드레싱 가능 배열로 조밀하게 레이아웃 될 수 있다. 이러한 구조는 강유전체 또는 일렉트릿 재료의 측방향으로, 즉 지지기판에 평행하게 분극화를 수반하고, 복합 메모리 구조의 적층에 호환성이 있는 공진 또는 비공진 마이크로 공학적 구조를 결합하여 높은 체적 데이터 밀도를 제공한다.Basically, the present invention takes advantage of the piezoelectric effect of ferroelectric or electret materials to generate physical driving forces in individual memory cells, and detects polarization (logical state) -dependent piezoelectric voltage responses from these cells to detect ferroelectric or electret memory cells. This allows nondestructive reading of the information content. The general structure is described whereby the piezoelectric driver and the memory cells can be densely laid out in a passive matrix addressable array. This structure involves polarization laterally, ie parallel to the support substrate, of the ferroelectric or electret material, and combines a resonant or non-resonant micro-engineered structure that is compatible with the stacking of composite memory structures to provide high volume data density. .

각종 바람직한 실시예를 설명한다. 도면들은 발명의 장치의 구성 부품의 본질적이고 기본적인 레이아웃 및 발명의 상기 장치로부터의 데이터 판독 방법 이면의 전반적인 원리를 나타낼 목적으로 이해되어야 한다. 더욱이, 간결함을 위해 다음에서 메모리 재료는 일렉트릿 재료가 될 수도 있지만 강유전체라 한다. 실제로 강유전성 재료는 일렉트릿 재료의 하위 분류로 적절히 간주될 수 있다.Various preferred embodiments are described. The drawings are to be understood for the purpose of illustrating the essential and basic layout of the components of the inventive device and the general principles behind the method of reading data from the inventive device. Moreover, for simplicity, the memory material in the following may be an electret material but is referred to as a ferroelectric. Indeed ferroelectric materials can be properly considered as a subclass of electret materials.

도 1a는 본 발명의 일 바람직한 실시예에 따른 메모리 셀 배열의 일부의 평면도이며, 도 1b는 A-A 선에 따른 단면도를 나타낸다. 단일 메모리 셀(1)의 위치 는 점선 윤곽선으로 개략적으로 나타낸다. 전극 배열(a_n, a_n+1, a_n+2, ‥·,)은 도 1b에서 잘 알 수 있듯이 전극(a_n)에 형성된 트렌치(3)를 메우는 기계적으로 연질의 탄력적인 절연 재료(2)에 매립된 두 세트의 전극(b_m, c_m)을 가로지른다. 트렌치(3) 내의 재료(2)는 강유전성 중합체가 바람직하며, 이는 항전계(coercive field)를 초과하는 세기의 전계에서 폴링될 수 있다. 일단 폴링되면, 강유전성 중합체는 분극을 계속 유지하며, 이 분극 방향 및 세기는 도 1a에 일부 나타낸 바와 같이 삽입형 전극들의 교차 행렬에 의해 형성된 비휘발성 메모리 셀 배치에서 논리값을 나타낸다. 전극(a_n)과 쌍전극 세트(b_m, c_m) 사이의 각 교차점에서, 메모리 셀(1)의 3개의 압전기적 활성화 서브 셀이 형성될 수 있고, 이는 도 1b에서 α_n1, α_n2, β_n 으로 나타낸다. 서브 셀(α_n1, α_n2)은 공통 전극(a_n, b_m, c_m ) 사이에 각각 전압이 인가될 때 강전계가 가해진 강유전성 중합체의 체적에 상당한다. 이들 서브 셀은 작으며, 셀(β_n)은 전극(b_m, c_m) 사이에 전압이 인가될 때 강전계가 가해지는 전극(b _m, c_m) 사이의 기다란 체적의 강유전성 중합체에 해당한다. 폴링은 강유전성 중합체에 압전기 응답을 부여하는데, 압전기 응답은 도 1a 및 1b에 나타낸 구성에서 쌍전극(b_m, c_m)을 트렌치(3)에서 측면으로 이동시키며, 이동의 정확한 방향 및 크기는 강유전성 재료(2)의 폴링 방향 및 서브 셀(α_n1, α_n2)에서의 전계 방향 및 세기에 좌우된다. 1A is a plan view of a portion of a memory cell arrangement in accordance with one preferred embodiment of the present invention, and FIG. 1B is a cross sectional view along line AA. The location of a single memory cell 1 is schematically represented by the dotted outline. The electrode arrays a _n , a _{n + 1} , a _{n + 2} ,..., As shown in FIG. 1B are mechanically soft and elastic insulating materials filling the trenches 3 formed in the electrodes a _n . It crosses two sets of electrodes (b _m , c _m ) embedded in 2). The material 2 in the trench 3 is preferably a ferroelectric polymer, which can be polled in an electric field of intensity above the coercive field. Once polled, the ferroelectric polymer continues to maintain polarization, which polarization direction and intensity represent logic in the non-volatile memory cell arrangement formed by the intersecting matrix of intercalated electrodes, as shown in part in FIG. 1A. At each intersection between the electrode a _n and the bielectrode set b _m , c _m , three piezoelectrically active subcells of the memory cell 1 can be formed, which is α _n1 , α _n2 in FIG. 1B. , β _n . The _subcells α _n1 and α _n2 correspond to the volume of the ferroelectric polymer to which the ferroelectric field is applied when voltage is applied between the common electrodes a _n , b _m and c _m , respectively. These sub-cell is small, and corresponds to ferroelectric polymer of the elongated volume between the cells (β _n) are electrodes (b _m, c _m) electrode is applied boundaries strong field when the voltage between the application (b _m, c _m) . Polling imparts a piezoelectric response to the ferroelectric polymer, which moves the bipolar electrodes b _m , c _m laterally in the trench 3 in the configuration shown in FIGS. 1A and 1B, and the exact direction and magnitude of the movement is ferroelectric It depends on the polling direction of the material 2 and the electric field direction and intensity in the _subcells α _n1 , α _n2 .

도 2a는 도 1a 및 1b의 기본 설계의 변형을 나타내는 평면도이며, 서브 셀( α_n1, α_n2, β_n)에서 트렌치(3)의 바닥이 강유전성 재료(2)와 다른 지지재료(4)로 메워진다. 이는 도 2b에서 쉽게 알 수 있으며, 도 2b는 도 2a의 A-A 선에 따른 단면을 나타낸다. 메모리 셀(1)은 이전과 같이 점선 윤곽선으로 나타낸다. 트렌치(3) 바닥의 적절한 지지재료(4) 선택에 의해 전극(b_m, c_m)의 기계적 응답이 소정 응용에 대해 최적화될 수 있다. 이 재료는 강유전체 또는 압전기일 필요는 없고 광범위한 재료로부터 선택될 수 있다. 그러므로, 연질이고 탄력적이어서, 전극(b_m, c_m)의 측면 이동에 대한 제약을 적게 줄 수도 있다. 어떤 경우에는, 전극(b_m, c_m)의 기계적 이동 특성에 영향을 주도록 기계적인 손실 특성이 선택될 수도 있다. 서브 셀(α_n1, α_n2, β_n)의 공진 여자(勵磁) 도중 원하는 기계적 Q 값을 달성하기 위한 에너지 손실의 조절이 그 예이다. 특정 기계적 특성을 얻기 위해, 바닥층 재료(4)는 상부에 있는 서브 셀(α_n1, α_n2, β_n)의 강유전성 재료(2) 및/또는 전극(b_m, c_m)에 접착될 수도 있고 접착되지 않을 수도 있다.FIG. 2A is a plan view showing a modification of the basic design of FIGS. 1A and 1B, in which the bottom of the trench 3 in the _subcells α _n1 , α _n2 , β _n is a ferroelectric material 2 and other supporting material 4. Filled up. This can be easily seen in Fig. 2b, which shows a cross section along line AA of Fig. 2a. The memory cell 1 is represented by a dotted line outline as before. By selecting the appropriate support material 4 at the bottom of the trench 3, the mechanical response of the electrodes b _m , c _m can be optimized for a given application. This material need not be ferroelectric or piezoelectric but can be selected from a wide range of materials. Therefore, it may be soft and elastic, so that the constraint on the lateral movement of the electrodes b _m and c _m may be lessened. In some cases, mechanical loss characteristics may be selected to affect the mechanical movement characteristics of the electrodes b _m and c _m . An example is the adjustment of energy loss to achieve the desired mechanical Q value during the resonant excitation of the subcells α _n1 , α _n2 , β _n . In order to obtain certain mechanical properties, the bottom layer material 4 may be adhered to the ferroelectric material 2 and / or the electrodes b _m , c _m of the upper _subcells α _n1 , α _n2 , β _n . It may not adhere.

도 3은 본 발명에 따른 바람직한 실시예를 나타내는 교차점 수동형 행렬 배치를 개략적으로 나타낸다. 전극 레이아웃만 도시한다. 도 1b 및 도 2b에 나타낸 것에 대응하는 메모리 셀(1)은 점선 윤곽선 내에 나타낸다. 이 어드레싱 배치는 "수직" 전극이 이제 평행한 쌍전극(b_m, c_m)(1 ≤m ≤M, M은 각각의 수평 전극(a _n)(1 ≤n ≤N)에 따른 메모리 셀(1)의 수, N은 각각의 수직 전극 세트(b_m, c_m)에 따른 메 모리 셀(1)의 수)이라는 점에서 종래의 통상적인 수동형 행렬 어드레싱 구성과 다르다. 명백하게, 각 교차점에 형성된 메모리 셀에서 강유전성 재료(2)를 적절히 폴링함으로써 데이터가 행렬의 M ×N 교차점에 저장될 수 있다. 본 발명에 의하면, 메모리 셀(1)의 데이터 반송 서브 셀은 α_n1 및 α_n2형이며, 거시적 서브 셀(β_n)은 저장된 데이터의 판독에 사용된다(하기 참조). 도 1b 및 도 2b로부터 알 수 있듯이, 서브 셀(α_n1, α_n2)은 분극이 트렌치(3)의 측벽으로부터 쌍전극(b_m 또는 c_m) 중 하나를 또는 반대 방향을 지시하도록 각각 폴링될 수 있다. 이는 대체로 폴링 배치의 4개의 다른 조합을 제공하며, 서브 셀(α_n1, α_n2) 상에서 분극 방향의 순열을 가능케 한다. 그러나, 수동형 행렬 어드레싱 배열이 사용되어 행렬 교차점의 강유전체를 폴링하는 경우, 종래에는 개개의 메모리 셀의 폴링(기입)시 교차선에 인가되는 전압이 주의 깊게 선택되어 행렬의 다른 교차점에서 선택되지 않은 셀을 교란시키지 않아야 하는, 수평 및 수직 방향으로 단일 전극에 의한 행렬 어드레싱이 잘 알려져 있다. 이 점에 대하여 예를 들어 본 출원의 참조문헌인 노르웨이 특허 출원 제 20003508 호를 참조할 수 있다. 보다 면밀한 연구는 어드레싱 되지 않은 셀의 교란이 모든 행렬 전극에 대한 동등한 전압 인가에 의해 최소화될 수 있다는 점을 보여준다. 하나의 해법을 도 3에 나타내며, 이는 기입 사이클 동안 선택된 셀을 폴링하는데 사용되는 비-선택 셀을 전압(V_p)의 최대 1/3에 노출시킨다.Figure 3 schematically shows a crossover passive matrix arrangement representing a preferred embodiment according to the present invention. Only the electrode layout is shown. The memory cells 1 corresponding to those shown in FIGS. 1B and 2B are shown in dashed outline. This addressing arrangement is characterized by the fact that the " vertical " electrodes are now parallel bielectrodes b _m , c _m (1 ≦ _m ≦ M, where M is a memory cell corresponding to each horizontal electrode a _n (1 ≦ n ≦ N) The number of 1), N, is different from the conventional passive matrix addressing configuration in that N is the number of memory cells 1 according to the respective vertical electrode sets b _m and c _m . Clearly, by properly polling the ferroelectric material 2 in the memory cells formed at each intersection, data can be stored at the M × N intersection of the matrix. According to the present invention, the data carrying subcells of the memory cell 1 are of type α _n1 and α _n2 , and the macro subcell β _n is used for reading stored data (see below). As can be seen from FIGS. 1B and 2B, the _subcells α _n1 , α _n2 are to be polled so that the polarization points from one side of the trench 3 to one of the dipoles b _m or c _m or in opposite directions, respectively. Can be. This generally provides four different combinations of polling arrangements and allows permutation in the polarization direction on the subcells α _n1 and α _n2 . However, when a passive matrix addressing array is used to poll the ferroelectrics of a matrix intersection, conventionally, the voltage applied to the intersection line during polling (writing) of individual memory cells is carefully selected so that cells not selected at other intersections of the matrix are selected. Matrix addressing by a single electrode in the horizontal and vertical directions, which should not disturb, is well known. In this regard, reference may be made, for example, to Norwegian Patent Application No. 20003508, which is a reference of the present application. A closer study shows that disturbance of unaddressed cells can be minimized by applying equal voltages to all matrix electrodes. One solution is shown in FIG. 3, which exposes a non-selected cell used to poll the selected cell during a write cycle at up to one third of the voltage V _p .

도 4a-4d는 5개의 메모리 셀(1)을 포함하는 메모리 행렬의 일부에 대한 활성 화 및 쓰기 동작에 이르는 폴링 시퀀스의 제 1 단계를 나타내며, 각각의 메모리 셀(1)은 도 1a 또는 도 2a에 나타낸 것에 해당하는 위치를 차지하지만 여기서는 구체적으로 도시하지 않는다. 우선, 서브 셀(β_n)은 이어지는 데이터 판독시 드라이버 셀로서 기능할 준비를 하기 위해 폴링된다. 이는 전극(b_m, c_m) 사이에 전압(V_p )을 인가함으로써 도 4a에 나타낸 바와 같이 달성된다. 이 전압은 강유전체에 항전계를 초과하는 전계를 형성하도록 선택되어, 도면에서 화살표로 나타낸 방향으로 강유전체를 분극화시킨다. 모든 교차 전극(a_n, ‥·)은 V_p/2로 유지되어, 강유전체의 강력한 비선형 히스테리시스 특성으로 인해 모든 서브 셀(α)에서 분극 응답이 거의 없거나 전혀 없는 것으로 나타난다. 이 전압은 다르게 선택될 수도 있고, 혹은 쓰기 동작중에 서브 셀(α)에서의 분극 상태가 이어서 설정되기 때문에 전극(a_n, ‥·)이 부동하게 될 수도 있다. 도 4b는 전극(a_n) 상의 서브 셀(α_n1, α_n2 )이 쓰기 동작을 위해 어떻게 폴링되어 이 경우에 1 비트의 정보, 예를 들어 논리 "1"을 나타내도록 선택되는 분극 상태를 부호화하는지 나타낸다. 알 수 있듯이, 인가된 전압은 분극화가 쌍전극(b_m, c_m)으로부터 트렌치(3)의 측벽을 향해 바깥쪽으로 대칭적으로 이루어지게 하는 한편, 쌍전극을 따르는 모든 다른 서브 셀(α) 상의 전압은 V_p/3 미만, 즉 분극 스위칭 임계 미만을 그대로 유지한다. 도 4c는 전극(a_n+1)에 대한 논리 상태 "0"의 부호화를 나타낸다. 알 수 있듯이, 전극(a_n+1)에 대한 셀(α_n1, α_n2)에서의 분극화는 전극(a_n)의 경우와 비교해 반대이다. 이 경우 행렬의 전극에 인가되는 전압 세트는 도 4c에 국소적으로 나타낸 것과 같으며, 복잡한 행렬에 대해서는 도 3에 나타낸 것과 같다. 또한 도 3에는 점선 원으로 나타낸 (a_n, (b_m, c_m))의 메모리 셀(1)에 "1" 비트를 기입하는데 사용되는 전압(괄호 안에) 세트를 나타낸다. 또한 도 4d를 참조하여 유사한 방식으로 행렬에 대한 기입이 진행된다. 상술한 바와 같이 셀(α_n1, α_n2)의 분극 방향을 치환함으로써 분명하게 가능한 멀티비트 부호화는 여기서 연상되지 않았다는 점을 주목한다. 보다 정밀한 조사는 도시한 바와 같은 기입 사이클에서 전극(b_m, c_m) 사이에 V_p/3을 초과하는 전압이 필요하다는 것을 보여준다. 그러나 이 점에 있어서는 하기의 본 발명의 다른 바람직한 실시예의 설명을 참조한다.4A-4D illustrate the first phase of a polling sequence leading to activation and write operations for a portion of a memory matrix comprising five memory cells 1, each memory cell 1 being shown in FIG. 1A or 2A. It occupies a position corresponding to that shown in, but is not specifically illustrated here. First, subcell β _n is polled to prepare to function as a driver cell upon subsequent data read. This is accomplished as shown in FIG. 4A by applying a voltage V _p between the electrodes b _m and c _m . This voltage is selected to form an electric field exceeding the constant electric field in the ferroelectric, thereby polarizing the ferroelectric in the direction indicated by the arrow in the figure. All cross electrodes a _n ,... Are maintained at V _p / 2, resulting in little or no polarization response in all subcells α due to the strong nonlinear hysteresis characteristics of the ferroelectric. This voltage may be selected differently, or the electrodes a _n ,... May float because the polarization state in the subcell α is subsequently set during the write operation. 4B encodes a polarization state in which the subcells α _n1 , α _n2 on the electrode a _n are polled for a write operation and in this case are selected to represent one bit of information, for example a logic “1”. Indicates whether it is As can be seen, the applied voltage causes the polarization to be symmetrically outward from the dipoles b _m , c _m outwards towards the sidewall of the trench 3, while on all other subcells α along the dipole. The voltage remains below V _p / 3, i.e. below the polarization switching threshold. 4C shows the encoding of logic state “0” for electrode a _{n + 1} . As can be seen, the polarization in the cells α _n1 , α _n2 with respect to the electrode a _{n + 1} is opposite as compared with the case of the electrode a _n . In this case, the set of voltages applied to the electrodes of the matrix is as shown locally in FIG. 4C, and for the complex matrix as shown in FIG. Also shown in FIG. 3 is a set of voltages (in parentheses) used to write " 1 " bits into the memory cells 1 of (a _n , (b _m , c _m )) indicated by dashed circles. In addition, writing of the matrix proceeds in a similar manner with reference to FIG. 4D. Note that multi-bit coding that is clearly possible by replacing the polarization directions of the cells α _n1 and α _n2 as described above is not associated here. Closer investigation shows that a voltage in excess of V _p / 3 is required between the electrodes b _m , c _m in the write cycle as shown. However, in this regard, reference is made to the description of other preferred embodiments of the present invention below.

도 5a-5d는 행렬로부터 데이터가 어떻게 판독될 수 있는지를 나타낸다. 도 5a 및 5c는 2개의 다른 순간의 메모리 행렬의 평면도를 나타내고, 도 5b 및 5d는 A-A 선에 따른 각각의 단면도를 나타낸다. 메모리 셀(1)의 개략적인 위치는 이전과 같이 점선 윤곽선으로 나타낸다. 쌍전극(b_m, c_m)은 쌍전극의 길이를 따르는 모든 전극에 대한 서브 셀(α_n1, α_n2)에 강유전성 재료의 국소 폴링 방향을 따라 압축/신장을 가하는 여자기(勵磁機) 유닛으로서 작용한다. 문헌에 공지된 바와 같이, 압전기 응답은 폴링 방향에 좌우되는 극성을 갖는 서브 셀(α_n1, α_n2)로부터 유도된다. 도 5a 및 5b에 진동 사이클의 극한을 나타내는 두 순간의 쌍전극(b_m, c_m) 의 위치를 나타낸다. 도 5a에서 쌍전극(b_m, c_m)은 멀리 떨어져 있고, 쌍전극(b_m , c_m)의 길이를 따르는 모든 셀(α_n1, α_n2)은 측면으로 압축된다. 도 5b에서 나중 시점에 대응하여 쌍전극(b_m, c_m)이 그 사이의 간극을 줄이도록 이동하여, 어느 한 쪽의 셀(α_n1, α_n2)을 신장시킨다. 각 전극(a_n, ‥·)의 셀(α_n1, α_n2) 사이에 협력적으로 작용하는 압전기 효과에 의해, 각 전극(a_n, ‥·)과 적당한 기준(예를 들어, 전극(b_m, c_m)에 대한 평균 또는 중간 전위) 사이에 전압이 발생한다. 그리고 이들 전압의 위상 또는 순간적인 극성이 전극(a_n, ‥·)과 쌍전극(b_m, c_m) 사이의 교차점으로 나타낸 각 메모리 셀(1)의 논리 상태에 유일하게 연결될 수 있다. 하기에 예시하는 바와 같이, 몇 가지 독특한 판독 구조가 이 기본 진동 구조에 기초할 수 있다.5A-5D show how data can be read from a matrix. 5A and 5C show plan views of two different instantaneous memory matrices, while FIGS. 5B and 5D show respective cross sections along the AA line. The schematic position of the memory cell 1 is indicated by the dotted line outline as before. The bipolar electrodes b _m and c _m are excitons which apply compression / extension to the subcells α _n1 and α _n2 for all the electrodes along the length of the bipolar electrode along the local polling direction of the ferroelectric material. Act as a unit As is known in the literature, piezoelectric responses are derived from _subcells α _n1 , α _n2 having polarities that depend on the polling direction. 5A and 5B show the positions of the dipoles b _m and c _m at the two instants representing the limit of the vibration cycle. In FIG. 5A, the dipoles b _m and c _m are far apart, and all the cells α _n1 and α _n2 along the length of the dipoles b _m and c _m are compressed laterally. In FIG. 5B, the bielectrodes b _m and c _m are moved to reduce the gap therebetween to elongate one of the cells α _n1 and α _n2 . Each electrode (a _n, ‥ ·) of the cell (α _n1, α _n2) by the piezoelectric effect acting between the cooperative, each electrode (a _n, ‥ ·) and a suitable reference (e.g., electrode (b _m , c _m ), mean or intermediate potential). And the phase or instantaneous polarity of these voltages can be uniquely connected to the logic state of each memory cell 1 indicated by the intersection between the electrodes a _n ,... And the bielectrodes b _m , c _m . As illustrated below, some unique read structures can be based on this basic vibration structure.

예시 1: 공진 여자Example 1: resonant excitation

재료, 치수 및 선택되는 기하학에 따라, 도 5에 나타낸 진동 운동이 공진 여자될 수도 있다. 재료의 적절한 선택에 기초하여 쉽게 확인될 수 있듯이, 도 5에 나타낸 것과 같이 마이크로미터 크기의 셀 폭을 갖는 구조의 자유 진동 주파수는 수백 ㎑ 내지 수백 ㎒ 범위로 상당히 높다. 달성되는 Q 값에 따라, 쌍전극(b_m, c_m)에 대한 저전압 여자에 의해 판독이 행해질 수 있으며, 판독 신호에서 픽-업 및 크로스토크를 최소화한다. 결정적으로, 도 5의 판독 구조는 대규모의 평행 위치 및 그에 따른 높은 데이터 출력 속도의 기회를 제공한다. Depending on the material, dimensions, and geometry selected, the vibrational motion shown in FIG. 5 may be resonance excited. As can be readily identified based on the proper choice of material, the free vibration frequency of structures with cell widths of micrometer size, as shown in FIG. 5, is quite high in the range of hundreds of kilohertz to hundreds of MHz. Depending on the value of Q achieved, reading can be done by low voltage excitation to the dipoles b _m , c _m , minimizing pick-up and crosstalk in the read signal. Crucially, the read structure of FIG. 5 offers the opportunity for large parallel positions and hence high data output rates.

예시 2: 링-다운 검출Example 2: Ring-Down Detection

충분히 높은 기계적 Q 값의 제공이 달성되면, 쌍전극(b_m, c_m)의 전기적 여자가 오프된 후 1 시간동안 진동이 지속되어, 여자 전압을 교란시키지 않고 판독을 가능케 한다.If the provision of a sufficiently high mechanical Q value is achieved, the vibration lasts for one hour after the electrical excitation of the bipolar electrodes b _m , c _m is turned off, enabling reading without disturbing the excitation voltage.

예시 3: 임펄스 검출Example 3: impulse detection

사인 곡선형 또는 다른 주기적 전압에 의해 쌍전극(b_m, c_m)을 여자시키는 대신, 1 단계 또는 델타 펄스가 적용되어 α_n1, α_n2 셀의 압축 또는 신장을 일으킨다. 압전기 스파크 발생기가 유사하다. 이는 매우 고속의 판독 수단을 제공하는데, 서브 셀(α_n1, α_n2)을 가로지르는 압축 음파의 이동 시간은 통상적인 메모리 구조에서 서브-나노초 레짐(regime)에 있기 때문이다.Instead of exciting the _dipoles b _m , c _m by sinusoidal or other periodic voltages, a one-step or delta pulse is applied to cause compression or stretching of the alpha _n1 , alpha _n2 cells. Piezo spark generators are similar. This provides a very fast reading means, since the travel time of the compressed sound waves across the _subcells α _n1 and α _n2 is in the sub-nanosecond regime in the conventional memory structure.

도 6a 및 6b는 각각 도 1 및 도 2에 나타낸 것과 많은 점이 상당히 비슷하지만 데이터 판독시 쌍전극(b_m, c_m)이 다른 방식으로 여자되는 메모리 디바이스 구조의 평면도 및 도 6a의 A-A 선에 따른 단면도를 나타낸다. 이에 상응하여, 전체 구조 및 데이터의 부호화(기입) 및 판독에 있어서 어느 정도의 물리적 차이점이 있다. 쌍전극(b_m, c_m) 사이의 부피 또는 간극(β_n)은 전기적으로 절연되는 것 외에도 비-압전기가 쌍전극에 모두 잘 부착되는 재료로 메워져, 서로 일정 거리를 유지한다. 각 전극(a_n, a_n+1, a_n+2, ‥·,)에서 메모리 셀(1)의 서브 셀(α_n1 , α_n2)의 폴링은 도 7에 나타낸 것과 같이, 도 3 및 도 4와 관련하여 도 7을 참조로 하기에 설명 하는 공동 작용 전압 프로토콜과 유사하게 진행된다.6A and 6B are similar in many respects to those shown in FIGS. 1 and 2, respectively, but according to the plan view of the memory device structure in which the bipolar electrodes b _m and c _m are _excited in different ways, and along line AA of FIG. The cross section is shown. Correspondingly, there are some physical differences in the overall structure and encoding (writing) and reading of the data. In addition to being electrically insulated, the volume or gap β _n between the bielectrodes b _m and c _m is filled with a material in which the non-piezoelectric is well attached to the bipolar electrodes, maintaining a certain distance from each other. Polling of the _subcells α _n1 and α _n2 of the memory cell 1 at each electrode a _n , a _{n + 1} , a _{n + 2} ,..., Is shown in FIG. 3 and FIG. With respect to 4 it proceeds similarly to the synergistic voltage protocol described below with reference to FIG. 7.

도 7a-7d는 메모리 셀(1)의 서브 셀(α_n1, α_n2)이 어떻게 대향하는 쌍전극에 대해 서로 반대 폴링 방향으로 폴링될 수 있는지를 나타낸다. 도 7a의 평면도 및 이에 대응하는 도 7b의 행렬 배치는 점선 윤곽선으로 나타낸 메모리 셀(1)의 서브 셀(α_n1)의 폴링을 나타내고, 마찬가지로 도 7c 및 7d는 동일한 배치에서 서브 셀(α_n2)의 폴링을 나타낸다. 이것은 더 이상 부피(β_n)의 강유전성 재료를 분극화시킬 필요 또는 위험이 없기 때문에 V_p/3을 초과하는 전압의 교란에 노출되지 않는 비-선택 서브 셀을 갖는 수동형 행렬에서도 가능하다. 따라서, 대체로 2개의 셀(α_n1, α_n2)에서 모든 4개의 순열의 폴링 택일이 실현될 수 있다.7A-7D show how the _subcells α _n1 and α _n2 of the memory cell 1 can be polled in opposite polling directions with respect to opposite bipolar electrodes. The top view of FIG. 7A and the corresponding matrix arrangement of FIG. 7B show the polling of the _subcells α _n1 of the memory cell 1 represented by the dotted line outline, and similarly FIGS. 7C and 7D show the subcells α _n2 in the same arrangement. Indicates polling. This is also possible in passive matrices with non-selective subcells that are no longer exposed to disturbances of voltages above V _p / 3 because there is no need or danger to polarize the volume β _n ferroelectric material. Thus, polling alternatives of all four permutations can be realized in generally two cells α _n1 and α _n2 .

도 8a-8d는 도 6 및 도 7에 나타낸 것과 같은 배치의 메모리 셀(1)로부터의 데이터 판독을 나타낸다. 도 8a 및 8c는 본 발명의 장치의 일부인 메모리의 평면도를 나타내며, 도 8b 및 8d는 도 8a 및 8c의 A-A 선에 따른 각각의 단면도를 나타낸다. 또 서브 셀(α_n, ‥·, β_n)을 갖는 메모리 셀(1)의 위치는 점선 윤곽선으로 나타낸다. 도시한 바와 같이, 전극(a_n-a_n+5)에 인접하는 서브 셀(α_n-α _n+5)은 이들 전극과 쌍전극(b_m, c_m) 사이에 전압이 인가될 때 쌍전극(b_m, c_m)에 합력(net force)이 가해져 쌍전극(b_m, c_m)을 한쪽으로 끌어당기거나/밀어내도록 폴링된다. 사인 곡선형 전압의 인가는 도 8a 및 8b에 두 시점에서 나타낸 바와 같이 한 유닛으로서 쌍전극(b_m, c_m)의 좌우 진동을 일으킨다. 뚜렷하게, 전극(a_n, a_n+5 ) 상의 드라이버 유닛과 같은 드라이버 유닛의 개수 및 위치는 각각의 특정 경우에 따라 선택되어, 너무 많은 메모리 용량을 희생하지 않고 쌍전극(b_m, c_m)의 적절한 전체 여자를 달성할 수 있다. 도 8a에서 전극(a_n+2, a_n+3, a_n+4) 상의 메모리 셀(1)은 여자 사이클의 각 지점에서 응답(+V, -V, 0 V)을 각각 산출하는 데이터로 부호화된다. 전압은 압전기적으로 발생되고, 상기 도 5와 관련한 다른 모드의 여자에 관한 설명을 여기에 적용한다. 본 경우에서 특정 범위의 멀티비트 부호화의 옵션은 여자를 목적으로 하는 α_n1 및 α_n2 셀 사용의 단점을 덜어준다.8A-8D illustrate reading data from memory cells 1 in the arrangement as shown in FIGS. 6 and 7. 8A and 8C show top views of a memory that is part of the device of the present invention, and FIGS. 8B and 8D show cross-sectional views respectively along line AA of FIGS. 8A and 8C. In addition, the position of the memory cell 1 which has subcell (alpha, _n , ..., _n ) is shown by the dotted line outline. As shown, the subcells α _n -α _{n + 5} adjacent to the electrodes a _n -a _{n + 5} are paired when a voltage is applied between these electrodes and the bielectrodes b _m , c _m . electrodes (b _m, c _m) the resultant force (net force) is applied polling naedorok electrode pair pull (b _m, c _m) to one side or pulling / pushing on. Application of a sinusoidal voltage causes left and right oscillations of the dipoles b _m and c _m as one unit, as shown at two time points in FIGS. 8A and 8B. Apparently, the number and location of driver units, such as driver units on electrodes a _n and a _{n + 5} , are selected according to each particular case, so that the dipoles b _m and c _m are not sacrificed without sacrificing too much memory capacity. Let's achieve a proper full woman. In FIG. 8A, the memory cells 1 on the electrodes a _{n + 2} , a _{n + 3} , and a _{n + 4} are data for calculating the response (+ V, −V, 0 V) at each point of the excitation cycle. Is encoded. The voltage is piezoelectrically generated and the description of the excitation of the other modes in connection with FIG. 5 applies here. In this case, the option of a specific range of multibit coding alleviates the disadvantages of using α _n1 and α _n2 cells for excitation purposes.

어떻게 절연 재료층이 인가되어 메모리 셀 및 보조 회로를 밀봉 및 보호하는지에 대해서는 상기 참조한 도면들에 도시하지 않는다. 실제로, 전체 디바이스의 이동부 상부의 재료는 운동을 과도하게 감쇄 또는 억제시키는 것을 피하도록 선택 및 적용되어야 한다. 또한, 전기 도전층이 절연층 상부에 인가되어 잡음 및 픽-업에 대한 전기적 차폐를 제공할 수도 있다. 여기서 설명한 바와 같이 제 1 층의 상부에 스택 구조를 세우는 것이 바람직한 경우, 분극화 절차 및 스택의 층들간 재료 등을 포함하는 것이 필요할 수도 있다. 이는 당업자들에게 명백한 것으로 간주되며 여기서 더 이상 논의하지 않는다.How the insulating material layer is applied to seal and protect the memory cell and the auxiliary circuit is not shown in the above referenced figures. Indeed, the material on top of the moving part of the entire device should be selected and applied to avoid excessive attenuation or inhibition of movement. An electrically conductive layer may also be applied over the insulating layer to provide electrical shielding for noise and pick-up. Where it is desirable to build a stack structure on top of the first layer as described herein, it may be necessary to include polarization procedures, interlayer materials of the stack, and the like. This is considered to be apparent to those skilled in the art and is not discussed further here.

상기로부터 명백하듯이, 본 발명은 본래 평면이며 다층 스태킹에 호환성이 있는 조밀하게 배열된 압전기 미세 구조의 확립에 대한 새로운 기회를 제공한다. 마이크로 공학적 운동은 정확히 제어된 재료 및 치수를 갖는 명확한 체적으로 일어 난다. 쌍전극을 구비한 새로운 수동형 행렬 구조는 메모리 셀의 구성은 물론, 메모리 셀에 대한 데이터 기입, 메모리 셀로부터의 데이터 검색 및 메모리 셀에 새로운 데이터의 재기입에 대한 다수의 다른 방법들을 제공한다. 상술한 바람직한 실시예들과 같이 여기에 나타낸 것들의 확장 및 변형은 당업자들에게 명백한 것이며, 본 특허 출원에 포함된 것과 같이 청구된다.As is evident from the above, the present invention offers new opportunities for the establishment of densely arranged piezoelectric microstructures that are inherently planar and compatible with multilayer stacking. Micro-engineered movements occur with clear volumes with precisely controlled materials and dimensions. The new passive matrix structure with bielectrodes provides a number of other methods for the construction of memory cells, as well as for writing data to memory cells, retrieving data from memory cells, and rewriting new data into memory cells. Extensions and variations of those shown herein, such as the preferred embodiments described above, are apparent to those skilled in the art and are claimed as included in this patent application.

본 발명은 전체적인 측면에서 이미 종래의 디바이스들로부터 공지되어 있는 메모리 셀의 수동형 행렬-어드레싱 가능 배열을 제공하며, 메모리 재료, 예를 들어 강유전성 중합체 층은 평행한 스트립형 전극을 구비한 제 1 전극층과 평행한 스트립형 전극으로 이루어진 제 2 층 사이에 개재되지만 제 1 세트의 전극들에 수직으로 배향됨으로써, 배열 내의 어떠한 메모리 셀에서도 쓰기/읽기 동작을 위해 고유하게 어드레싱될 수 있다. 디바이스 두께는 1 마이크로미터의 몇 분의 1이고 전극은 조밀한 배치로 제공되며 전극 패턴화에 사용되는 포토리소그래피 및 에칭 기술에 의해 현재 제공되는 해상도로 제공될 수 있는 라인 폭 또는 최소 피쳐(feature) 크기에 가까운 메모리 셀 피치를 얻을 수 있기 때문에 종래의 디바이스에서 매우 높은 저장 밀도가 얻어질 수 있다. 메모리 층은 물론 디바이스에 전체적이고 연속적인 층으로서 배치되며 패터닝이 필요 없다. 현재의 포토마이크로리소그래피 및 에칭 기술로 얻을 수 있는 최소 피쳐 크기에 가까운 메모리 셀 피치와 메모리 셀 크기와의 밀접한 관계는 약 25 bit/㎛²(메모리 셀당 1 비트) 또는 그 이상의 면적 저장 밀도의 가능성을 제공한다. The present invention in its entirety provides a passive matrix-addressable arrangement of memory cells already known from conventional devices, wherein the memory material, for example a ferroelectric polymer layer, comprises: a first electrode layer having parallel strip-shaped electrodes; Interposed between a second layer of parallel strip-shaped electrodes but oriented perpendicular to the first set of electrodes, it can be uniquely addressed for write / read operations in any memory cell in the array. The device thickness is a fraction of one micrometer and the electrodes are provided in dense arrangements and line widths or minimum features that can be provided at the resolution currently provided by photolithography and etching techniques used for electrode patterning. Since a memory cell pitch close to size can be obtained, a very high storage density can be obtained in a conventional device. The memory layer is, of course, disposed as a complete, continuous layer in the device and does not require patterning. The close relationship between memory cell pitch and memory cell size close to the minimum feature size achievable with current photomicrolithography and etching techniques suggests the possibility of an area storage density of about 25 bit / μm ² (1 bit per memory cell) or more. to provide.

본 발명에서 종래의 기술로 제공되어 패턴화되는 쌍전극(b, c)을 수용하기 위해 트렌치(3)는 이용할 수 있는 설계 규칙에 의해 제공되는 최소 피쳐 사이즈의 적어도 2배의 폭을 가져야 한다. 그러나, 예를 들어 PCT/NO02/00414를 참조하면 종래 기술에서와 같이 본 발명의 전극들은 모두 소위 조밀한 배열로 제공될 수 있으며, 또한 트렌치(3)는 조밀한 배열로 제공될 수 있는 것으로 관찰되기 때문에, 전극(a)에 대해 수직으로 배향되는 평행한 인접 트렌치들간 거리는 실제로 매우 작게 할 수 있다. 그러나, 이것은 여전히 본 발명에 따른 장치의 면적 저장 밀도가 조밀한 전극 배치를 갖는 종래 기술의 메모리 소자로 달성할 수 있는 밀도의 1/2 미만인 것을 의미하지만, 본 발명의 메모리 행렬의 두께는 전극(a)의 두께와 동일하다는 점을 명심해야 한다. 즉, 본 발명에 따른 장치의 모든 기능부는 전극(a)을 구성하는 전극층 내에 포함되며, 이는 상술한 바와 같이 메모리 행렬이 3개의 연속하는 스택층으로 구성되는 종래 기술의 샌드위치 구조와 대조를 이룬다. 이것은 본 발명에 따른 장치가 개선된 체적 저장 밀도를 제공할 가능성을 제공하는데, 다시 말하면, 메모리 셀의 수 또는 체적 단위당 저장되는 비트가 종래 기술에서와 거의 동등하며, 본 발명에 멀티비트 부호화가 실시된다면, 멀티비트 부호화에 의지함으로써 보다 향상될 수 있다. 전극(b, c)의 치환 또는 이동이 측방향, 즉 수평 방향으로 일어나고, 메모리 재료의 응력 벡터가 동일 방향을 갖기 때문에, 본 발명에 따른 장치, 즉 메모리 행렬은 발명의 메모리 행렬들을 서로 스태킹함으로써 종래 기술의 입체 디바이스와 비슷한 입체 데이터 저장 장치를 형성하는데 사용될 수 있었다는 점을 주시한다. 따라서, 수직 상하 이동이 일어나지 않고 스택의 메모리 행렬들이 스택에서 특정 메모리 행렬 또는 디바이스의 메모리 셀의 압전기 활성화에 의해 불리하게 교란되지 않는다. 일반적인 스태킹 개념은 종래 기술에 공지되어 있으므로 여기서는 더 이상 논의하지 않는다.In order to accommodate the dipoles b, c provided and patterned in the prior art in the present invention, the trench 3 must have a width at least twice the minimum feature size provided by the available design rules. However, referring to PCT / NO02 / 00414, for example, it is observed that, as in the prior art, the electrodes of the present invention may all be provided in a so-called dense arrangement, and the trench 3 may also be provided in a dense arrangement. As a result, the distance between parallel adjacent trenches oriented perpendicular to the electrode a can actually be made very small. However, this still means that the area storage density of the device according to the invention is less than one half of the density achievable with prior art memory elements having a compact electrode arrangement, but the thickness of the memory matrix of the invention is based on the electrode ( Keep in mind that it is equal to the thickness in a ). That is, there is included in the electrode layer constituting the all the functional unit electrode (a) of the device according to the invention, which in contrast to the sandwich structure of the prior art in which the memory matrix consists of three successive stack layers, as described above. This offers the possibility that the device according to the invention provides an improved volume storage density, that is, the number of memory cells or bits stored per unit of volume is about the same as in the prior art, and the multi-bit encoding is implemented in the present invention. If so, it can be further improved by relying on multi-bit encoding. Since the displacement or movement of the electrodes b , c occurs laterally, ie in the horizontal direction, and the stress vectors of the memory material have the same direction, the device according to the invention, i.e. the memory matrix, by stacking the memory matrices of the invention together Note that it could be used to form a stereoscopic data storage device similar to a stereoscopic device of the prior art. Thus, no vertical up and down movement occurs and the memory matrices of the stack are not adversely disturbed by the piezoelectric activation of the memory cell of a particular memory matrix or device in the stack. General stacking concepts are known in the art and will not be discussed here any further.

또한, 본 발명은 강유전체 또는 일렉트릿 중합체 재료에 기반한 종래 기술의 강유전체 또는 일렉트릿 행렬 메모리와 비교하여 상당히 개선된 신호/잡음 비 및 강유전성 메모리 재료의 압전기 특성의 신뢰가 보다 짧은 액세스 시간동안 제공되는 부가적인 이익을 달성한다. 상술한 바와 같이, 현재 가장 바람직한 재료는 비즈. 폴리(비닐리덴디플루오라이드-트리플루오로에틸렌)이지만, 이것에 또는 동일 계열의 공중합체에 한정될 필요는 없다. 강유전성 및 압전기 특성을 모두 나타내는 다른 재료가 출원인에 의해 고려되었으며, 이는 홀수 나일론, 비닐리덴-시안화물 공중합체, 폴리요소, 및 폴리니트라이드 또는 이미드기를 포함하는 중합체를 포함한다.In addition, the present invention provides the added benefit that the reliability of the piezoelectric properties of ferroelectric memory materials and signal / noise ratios and significantly improved performance compared to prior art ferroelectric or electret matrix memories based on ferroelectric or electret polymer materials are provided for shorter access times. Achieve profits. As mentioned above, the presently most preferred material is beads. Poly (vinylidenedifluoride-trifluoroethylene), but need not be limited to this or to copolymers of the same family. Other materials that exhibit both ferroelectric and piezoelectric properties have been considered by the applicant, including odd nylon, vinylidene-cyanide copolymers, polyurea, and polymers comprising polynitride or imide groups.

Claims (21)

각각의 쓰기 및 읽기 동작시 데이터를 저장 및 검색하는 수단을 구비한 데이터 저장 장치로서, 데이터는 강유전성 메모리 셀에 분극 상태로서 비휘발성 방식으로 저장되고, 상기 메모리 셀은 수동형 행렬-어드레싱 가능 배열로 제공되며, 상기 메모리 셀은 각각의 제 1 및 제 2 전극 세트의 교차 전극에 의해 개별적으로 쓰기 및 읽기 동작을 위해 전기적으로 어드레싱될 수 있으며, 각각의 전극 세트는 상기 제 1 세트의 전극이 상기 제 2 세트의 전극에 대해 직각으로 배향되도록 평행한 스트립형 전극을 포함하는 데이터 저장 장치로서,A data storage device having means for storing and retrieving data during each write and read operation, wherein the data is stored in a ferroelectric memory cell in a nonvolatile manner as a polarized state, and the memory cells are provided in a passive matrix-addressable array. And the memory cells can be electrically addressed for write and read operations individually by cross electrodes of each of the first and second electrode sets, wherein each electrode set comprises the first set of electrodes being the second electrode. A data storage device comprising strip-shaped electrodes parallel to be oriented at right angles to a set of electrodes, the data storage device comprising: 상기 제 1 전극 세트(a)는 상기 전극(a)에 대한 직각 방향으로 수평 연장하고 상기 전극(a)의 두께보다 작은 거리로 표면으로부터 아래쪽으로 수직 연장하며 직사각형 프로파일을 갖는 다수의 평행한 트렌치(3)를 포함하고, 상기 트렌치(3)에 적어도 강유전체 또는 일렉트릿 메모리 재료(2)가 제공되어 상기 트렌치(3)의 측벽을 커버하고, 상기 제 2 전극 세트는 두 세트의 전극으로서 제공되며, 각각의 전극 세트는 상기 트렌치(3)에 제공되어 평행하며 상기 제 1 세트의 전극(a)과 상호 접촉하지 않는 평행한 쌍전극(b, c)을 포함하고, 상기 트렌치(3)의 체적 중 상기 전극(b, c)이 차지하지 않는 적어도 일부에 강유전성 재료(2)가 제공되며, 상기 강유전체 또는 일렉트릿 재료는 압전기 특성을 갖는 연성의 또는 탄력적인 강유전체 또는 일렉트릿 재료이며 부가적으로 상기 제 2 세트의 전극(b, c)과 상기 제 1 세트의 전극(a) 사이에 전기적 절연을 제공하고, 이로써 적절히 인가된 힘을 받은 상기 제 2 세트의 쌍전극(b, c)은 압전기 효과가 발생하도록 압전기 특성을 갖는 상기 연성 강유전체 또는 일렉트릿 재료(2)에 측방향으로 배치될 수 있고, 상기 제 2 세트의 쌍전극(b, c)과 상기 제 1 세트의 쌍전극(a) 사이의 체적의 압전기 특성을 갖는 상기 연성 강유전체 또는 일렉트릿 재료는 상기 트렌치(3) 내에 메모리 셀(1)의 서브 셀(α_n1, α_n2)을 형성하며, 상기 서브 셀(α_n1, α_n2)은 각각의 쌍전극(b; c)과 상기 제 1 세트의 교차 전극(a) 사이에 전계를 인가함으로써 쓰기 동작을 위해 폴링될 수 있어, 상기 메모리 셀(1)은 한 세트의 분극 상태의 형태로 2개 이상의 논리값 중 적어도 하나를 상기 서브 셀(α_n1, α_n2)에 저장하도록 분극화되며, 쌍전극(b, c) 사이, 및/또는 상기 쌍전극(b, c) 중 적어도 하나와 상기 제 1 전극 세트의 인접 전극(a) 중 적어도 하나 사이에 전압 전위를 인가함으로써 비파괴적으로 판독될 수 있으며, 장력 및/또는 압축력이 가해지는 상기 서브 셀(α_n1, α_n2)의 강유전체 또는 일렉트릿 재료에 대해 상기 서브 셀에서 유도된 스트레인에 응하여 압전기 효과에 의해 분극 상태로부터 유도되는 파라미터의 검출을 가능하게 하고, 이로써 메모리 셀(1)의 서브 셀(α_n1, α_n2)의 논리 상태를 알아낼 수 있고 상기 서브 셀(α_n1, α_n2)을 포함하는 메모리 셀에 저장된 논리값 또는 값들이 결정될 수 있는, 데이터 저장 장치.The first electrode set (a) a plurality of parallel trenches having vertical extension and rectangular profile downward from the surface into smaller distance than the thickness of the horizontal extension and the electrode (a) at a right angle direction with respect to the electrode (a) ( 3), wherein the trench 3 is provided with at least a ferroelectric or electret memory material 2 to cover the sidewalls of the trench 3, the second set of electrodes being provided as two sets of electrodes, Each set of electrodes comprises parallel bielectrodes b, c provided in the trench 3 and parallel and not in contact with the first set of electrodes a , wherein the volume of the trench 3 the electrodes (b, c) there is provided a ferroelectric material (2) to at least a portion is not occupied, the ferroelectric or electret material is a ferroelectric or electret or resilient ductility of the material has a piezoelectric characteristic Electrode of the second set to gajeok (b, c) and the electrode (a) electrically insulated service, thereby properly applying the received power the pair of electrodes of the second set (b, c) between the first set of May be laterally disposed on the flexible ferroelectric or electret material 2 having piezoelectric properties so as to produce a piezoelectric effect, the second set of bipolar electrodes b, c and the first set of bipolar electrodes ( The flexible ferroelectric or electret material having a piezoelectric characteristic of volume between a ) forms the _subcells α _n1 , α _n2 of the memory cell 1 in the trench 3, and the _subcells α _n1 , α _n2 can be polled for a write operation by applying an electric field between each _bielectrode b; c and the first set of intersecting electrodes a so that the memory cell 1 has a set of polarizations. wherein at least one of the two or more logical values in the form of a sub-cell state (α _n1, α _n2 ) and is polarized to store a voltage between bipolar electrodes b and c and / or between at least one of the bipolar electrodes b and c and at least one of the adjacent electrodes a of the first electrode set. It can be read nondestructively by applying an electric potential, and in response to the strain induced in the subcells with respect to the ferroelectric or electret material of the subcells α _n1 and α _n2 to which tension and / or compressive forces are applied, Thereby enabling detection of the parameter derived from the polarization state, whereby the logic state of the _subcells α _n1 and α _n2 of the memory cell 1 can be determined and comprising the _subcells α _n1 and α _n2 . A logic value or values stored in a memory cell can be determined. 제 1 항에 있어서, 상기 연성 강유전체 또는 일렉트릿 재료(2)는 강유전성 중합체인 것을 특징으로 하는 데이터 저장 장치.2. A data storage device according to claim 1, wherein the soft ferroelectric or electret material (2) is a ferroelectric polymer. 제 1 항에 있어서, 상기 강유전체 또는 일렉트릿 재료(2) 및 상기 쌍전극(b, c)은 상기 트렌치(3)의 바닥면에 위치하는 비-강유전체 또는 비-일렉트릿 재료(4) 상의 층에 의해 지지되는 것을 특징으로 하는 데이터 저장 장치.2. A layer according to claim 1, wherein the ferroelectric or electret material (2) and the bielectrodes ( b, c ) are on a non-ferroelectric or non- electret material (4) located at the bottom of the trench (3). Data storage device characterized in that supported by. 제 1 항에 있어서, 상기 바닥층(4)은 상기 트렌치(3) 내의 다른 재료 및 구조에 접착되거나 접착되지 않을 수 있으며, 엘라스토머로서 임의로 선택될 수 있는 것을 특징으로 하는 데이터 저장 장치.2. A data storage device according to claim 1, wherein the bottom layer (4) may or may not be bonded to other materials and structures in the trench (3) and may be arbitrarily selected as an elastomer. 제 4 항에 있어서, 상기 쌍전극(b, c) 사이의 간극(β)은 강유전체 또는 일렉트릿 재료(2)로 메워지는 것을 특징으로 하는 데이터 저장 장치.5. A data storage device according to claim 4, wherein the gap (beta) between the bielectrodes ( b, c ) is filled with ferroelectric or electret material (2). 제 4 항에 있어서, 상기 쌍전극(b, c) 사이의 간극(β)은 두 전극에 모두 접착되는 비-압전기 재료(5)로 메워지는 것을 특징으로 하는 데이터 저장 장치.5. The data storage device according to claim 4, wherein the gap (β) between the bielectrodes ( b, c ) is filled with a non-piezoelectric material (5) which is bonded to both electrodes. 제 4 항에 있어서, 상기 쌍전극(b, c)은 기계적인 공진 구조를 형성하며, 상기 쌍전극은 서로에 관해 발진하며, 그들 사이의 간극(β)은 개폐되는 것을 특징으로 하는 데이터 저장 장치.5. The data storage device according to claim 4, wherein the dipoles ( b, c ) form a mechanical resonant structure, the dipoles oscillate with respect to each other, and the gap (beta) between them is opened and closed. . 제 1 항에 있어서, 상기 쌍전극(b, c)은 기계적인 공진 구조를 형성하며, 상기 쌍전극은 상기 트렌치(3) 내에서 옆으로 발진하며, 그들 사이의 거리는 일정하게 유지되는 것을 특징으로 하는 데이터 저장 장치.2. The bielectrode ( b, c ) forms a mechanical resonance structure, the bielectrode oscillates sideways in the trench (3), and the distance between them is kept constant. Data storage device. 제 1 항에 있어서, 상기 전극(a, b, c) 및 메모리 셀(1) 표면의 상부에 하나 이상의 기계적 및/또는 전기적 절연층이 제공되는 것을 특징으로 하는 데이터 저장 장치.2. A data storage device according to claim 1, wherein at least one mechanical and / or electrical insulating layer is provided on top of the electrodes ( a, b, c ) and the surface of the memory cell (1). 제 1 항에 따른 데이터 저장 장치에서의 비파괴성 판독 방법으로서,A non-destructive reading method in a data storage device according to claim 1, 데이터의 판독은 읽기 동작을 위해 선택된 메모리 셀(1)의 서브 셀(α_n1, α_n2)에 장력 및/또는 압축력을 가함으로써 수행되고, 상기 장력 및/또는 압축력의 인가에 기인하는 스트레인에 응하여 상기 서브 셀(α_n1, α_n2)로부터 압전기적으로 발생된 전압 또는 전류의 위상 및/또는 극성 및/또는 크기가 동시 검출되는 것을 특징으로 하는 비파괴성 판독 방법.The reading of data is performed by applying tension and / or compressive force to the _subcells α _n1 and α _n2 of the memory cell 1 selected for the read operation, and in response to the strain resulting from the application of the tension and / or compressive force. And the phase and / or polarity and / or magnitude of the piezoelectrically generated voltage or current from the _subcells (α _n1 , α _n2 ) are detected simultaneously. 제 10 항에 있어서, 상기 장력 및/또는 압축력은 소정 메모리 셀(1)을 형성하는 물리적 구조의 일부인 전극(b, c)의 운동에 의해 전달되는 것을 특징으로 하는 비파괴성 판독 방법.11. A method according to claim 10, wherein the tension and / or compressive forces are transmitted by the movement of the electrodes ( b, c ) which are part of the physical structure forming the given memory cell (1). 제 11 항에 있어서, 상기 운동은 상기 메모리 셀(1)의 배열이 지지되는 표면에 평행한 것을 특징으로 하는 비파괴성 판독 방법.12. A method according to claim 11, wherein the movement is parallel to the surface on which the arrangement of the memory cells (1) is supported. 제 11 항에 있어서, 상기 장력 및/또는 압축력은 상기 전극 (b, c)에 가까운 폴링된 강유전체 또는 일렉트릿 재료에 전계를 인가함으로써 발생되는 것을 특징으로 하는 비파괴성 판독 방법.12. The method of claim 11, wherein the tension and / or compressive forces are generated by applying an electric field to a polled ferroelectric or electret material close to the electrodes ( b, c ). 제 13 항에 있어서, 상기 강유전체 또는 일렉트릿 재료(2)는 중합체인 것을 특징으로 하는 비파괴성 판독 방법.14. A method according to claim 13, wherein the ferroelectric or electret material (2) is a polymer. 제 14 항에 있어서, 상기 강유전체 또는 일렉트릿 중합체(2)는 상기 서브 셀(α_n1, α_n2)에 사용된 것과 동일한 재료인 것을 특징으로 하는 비파괴성 판독 방법.15. The method of claim 14, wherein the ferroelectric or electret polymer (2) is of the same material used for the _subcells (α _n1 , α _n2 ). 제 10 항에 있어서, 상기 장력 및/또는 압축력은 시간에 따라 주기적으로 변하는 것을 특징으로 하는 비파괴성 판독 방법.11. The method of claim 10, wherein said tension and / or compressive force varies periodically over time. 제 16 항에 있어서, 상기 압전기적으로 발생된 전압 또는 전류의 검출은 코히런트(coherent) 평준화 또는 고정화(lock-in) 기술에 의해 수행되는 것을 특징으 로 하는 비파괴성 판독 방법.17. The method of claim 16, wherein the detection of the piezoelectrically generated voltage or current is performed by coherent leveling or lock-in techniques. 제 10 항에 있어서, 상기 장력 및/또는 압축력은 1 단계 펄스인 것을 특징으로 하는 비파괴성 판독 방법.11. The method of claim 10, wherein the tension and / or compression force is a one step pulse. 제 10 항에 있어서, 상기 장력 및/또는 압축력은 델타 펄스 또는 이러한 펄스의 버스트(burst)인 것을 특징으로 하는 비파괴성 판독 방법.11. The method of claim 10, wherein said tension and / or compressive force is a delta pulse or a burst of such pulses. 제 11 항에 있어서, 상기 전극(b, c)은 2개 이상의 메모리 셀(1)에서 동시에 동작하는 것을 특징으로 하는 비파괴성 판독 방법.12. A method according to claim 11, wherein the electrodes ( b, c ) operate simultaneously in two or more memory cells (1). 제 1 항에 따른 데이터 저장 장치에서 쓰기 동작을 위한 메모리 셀(1)에서 한 쌍의 서브 셀(α_n1, α_n2)을 폴링하는 방법으로서,A method of polling a pair of _subcells α _n1 and α _n2 in a memory cell 1 for a write operation in a data storage device according to claim 1, 상기 쌍의 각각의 셀(α_n1, α_n2)에 대향하는 쌍전극(b, c)에 대해 직각으로 배향되는 2개의 폴링 방향 중 하나로 상기 쌍의 각각의 셀(α_n1, α_n2)을 폴링하며, 이로써 상기 쌍의 두 셀(α_n1, α_n2)에서 폴링 방향의 모든 4개의 가능한 치환이 실현될 수 있는 것을 특징으로 하는 폴링 방법.A pair of electrodes (b, c) to one of two polling directions are oriented at right angles to each cell (α _n1, α _n2) of said pair for opposite to each cell (α _n1, α _n2) of said pair poll And thereby all four possible substitutions in the polling direction in the two cells of the pair (α _n1 , α _n2 ) can be realized.

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