KR100553674B1 - Apparatus for indivisual control of pci bus clock frequency - Google Patents
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Abstract
여기에 개시된 피씨아이 버스 클럭주파수를 개별적으로 제어하기 위한 장치는, 시스템 콘트롤러와, 시스템 콘트롤러로부터의 제어신호에 응답해서 다수 개의 클럭들을 발생하는 클럭 발생기를 포함한다. 클럭 발생기는 로컬클럭, PCI 클럭 및 ISA 클럭을 발생한다. PCI 클럭을 사용하는 PCI 디바이스들 각각에는 PCI 설정부가 구비되어 있는데, 이것의 커맨드 레지스터(command register)에는 클럭 주파수 정보가 설정된다. 시스템 콘트롤러는 상기 각각의 설정된 주파수 정보에 응답해서 PCI 클럭을 개별적으로 제어하기 위한 제어신호를 발생하여 각각의 PCI 디바이스들에 대한 PCI 클럭을 개별적으로 제어할 수 있다.An apparatus for individually controlling the PCI bus clock frequency disclosed herein includes a system controller and a clock generator for generating a plurality of clocks in response to control signals from the system controller. The clock generator generates local clock, PCI clock, and ISA clock. Each of the PCI devices using the PCI clock is provided with a PCI setting unit, and a clock frequency information is set in the command register thereof. The system controller may generate a control signal for individually controlling the PCI clock in response to each of the set frequency information to individually control the PCI clocks for the respective PCI devices.
Description
도 1은 일반적인 컴퓨터 시스템의 구성을 보여주는 블록도;1 is a block diagram showing the configuration of a general computer system;
도 2는 도 1에 도시된 PCI-to-ISA 브릿지의 구성을 보여주는 블록도;2 is a block diagram showing the configuration of the PCI-to-ISA bridge shown in FIG.
도 3은 종래 기술에 의한 PCI 버스 클럭주파수의 제어 방법을 보여주는 블록도;3 is a block diagram showing a control method of a PCI bus clock frequency according to the prior art;
도 4는 PCI 디바이스에 구비된 PCI 설정부의 커맨드 레지스터(command register)를 보여주는 도면; 그리고4 is a view illustrating a command register of a PCI setting unit included in a PCI device; And
도 5는 본 발명에 의한 PCI 버스 클럭주파수의 제어 방법을 보여주는 블록도.Figure 5 is a block diagram showing a control method of the PCI bus clock frequency in accordance with the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
150 : CPU 152 : 캐쉬150: CPU 152: cache
153 : 메모리 158 : PCI 브릿지153: memory 158: PCI bridge
159 : 시스템 콘트롤러 161-164 : PCI 슬롯159: System Controller 161-164: PCI Slot
170 : ISA 디바이스 180 : 클럭 발생기170: ISA device 180: clock generator
본 발명은 컴퓨터 시스템에 구비된 데이터 버스의 클럭주파수의 제어 방법에 관한 것으로, 좀 더 구체적으로는 피씨아이(PCI) 버스 클럭주파수의 개별적 제어 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for controlling the clock frequency of a data bus provided in a computer system, and more particularly, to a method for individually controlling the PCI bus clock frequency.
PCI(Peripheral Component Interconnect)는 주변장치 버스로서 기능을 할 수 있는 최신 고 대역폭 프로세서-독립 버스(high-bandwidth processor-independent bus)이다. 다른 공용 버스 규격들과 비교해 볼 때, PCI는 고속 I/O 서브시스템들(예를 들면, 그래픽 디스플레이 어댑터, 네트워크 인터페이스 제어기, 디스크 제어기 등)에 대해 더 높은 시스템 성능을 제공해 준다. 현재의 표준에서는 33MHz에서 64개의 데이터 선들까지 사용할 수 있으므로 264 Mbytes/sec 혹은 2.112 Gbps의 전송률을 얻을 수 있다. Peripheral Component Interconnect (PCI) is the latest high-bandwidth processor-independent bus that can function as a peripheral bus. Compared to other common bus specifications, PCI provides higher system performance for high-speed I / O subsystems (eg, graphic display adapters, network interface controllers, disk controllers, etc.). In the current standard, up to 64 data lines can be used at 33 MHz, resulting in transmission rates of 264 Mbytes / sec or 2.112 Gbps.
도 1은 일반적인 컴퓨터 시스템의 구성을 보여주는 블록도이다. 1 is a block diagram showing the configuration of a general computer system.
도 1을 참조하면, 일반적으로, 컴퓨터 시스템(100)은, CPU 로컬 버스(CPU local bus), PCI 버스(Peripheral Component Interconnect bus) 및 ISA 버스(Industry Standard Architecture bus)를 구비한다. 로컬 버스에는 중앙처리장치(CPU ; 50)가 연결되고, 이 로컬 버스와 PCI 버스 사이에는 Host-to- PCI 브릿지(51), 캐쉬(52) 및 메모리(53)가 연결된다. PCI 버스에는 PCI용 디바이스들이 장착되는 다수 개의 PCI 슬롯들(61-64)이 연결된다. PCI 버스와 ISA 버스 사이에는 PCI-to-ISA 브릿지(60)가 연결된다. 그리고, ISA 버스에는 오디오(71), 키보드(72) 및 바이오스(73)와 같은 ISA 디바이스들(70)이 연결된다.Referring to FIG. 1,
도 2는 도 1에 도시된 PCI-to-ISA 브릿지의 구성을 보여주는 블록도이다.FIG. 2 is a block diagram showing the configuration of the PCI-to-ISA bridge shown in FIG. 1.
도 2를 참조하면, PCI-to-ISA 브릿지(60)는 하드디스크, CD-ROM, USB(Universal Serial Bus) 등이 연결되는 PCI 브릿지(58)와, 상기 컴퓨터 시스템(100)의 운용과 관련된 클럭을 제어하는 시스템 콘트롤러(59)를 포함한다. Referring to FIG. 2, the PCI-to-
도 3은 종래 기술에 의한 PCI 버스 클럭주파수의 제어 방법을 보여주는 블록도이다.3 is a block diagram illustrating a control method of a PCI bus clock frequency according to the prior art.
도 3을 참조하면, 클럭 발생기(80)는, 직렬 데이터 전송을 수행하는 SMB(I2c 버스)를 통한 시스템 콘트롤러(59)의 제어신호에 응답해서 로컬 클럭, PCI 클럭 및 ISA 클럭을 발생한다. 이 클럭 발생기(80)에는 각각의 클럭을 필요로 하는 각 디바이스들이 연결된다. 가장 높은 클럭인 로컬 클럭(통상 60-100MHz)을 사용하는 디바이스에는 CPU(50), 시스템 콘트롤러(59), 캐쉬(52) 및 메모리(53)가 있고, 로컬 클럭의 절반을 사용하는 PCI 클럭을 사용하는 디바이스에는 PCI 브릿지(58) 및 PCI 슬롯들(61-64)에 장착된 PCI 카드들이 있다. 그리고 비동기 클럭(14.31818 MHz)인 ISA 클럭을 사용하는 디바이스에는 도 1에 도시된 오디오(71), 키보드(72) 및 바이오스(73) 등과 같은 ISA 디바이스(70)가 있다. 일반적으로, 클럭발생기(80)는 12-16개의 로컬 클럭, 5-7개의 PCI 클럭, 그리고 2-3개의 ISA 클럭을 발생한다. PCI 클럭은, PCI 규격상 33.33MHz에서 25MHz 사이에서 조정하여 사용한다. 일반적으로, 로컬 클럭이 66.66MHz이면, PCI 클럭은 33.33MHz이고, 그리고 로컬 클럭이 60MHz이면, PCI 클럭은 30MHz가 되도록 조정된다. 그러나, 예를 들어, 로컬 클럭 속도가 100MHz가 되면, PCI 클럭은 그것의 절반에 해당되는 50MHz가 아닌 30MHz가 된다. 즉, PCI 클럭 속도는 PCI 규격에 의해서 제한되기 때문에, 로컬 버스의 속도가 증가하더라도 PCI 규격에 의해서 정해진 클럭 속도의 한계를 넘을 수 없는 문제가 발생한다.Referring to FIG. 3, the
근래 들어, PCI 버스의 클럭 스피드를 66MHz까지 변경하고자 하는 노력들이 많이 있어 왔다. 현재, PCI 버스의 클럭 스피드를 66MHz까지 높여 사용할 수 있는 PCI 구조가 개발되어 있기는 하지만, 이는 기존의 PCI 구조와 슬롯의 구조가 다르기 때문에 거의 사용되지 않고 있다. 그리고, 66MHz의 속도를 가지는 PCI 카드를 사용한다 하더라도, 이는 66MHz용 슬롯 구조를 가지는 컴퓨터 및 PCI 카드에 국한되기 때문에 매우 제한적이다. 그리고 만약, 이 66MHz용 슬롯 구조가 기존의 슬롯 구조와 동일한 구조를 가진다 하더라도, PCI 버스 내에 느리게(33MHz) 작동되는 주변 장치들이 연결되면, 현재 기존의 PCI 클럭은 일률적으로 제어되기 때문에 PCI 클럭 속도에 제한이 따른다. 즉, 66MHz의 속도로 PCI 클럭이 제어된다면 33MHz의 속도를 가지는 PCI 카드에 문제가 발생할 것이고, 이를 방지하기 위해 33MHz로 클럭 속도가 제어된다면, 66MHz의 속도를 가지는 PCI 카드의 효용성은 없어지게 될 것이다. 따라서, 슬롯의 구조와 같은 종래의 구조에는 변함없이, 각 PCI 카드들이 가지는 특성에 따라서 PCI 클럭 속도를 증가시킬 수 있는 장치 및 방법이 요구된다.Recently, many efforts have been made to change the clock speed of the PCI bus to 66 MHz. Currently, a PCI architecture has been developed that can increase the clock speed of the PCI bus to 66 MHz, but it is rarely used because the structure of the slot is different from that of the conventional PCI bus. In addition, even if a PCI card having a speed of 66 MHz is used, this is very limited because it is limited to a computer and a PCI card having a slot structure for 66 MHz. And even if this 66MHz slot structure has the same structure as the existing slot structure, if the slow (33MHz) operating peripheral devices are connected in the PCI bus, the current PCI clock is uniformly controlled, Restrictions follow. In other words, if a PCI clock is controlled at 66 MHz, a PCI card with a 33 MHz speed will cause a problem. If the clock speed is controlled at 33 MHz, a PCI card with a 66 MHz speed will be lost. . Accordingly, there is a need for an apparatus and method capable of increasing the PCI clock speed according to the characteristics of each PCI card without changing the conventional structure such as the slot structure.
따라서, 본 발명의 목적은, PCI 디바이스들이 가지고 있는 기존의 구조에는 변함없이, 각각의 PCI 주변 장치들에 대한 PCI 클럭 속도를 개별적으로 제어함으로써, PCI 클럭 속도를 향샹시킬 수 있는 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a device capable of improving the PCI clock speed by individually controlling the PCI clock speed for each PCI peripheral device, without changing the existing structure of the PCI devices. .
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 피씨아이 버스 클럭주파수의 개별적 제어 장치는, 로컬 버스(local bus), 주변 버스(peripheral bus), 다수개의 주변 장치들, 시스템 콘트롤러 및 클럭 발생기를 포함한다. 상기 주변 장치들은 주변 버스에 연결되고 컴맨드 레지스터에 클럭 주파수 정보가 저장되어 있다. 상기 시스템 콘트롤러는 로컬 버스와 주변 버스 사이에 연결되어 있고, 주변 장치들에 저장된 클럭 주파수 정보에 대응되는 개별적인 클럭 제어 신호를 발생한다. 그리고 클럭 발생기는, 시스템 콘트롤러에 연결되어 다수 개의 로컬클럭 및 주변 클럭을 발생하며, 클럭 제어 신호에 응답해서 각각의 주변 장치들을 위한 개별적인 클럭을 발생한다. 클럭 주파수 정보는, 주변 장치의 커맨드 레지스터(command register)에 포함된 6비트의 예비 영역(reserved region)에 저장된다. 시스템 콘트롤러는, 주변 장치 각각의 클럭 주파수 정보에 응답해서 주변 클럭 속도를 개별적으로 제어하며, 커맨드 레지스터(command register)에 클럭 주파수 정보가 설정되어 있지 않은 경우에는 주변 클럭 속도 중 최저 속도로 제어한다. 주변 버스에는, 피씨아이 버스(PCI bus) 및 아이사 버스(ISA bus)가 포함되고, 그리고 주변 클럭에는 피씨아이 클럭(PCI clock) 및 아이사 클럭(ISA clock)이 포함된다.According to a feature of the present invention for achieving the object of the present invention as described above, the individual control device of the PCI bus clock frequency, a local bus, a peripheral bus, a plurality of peripheral devices, It includes a system controller and a clock generator. The peripheral devices are connected to a peripheral bus and have clock frequency information stored in a command register. The system controller is connected between a local bus and a peripheral bus and generates a separate clock control signal corresponding to clock frequency information stored in the peripheral devices. The clock generator is connected to the system controller to generate a plurality of local clocks and peripheral clocks, and generates a separate clock for each peripheral device in response to the clock control signal. The clock frequency information is stored in a 6-bit reserved region included in the command register of the peripheral device. The system controller individually controls the peripheral clock speed in response to the clock frequency information of each peripheral device, and controls the lowest clock speed among the peripheral clock speeds when the clock frequency information is not set in the command register. Peripheral buses include a PCI bus and an ISA bus, and peripheral clocks include a PCI clock and an ISA clock.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면 도 4 내지 도 5를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 5.
본 발명의 신규한 피씨아이 버스 클럭주파수를 개별적으로 제어하기 위한 장치는, 시스템 콘트롤러와, 시스템 콘트롤러로부터의 제어신호에 응답해서 다수 개의 로컬클럭, PCI 클럭 및 ISA 클럭들을 발생하는 클럭 발생기를 포함한다. 이 중 PCI 클럭을 사용하는 PCI 디바이스들 각각의 커맨드 레지스터(command register)에는 클럭 주파수 정보가 설정된다. 시스템 콘트롤러는 상기 각각의 설정된 주파수 정보에 응답해서 PCI 클럭을 개별적으로 제어하기 위한 제어신호를 발생하고, 클럭 발생기는 이 제어신호에 응답해서 각각의 PCI 디바이스들에 대한 클럭을 개별적으로 발생한다.The apparatus for individually controlling the novel PCI bus clock frequency of the present invention includes a system controller and a clock generator for generating a plurality of local clocks, PCI clocks and ISA clocks in response to control signals from the system controller. . Among them, clock frequency information is set in a command register of each of the PCI devices using the PCI clock. The system controller generates a control signal for individually controlling the PCI clock in response to the respective set frequency information, and the clock generator generates the clock for each PCI device separately in response to the control signal.
도 4는 PCI 디바이스에 구비된 PCI 설정부의 커맨드 레지스터(command register)를 보여주는 도면이다.4 is a diagram illustrating a command register of a PCI setting unit included in a PCI device.
PCI의 구조는, PCI 디바이스 자체에 자신의 구성이나 동작 상태를 알려주기 위한 256 바이트의 설정 영역을 구비하고 있다. 여기에는 16비트의 커맨드 레지스터(command register)가 포함된다. 도 4에 도시된 바와 같이, 커맨드 레지스터에는 각각의 비트 별로 각 기능이 정의되어 있다. 그 중 10 내지 15번째 비트에 해당되는 6개의 비트들은 예비 영역(reserved region)으로 정의되어 있다. 이 6 비트를 0부터 그 값을 설정하면 최대 63까지 설정이 가능하다. 이 때, 이 6 비트가 PCI 카드의 PCI 클럭 주파수를 최소 20MHz부터 나타내도록 각각의 값(0-63)에 20씩 더해주면, 그 값은 20MHz에서 83MHz가 된다. 즉, PCI 카드는, PCI 카드의 제조시, 그것 이 사용할 수 있는 최대 PCI 클럭 주파수를 20MHz에서 83MHz의 주파수 범위 안에서 6 비트의 예비 영역 내에 저장할 수 있다.The structure of the PCI has a setting area of 256 bytes for informing the PCI device itself of its configuration and operation status. This includes a 16-bit command register. As shown in FIG. 4, each function is defined for each bit in the command register. Six bits corresponding to the tenth to fifteenth bits are defined as reserved regions. If you set these 6 bits from 0, up to 63 can be set. At this time, if these 6 bits add 20 to each value (0-63) to represent the PCI clock frequency of the PCI card at least 20 MHz, the value becomes 20 MHz to 83 MHz. That is, in the manufacture of a PCI card, the PCI card can store the maximum PCI clock frequency it can use in a 6-bit spare area in the frequency range of 20 MHz to 83 MHz.
위와 같이 저장된 PCI 카드의 최대 이용가능 PCI 클럭 주파수는, 본 발명에 의한 시스템 컨트롤러 및 클럭 발생기에 의해서 감지되고 감지된 정보에 따라 이에 상응하는 각각의 PCI 클럭 주파수가 발생된다. 이에 대한 상세 설명은 다음과 같다.The maximum available PCI clock frequency of the PCI card stored as described above is generated by the system controller and the clock generator according to the present invention, and corresponding PCI clock frequencies are generated according to the detected information. Detailed description thereof is as follows.
도 5는 본 발명에 의한 PCI 버스 클럭주파수의 제어 방법을 보여주는 블록도이다.5 is a block diagram illustrating a control method of a PCI bus clock frequency according to the present invention.
도 5를 참조하면, 본 발명에 의한 피씨아이 버스 클럭주파수를 개별적으로 제어하기 위한 장치는, 시스템 콘트롤러(159)와, 시스템 콘트롤러(159)로부터의 제어신호에 응답해서 다수 개의 로컬 클럭, PCI 클럭 및 ISA 클럭 발생하는 클럭 발생기(158)를 포함한다. 이들 중 PCI 클럭을 사용하는 디바이스에는 PCI 브릿지(158) 및 PCI 슬롯들(161-164)에 장착된 PCI 카드들이 있는데, 이들 각각에는 도 4에 도시된 바와 같이, 커맨드 레지스터의 예비 영역(reserved region)에 PCI 카드 각각의 최대 PCI 클럭 주파수 정보가 설정된다. 시스템 콘트롤러(159)는 상기 예비 영역으로부터 각각의 설정된 주파수 정보를 받아들이고, 클럭 발생기(158)의 해당 클럭을 각 PCI 디바이스들에 맞도록 개별적으로 제어하여 최적의 클럭을 발생시킨다. 이 때, 만약 PCI 디바이스의 예비 영역에 설정된 주파수 정보가 없다면, 시스템 콘트롤러(159)는 이 PCI 디바이스의 클럭 주파수를 최소 PCI 클럭 주파수로 임의로 설정한다. 왜냐하면, PCI 카드의 정확한 클럭 정보를 모를 때에는, 낮은 PCI 클럭 주파수를 사용해야만 상기 PCI 카드의 파손 및 잘못된 동작을 방지할 수 있기 때문이다. Referring to FIG. 5, an apparatus for individually controlling the PCI bus clock frequency according to the present invention includes a
이와 같이, 시스템 콘트롤러(159)가 각각의 PCI 디바이스들에 대한 PCI 클럭 정보를 받아들여 클럭 발생기(158)의 해당 클럭을 각 PCI 디바이스들에 맞도록 개별적으로 제어함으로써, 기존의 PCI 구조의 변경 없이 PCI 클럭을 개별적으로 제어할 수 있고, 최적의 클럭을 발생시킬 수 있다. 그 결과 PCI 디바이스들의 작동 속도가 더욱 향상된다.As such, the
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely described, for example, and various changes and modifications are possible without departing from the spirit of the present invention. .
이상과 같은 본 발명에 의하면, PCI 디바이스들이 가지고 있는 기존의 구조에는 변함없이, PCI 클럭을 개별적으로 제어함으로써 각 PCI 디바이스 별로 최적의 클럭을 발생시킬 수 있고, 그로 인해 PCI 디바이스들의 작동 속도가 더욱 향상된다.According to the present invention as described above, it is possible to generate the optimum clock for each PCI device by controlling the PCI clocks individually, without changing the existing structure of the PCI devices, thereby further improving the operation speed of the PCI devices do.
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