KR100552937B1 - 이중층 게이트를 가진 결정질 박막트랜지스터 - Google Patents
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Abstract
본 발명은 MILC를 이용하여 제작된 결정질 실리콘 박막트랜지스터에 관한 것이다. 박막트랜지스터의 게이트 전극을 내열성이 우수한 제1 금속층과 도전성이 우수한 제2 금속층을 적층한 다층 구조로 형성하여 활성층의 결정화 열처리 과정에서 열적 안정성을 확보하면서 게이트 전극의 저항을 낮출 수 있다. 본 발명에 따른 박막트랜지스터는 고출력이 요구되는 대형 LCD 또는 OELD의 구동 소자로서 적합하다.
박막트랜지스터, MILC, 다중 게이트
Description
도 1은 기판 상에 비정질 실리콘 아일랜드를 형성한 상태를 보여주는 단면도.
도 2는 종래 기술에 따라 비정질 실리콘 아일랜드에 게이트 절연층과 게이트 전극을 형성한 상태를 보여주는 도면.
도 3은 본 발명에 따라 비정질 실리콘 아일랜드에 게이트 절연층과 게이트 전극을 형성한 상태를 보여주는 도면.
도 4은 실리콘 박막에 불순물을 주입하는 공정을 보여주는 도면.
도 5는 기판과 박막트랜지스터 상에 결정화유도 금속을 증착한 상태를 보여주는 도면.
도 6은 결정화 열처리를 실행하는 상태를 보여주는 도면.
도 7은 트랜지스터에 덮개막과 콘택트 전극을 형성한 상태를 보여주는 도면.
본 발명은 결정질 실리콘 활성층을 포함하는 박막트랜지스터(Thin Film Transistor)에 관한 것이다. 본 발명은 특히 금속유도 측면결정화법(Metal Induced Lateral Crystallization; MILC)을 이용하여 제작되는 결정질 실리콘 박막트랜지스터의 게이트 전극을 결정화 열처리에 대하여 내구성이 있는 금속층과 도전성이 우수한 금속층의 이중층으로 형성하는 박막트랜지스터 구조에 관한 것이다.
현재 소자가 대면적, 고집적화 됨에 따라 트랜지스터 소자가 박막화 되고, 이에 따라서 LCD 등의 디스플레이 장치에 사용되는 비정질 실리콘 박막 트랜지스터가 다결정 실리콘 박막트랜지스터로 대체되고 있는 실정이다. 비정질 실리콘 박막 트랜지스터는 통상 공정 온도가 350℃ 이하로 유리, 석영 등의 투명 기판에 쉽게 만들 수 있지만, 전자 이동도(electron mobility)가 낮아 고속 동작 회로에는 사용하기 곤란하다. 한편, 다결정 실리콘은 비정질 실리콘에 비하여 전자 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 고해상도, 대면적 소자의 트랜지스터로 유리하다.
다결정 실리콘 박막트랜지스터는 유리, 석영 등의 투명 기판에 비정질 실리콘을 증착시키고 비정질 실리콘을 열처리하여 결정화시키는 방법을 사용하여 제작된다. 비정질 실리콘을 증착한 후 다결정으로 결정화하는 방법으로는 고상결정화법(SPC: Solid Phase Crystallization), 엑시머 레이저 어닐링법(ELA: Eximer Lazer Annealing), 금속유도측면결정화법(MILC: Metal Induced Lateral Crystallization) 등이 있다. 여기서, SPC법은 600℃ 이상의 반응로(furnace) 내 에서 장시간 열처리하여 다결정 실리콘 박막을 제작하는 비교적 간단한 결정화 방법이나, 높은 결정화 온도와 긴 열처리 시간이 필수적이다. 그리고 결정화된 결정립 내부에 많은 결함이 있어 소자 제작에 어려움이 있으며, 유리기판의 변형 온도 이상인 높은 결정화 온도로 인하여 유리기판을 사용할 수 없다는 단점이 있다.
ELA법은 짧은 파장의 강한 에너지를 가지는 엑시머 레이저를 순간적으로 조사하여 박막을 결정화하는 방법으로 400℃ 이하의 저온 결정화가 가능하고, 결정립의 크기가 크고 우수한 특성을 가진 결정립의 제조가 가능하지만, 결정화가 불균일하게 진행되고 고가의 부대장비를 필요로 하기 때문에 대량 생산 및 대면적의 소자를 제작하기가 어렵다.
금속유도측면결정화법(MILC: Metal Induced Lateral Crystallization)은 비정질 실리콘의 일부에 니켈 등의 결정화 유도금속을 증착한 후에 열처리를 하여 비정질 실리콘을 결정화시키는 방법이다. 이 방법은 RTA 또는 ELA법을 사용하여 결정화 열처리를 실시할 수도 있으나 기판을 가열로 내에서 400-600oC 정도의 온도로 가열하여 효과적으로 실리콘의 결정화를 유도할 수 있다. MILC는 가열로에서 다량의 기판을 가열할 수 있으므로 생산성이 높고, 레이저 열처리 방법에 비하여 결정의 균일성, 수율이 높은 장점이 있다.
그러나 MILC는 실리콘의 결정화를 유도하기 위해서 비교적 고온에서 장시간의 열처리를 요구하는데 결정화 열처리는 후술하는 바와 같은 공정상의 이유로 게이트 전극층을 형성한 이후에 실행되게 된다. 따라서 MILC를 이용하여 결정질 실 리콘 박막트랜지스터를 제작할 때에는 실리콘 또는 실리콘 산화물과 오믹 접촉(Ohmic contact)을 형성하고 400-600oC 정도의 온도에서 수 시간 열처리 과정에서 기계적 특성 및 전기적 특성이 변화하지 않는 금속으로 게이트 전극을 형성하여야 한다.
이러한 요구 조건을 만족시키기 위해서 종래에는 MoW 또는 Mo 등의 금속 재료로 게이트 전극을 형성하였다. 그러나 결정질 박막트랜지스터를 사용하는 TFT LCD 패널이 대형화되면서 박막트랜지스터에 요구되는 전류 출력이 증대하고, 특히 박막트랜지스터의 출력 전류에 의해서 직접 발광이 이루어지는 유기 발광 소자(OELD)의 경우에는 박막트랜지터의 고출력이 더욱 요구되고 있다. 고출력 박막트랜지스터의 온오프 기능을 원활히 수행하기 위해서는 도전성이 우수한 금속으로 게이트 전극을 형성하는 것이 바람직하다. 그러나 MILC를 이용하여 제작되는 박막트랜지스터에서 사용되는 MoW, Mo와 같은 금속은 알루미늄(Al), 구리(Cu), 은(Ag) 등과 같은 금속에 비하여 도전성이 크게 낮아 고출력이 요구되는 박막트랜지스터에 적합하지 않은 문제점이 있다.
따라서 본 발명은 MILC를 사용하여 제작된 종래의 결정질 실리콘 박막트랜지스터의 문제점을 해결하기 위해서 열처리에 대하여 내구성이 있고 고출력 요구를 충족할 수 있는 도전성을 갖는 게이트 전극 구조를 제공하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해서 본 발명은 실리콘산화물 층과 접촉하는 부분은 MILC를 유도하는 열처리 과정에 대하여 내구성이 높은 금속 재료로 형성하고 외부 전극에 연결되는 부분은 도전성이 높은 금속 재료로 형성한 이중층 구조로 게이트 전극을 형성한다.
이하에서는 첨부한 도면을 참조하여 MILC를 이용하여 결정질 박막트랜지스터를 제작하는 공정의 기술적 문제와 그 해결 방법을 설명한다.
도 1은 박막트랜지스터 구동 디스플레이의 기판(10) 상에 비정질 실리콘 박막(11)이 형성된 상태를 보여준다. LCD 및 OELD와 같은 박막트랜지스터 구동 디스플레이 장치는 통상 무알칼리 유리, 석영 또는 산화 실리콘 등으로 제작된 투명 기판이 사용된다. 선택적으로는 기판으로부터 비정질 실리콘 박막으로 오염 물질이 확산되는 것을 방지하기 위해, 기판과 비정질 실리콘 박막 사이에 버퍼층(도시되지 않음)을 형성할 수 있다. 버퍼층은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 산화실리콘질화물(SiOxNy) 또는 이들의 복합층을 PECVD(plasma-enhanced chemical vapor deposition), LPCVD(low-pressure chemical vapor deposition), APCVD(atmosphere pressure chemical vapor deposition), ECR CVD(Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å, 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다.
기판(10)에는 디스플레이의 각 픽셀에 대응하는 위치에 다수의 비정질 실리콘 박막(11)이 아일랜드 형태로 형성된다. 비정질 실리콘 박막(11)은 PECVD, LPCVD 또는 스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 박막(11)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다.
도 2는 비정질 실리콘 박막(11) 상에 게이트 절연막(12)과 게이트 전극(13)을 순차적으로 적층한 상태를 보여주는 단면도이다. 게이트 절연층(12)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 게이트 절연막 상에 금속 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 8,000Å, 양호하게는 2,000 내지 4,000Å 두께로 게이트 금속층을 증착시키고 이를 게이트 절연층(12)과 동시에 패터닝하여 게이트 전극(13)이 형성된다. 게이트 전극(13)은 포토리소그래피에 의하여 만들어진 패턴을 사용하여 습식 또는 건식 에칭에 의하여 패터닝된다.
비정질 실리콘 박막트랜지스터를 제작하는 경우에는 도전성이 우수하고 가공성이 좋은 Al, Cu, Ag 등의 금속을 사용하여 도 2에 도시된 방법과 같이 게이트 전극을 단층 구조로 형성한다. 그러나 MILC를 사용하여 결정질 실리콘 박막트랜지스터를 제작하는 본 발명에서는 후술하는 바와 같이 게이트 전극이 형성된 상태에서 실리콘 활성층에 니켈과 같은 결정화 유도 금속을 인가하고 400-600oC의 온도에서 상당 시간 동안 가열하는 결정화 열처리가 실행된다. 비정질 실리콘 박막트랜지스터의 게이트 전극으로 사용되는 Al, Cu, Ag 등의 금속은 이러한 열처리에 의해서 용융 또는 변형이 일어나므로 MILC를 이용하여 제작되는 결정질 박막트랜지스터에 사용할 수 없다. 또한 비정질 박막트랜지스터의 경우 도핑된 폴리실리콘으로 게이트 전극을 형성하는 경우도 있으나 도핑된 폴리실리콘은 고출력 결정질 박막트랜지스터의 게이트 전극으로 사용하기에는 도전성이 떨어져 사용하기 곤란하다.
이러한 이유로 MILC를 이용한 종래의 결정질 박막트랜지스터 제조 공정에서는 내열성 금속으로 게이트 전극을 형성하였다. 종래 기술에서는 게이트 전극을 구성하는 내열성 금속으로는 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 티타늄(Ti) 또는 Mo-W, Mo-Ta와 같은 이들의 합금이 사용되었다. 경우에 따라서는 질화몰리브덴(MoN), 질화텅스텐(WN), 질화탄탈(TaN), 질화티타늄(TiN)과 같은 내열성 금속의 질화물이 단독으로 또는 금속층과 적층되어 게이트 전극을 형성하기도 한다. 그러나 이런 내열성 금속, 이들의 합금 또는 질화물은 비정질 박막트랜지스터의 게이트로서 통상 사용되는 알루미늄, 구리, 은 등의 금속에 비하여 현저하게 도전성이 떨어져 고출력 박막트랜지스터에 적용하기에 문제가 있다.
도 3은 본 발명에 따른 게이트 전극의 구조를 도시하는 도면이다. 도 3의 구조는 도 2를 참조하여 설명한 바와 동일한 방식으로 게이트 절연층(12)과 게이트 전극(13)을 형성하되 상이한 금속 재료로 제1 금속층(13A)과 제2 금속층(13B)을 적 층하고 이들을 동시에 패터닝하여 게이트 전극을 형성한다.
제1 금속층(13A) 실리콘 산화물, 실리콘 질화물 등으로 형성된 게이트 절연층과 직접 접촉하여 채널 영역을 형성하는 부분으로서 열처리에 의해서 용융되거나 변형되지 않아야 하고 기타 기계적 성질 및 전기적 특성도 변화하지 않아야 한다. 따라서 본 발명에서는 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 티타늄(Ti) 또는 Mo-W, Mo-Ta와 같은 이들의 합금을 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 50 내지 3,000Å, 양호하게는 500 내지 1,000Å 두께로 증착하여 제1 금속층(13A)을 형성한다.
제1 금속층(13A)을 형성한 후에는 알루미늄, 구리, 은과 같은 도전성이 양호한 금속을 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD 등의 방법을 사용하여 1,000 내지 10,000Å, 양호하게는 2,000 내지 5,000Å 두께로 증착하여 제2 금속층(13B)을 형성한다. 제2 금속층(13B)을 구성하는 금속은 제1 금속층을 구성하는 내열성 금속에 비하여 도전성이 크게 높아 고출력 박막트랜지스터의 게이트 전극으로 사용하기에 적합하다. 다만 이들 금속은 제1 금속층을 구성한 금속에 비하여 열적 안정성이 떨어지는 문제가 있으나, 제2 금속층은 게이트 절연층에 직접 접촉하지 않으므로 열처리 과정에서 완전히 용융되지 않는 한 어느 정도의 변형 내지 특성 변화가 발생하더라도 무방하므로 알루미늄, 구리, 은 등을 사용하여 제2 금속층을 형성할 수 있다.
도 4는 도 3과 같이 형성된 게이트 전극(13)을 마스크로 사용하여 실리콘 박막의 소스(11S) 및 드레인 영역(11D)에 불순물을 주입하는 도핑 공정을 나타내는 도면이다. N-MOS TFT를 제작하는 경우에는 이온샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 불순물(dopant)을 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E11-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제작하는 경우에는 B2H6, B, BH3 등의 불순물을 20-70KeV의 에너지로 1E11-1E22/cm
3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다.
도 5는 실리콘 박막이 도핑된 이후에 기판 전체에 비정질 실리콘의 MIC(Metal Induced Crystallization) 또는 MILC를 유도하는 금속층(14)을 인가한 상태의 단면도이다. 비정질 실리콘에 MIC 또는 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni), 팔라듐(Pd) 또는 코발트(Co)가 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속이 사용될 수 있다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 비정질 실리콘에 인가될 수 있으나, 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질 실시콘의 MIC 또는 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며, 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다. 이 과정에서 채널 영역(11C)은 게이트 절연막(12) 및 게이트 전극(13)에 의하여 덮여 있으므로 채널 영역에는 금속층(14)이 인가되지 않고 소스 영역(11S) 및 드레인 영역(11D)에만 금속층이 인가된다. 양호하게는 게이트 절연막(12)이 게이트 전극(13)보다 넓은 폭을 가지도록 형성되는데 이는 게이트 절연막 을 마스크로 하여 인가되는 금속층(14)이 게이트 전극 하부의 채널 영역에 바로 접하지 아니하고 일정 간격 떨어진 금속 오프셋 영역이 형성되도록 한다. 금속 오프셋 영역을 채널 영역 주위에 형성하는 이유는 결정화 유도 금속(14)이 채널 영역 경계 및 내부로 침투하여 오프 전류와 같은 박막트랜지스터의 동작 특성을 저하시키는 현상을 방지하기 위한 것이다. 또한 게이트 전극의 측벽 외측으로 연장되는 게이트 절연층은 도핑 공정에서 채널 주위에 저농도 도핑(LDD) 영역 또는 비도핑 영역을 형성하도록 하는 마스크로 사용되기도 한다.
이상에서 설명한 바와 같이 게이트 전극은 박막트랜지스터 제조공정에서 불순물 주입 공정 및 MILC 유도 금속 증착 공정 등에서 마스크 역할을 하고 있다. 따라서 MILC를 이용한 박막트랜지스터 제조 공정에서는 일반적으로 게이트 전극을 형성한 후에 도핑, 금속 증착 및 열처리 공정이 실행되게 된다. 따라서, MILC를 이용한 결정질 실리콘 박막트랜지스터 제조 공정에서는 게이트 전극이 결정화 열처리를 견딜 수 있는 내열성 재료로 제작되어야 한다.
도 6은 기판 상에 금속층(14)을 인가한 후에 비정질 실리콘을 결정화시키기 위한 열처리를 실행하여 비정질 실리콘의 결정화를 유도하는 동시에 실리콘의 소스 및 드레인 영역에 주입된 불순물을 활성화시키는 공정을 도시한다. 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 700 또는 800oC정도의 온도에서 수분 이내의 짧은 시간 동안 가열하는 고속 어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELA법 등이 사용될 수도 있으며, 양호하 게는 가열로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 진행된다. 가열로 내의 열처리 과정을 통하여 활성층의 소스와 드레인 영역에서 MIC 소스 금속이 직접 인가된 부분은 MIC 현상에 의한 결정화가 진행되고 MILC 소스 금속이 인가되지 않은 소스 및 드레인 영역과 채널 영역은 금속층이 인가된 부분으로부터 전파되는 MILC에 의하여 결정화된다. 도 6의 화살표는 열처리 과정 중 MILC가 진행하는 방향을 나타낸다.
결정화 열처리가 진행되는 동안 내열성 금속 또는 내열성 합금으로 형성된 제1 금속층(13A)은 열적 안정성을 가지므로 그 형상, 전기적 성질, 게이트 절연층(12)과의 접촉 상태를 그대로 유지한다. 한편 제1 금속층에 비하여 내열성이 낮은 금속으로 형성된 제2 금속층(13B)은 열처리에 의하여 기계적, 전기적 특성이 어느 정도 변화할 수는 있으나 전기적 저항은 거의 일정하게 유지되고 제1 금속층과 양호한 전기적 접촉 상태를 유지할 수 있다.
활성층 결정화가 완료되면 도 7과 같이 기판 상에 절연 덮개막(16)을 형성하고 게이트 전극, 소스 영역 및 드레인 영역의 전기적 접속을 위한 콘택트 홀을 형성한다. 콘택트 홀은 통상 광리소그래피 기법을 사용하여 형성된 마스크를 사용하여 덮개막을 비등방성 에칭하여 형성된다. 그리고 콘택트 홀을 통하여 박막트랜지스터에 전기적 접속을 제공하는 콘택트 전극(17)을 형성하여 박막트랜지스터 구조가 완성된다. 콘택트 전극은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 콘택트 절연층 전체에 금속 또는 도핑된 폴리실리콘 등의 도전성 재료를 500-10,000 Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝하여 형성된다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다. 따라서 본 발명의 범위는 첨부된 특허청구의 범위에 기재된 사항과 그 균등영역을 포함하는 것으로 해석되어야 한다.
본 발명은 MILC를 이용하여 제작되는 결정질 실리콘 박막트랜지스터에서 게이트 절연층 상에 내열성이 우수한 제1 금속층과 도전성이 우수한 제2 금속층을 적층하여 게이트 전극을 형성함으로써, 결정화 열처리 과정에서 게이트 절연층과 접촉하는 부분의 열적 안정성을 유지하는 한편 게이트 전극 전체의 저항을 작게 할 수 있다. 그리하여 본 발명에 따른 결정질 박막트랜지스터는 고출력을 요구하는 대형 LCD 및 OELD의 구동소자로서 효과적으로 사용될 수 있다.
Claims (7)
- 절연 기판;상기 기판 상에 형성되고 MILC에 의하여 결정화된 실리콘 활성층;상기 활성층 상에 형성된 게이트 절연막; 및상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 결정질 실리콘 박막트랜지스터에 있어서,상기 게이트 전극은 MILC에 대하여 내열성을 갖고 상기 게이트 절연막과 접촉하는 제1 전도층과 상기 제1 전도층보다 낮은 저항을 갖는 물질로 형성되어 상기 제1 전도층 상에 적층된 제2 전도층으로 이루어진 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 제1 전도층이 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 티타늄(Ti) 중 하나의 금속 또는 이들의 합금을 포함하는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 제2 전도층이 알루미늄, 구리, 은 중 하나의 금속을 포함하는 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 활성층은 실리콘의 결정화를 유도하는 금속을 상기 활성층에 인가하고 가열로(furnace) 내에서 400-600oC의 온도로 0.5-20 시간 가열하여 결정화된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 제1 전도층 및 상기 제2 전도층이 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD 중 하나의 방법을 사용하여 형성된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 실리콘 활성층의 MILC에 의한 결정화가 상기 게이트 전극을 형성한 후에 실행된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
- 제 1 항에 있어서, 상기 제1 전도층과 상기 제2 전도층이 각각 500 내지 1,000Å과 2,000 내지 5,000Å의 두께로 증착되어 동시에 패터닝된 것을 특징으로 하는 결정질 실리콘 박막트랜지스터.
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2003
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| WO2021081992A1 (en) * | 2019-11-01 | 2021-05-06 | Boe Technology Group Co., Ltd. | Thin film transistor, fabricating method thereof, and display apparatus |
| US11367792B2 (en) | 2019-11-01 | 2022-06-21 | Hefei Xinsheng Optoelectronics Technology Co., Ltd | Thin film transistor, fabricating method thereof, and display apparatus |
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