KR100551436B1 - 박막 트랜지스터 액정표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 액정표시장치는, 개구율의 향상을 위하여, 이중 데이터 배선 구조를 채용한다. 2중 데이터 배선은 두 개의 단위 화소마다 개재된다. 2중 데이터 배선 중 하부층에 위치하는 제 1 데이터 배선은, 제 1 데이터 배선을 기준으로 양측에 인접한 두 화소전극 중 일측의 화소전극과 연결된 제 1 박막 트랜지스터의 제 1 활성층의 일측 단부와 전기적으로 연결되고, 상부층에 위치하는 제 2 데이터 배선은 타측의 박막 트랜지스터의 제 2 활성층의 일측 단부와 연결된다. 제 1 활성층은 적어도 소정 부분이 제 1 데이터 배선과 오버랩된 상태로 콘택되어 있으며, 제 2 활성층은 상부의 게이트 절연막 및 층간 절연막에 형성된 콘택홀을 통하여 제 2 데이터 배선과 콘택된다.

Description

박막 트랜지스터 액정표시장치 및 그의 제조방법
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 2중 데이터 배선 구조를 갖는 박막 트랜지스터 액정표시장치에 관한 것이다.
텔레비전이나 컴퓨터용 모니터 등과 같은 표시기에 채용되고 있는 음극선관(CRT)은 중량, 장치공간, 소비 전력 등이 크기 때문에 설치 및 이동시에 제약을 받는다. 이러한 단점을 보완하기 위하여 액정을 이용하는 액정표시기, 면 방전을 이용하는 플라즈마 디스플레이 패널(PDP), 전계 발광을 이용한 표시기 등과 같이 평판패널을 이용한 표시기들이 제안되었고, 현재 널리 사용되고 있다.
평판표시기들 중 액정표시기는 여타의 평판표시기에 비하여 저 소비전력, 저 전압구동과 함께 고정세화, 풀 컬러표시등 음극선관에 가까운 표시품질이 가능하고, 제조공정의 용이화 등의 이유로 여러 전자 장치들에서 적용되고 있다.
이러한 액정표시기에서 표시품질을 음극선관에 가깝게 가져가기 위한 노력의 하나로서 개구율을 높이려는 노력이 시도되어 왔다.
본 발명은 박막 트랜지스터 액정표시기에서 개구율을 향상시키는데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터 액정표시장치는, 투광성의 절연기판과, 상기 절연기판 위에 서로 소정간격을 두고 평행하게 배열된 제 1 라인들과, 상기 제 1 라인과 직교하는 일측 방향으로, 상기 각각의 제 1 라인으로부터 소정 길이만큼 분기되며, 상기 제 1 라인을 따라 일정한 간격으로 형성된 제 2 라인을 포함하는 제 1 데이터 배선을 포함한다. 상기 절연기판의 상부에, 상기 제 1 데이터 배선과 부분적으로 콘택되는 제 1 활성층이 배치되어 있고, 상기 제 1 데이터 배선에 인접하고, 상기 제 1 데이터 배선을 기준으로 상기 제 1 활성층과 대향하는 부분에는 2 활성층이 배치된다. 상기 제 1 활성층, 상기 제 1 데이터 배선, 및 상기 제 2 활성층을 커버하도록 상기 절연기판의 상부에는 제 1 절연층이 배치된다. 상기 박막 트랜지스터 액정표시장치는, 상기 제1 데이터 배선의 제 1 라인과 직교하도록 상기 제 1 절연막 위에 배치된 제 3 라인과, 상기 제 1, 제 2 활성층 방향으로 소정 길이만큼 분기되어, 상기 제 1, 제 3 활성층과 적어도 부분적으로 오버랩되는 한 쌍의 제 4 라인을 포함하는 게이트 배선을 포함한다. 상기 게이트 배선을 커버하도록 상기 제 1 절연막의 상부에는 제 2 절연막이 형성된다. 또한, 상기 액정표시장치는, 상기 제 1 라인과 오버랩 되도록 상기 제 2 절연막 위에 형성된 제 5 라인과, 상기 제 2 라인의 분기방향과 반대 방향으로 상기 제 5 라인으로부터 소정 길이만큼 분기되며, 상기 제 5 라인을 따라 일정 간격으로 형성된 제 6 라인을 포함하는 제 2 데이터 배선을 포함하며, 상기 각각의 제 6 라인은 상기 제 2 절연막, 상기 제 1 절연막에 형성된 콘택홀을 통하여 상기 제 2 활성층과 콘택된다. 상기 제 2 데이터 배선을 커버하도록 상기 제 2 절연막 위에 제 3 절연막이 형성된다. 한 쌍의 화소전극이 상기 제 3 절연막의 상부에 형성되며, 상기 제 1, 제 2 활성층의 타측 단부를 각각 노출하도록, 제 1 내지 제 3 절연막에 형성되고, 제 1, 제 2 콘택홀을 통하여 제 1, 제 2 활성층에 각각 콘택된다.
본 발명의 다른 측면에 따르면, 투광성의 절연기판 위에 서로 소정간격을 두고 평행하게 배열된 제 1 라인들과, 상기 제 1 라인과 직교하는 일측 방향으로, 상기 각각의 제 1 라인으로부터 소정 길이만큼 분기되며, 상기 제 1 라인을 따라 일정한 간격으로 형성된 제 2 라인을 포함하는 제 1 데이터 배선이 형성된다. 다음으로, 상기 절연기판의 상부에, 상기 제 1 데이터 배선과 부분적으로 콘택되는 제 1 활성층이 형성된다. 다음으로, 상기 제 1 데이터 배선에 인접하고, 상기 제 1 데이터 배선을 기준으로 상기 제 1 활성층과 대향하는 부분에 배치된 제 2 활성층이 형성된다. 다음으로, 상기 제 1 활성층, 상기 제 1 데이터 배선, 및 상기 제 2 활성층을 커버하도록 상기 절연기판의 상부에 제 1 절연층이 형성된다. 다음으로, 상기 제 1 데이터 배선의 제 1 라인과 직교하도록 상기 제 1 절연막 위에 배치된 제 3 라인과, 상기 제 1, 제 2 활성층 방향으로 소정 길이만큼 분기되어, 상기 제 1, 제 2 활성층과 적어도 부분적으로 오버랩되는 한 쌍의 제 4 라인을 포함하는 게이트 배선이 형성된다. 다음으로, 상기 게이트 배선을 커버하도록 상기 제 1 절연막의 상부에 제 2 절연막이 형성된다. 다음으로, 상기 제 1 라인과 오버랩 되도록 상기 제 2 절연막 위에 제 5 라인과, 상기 제 2 라인의 분기방향과 반대 방향으로 상기 제 5 라인으로부터 소정 길이만큼 분기되며, 상기 제 5 라인을 따라 일정 간격으로 형성된 제 6 라인을 포함하며, 상기 각각의 제 6 라인은 상기 제 2 절연막, 상기 제 1 절연막에 형성된 콘택홀을 통하여 상기 제 2 활성층과 콘택되는 제 2 데이터 배선이 형성된다. 다음으로, 상기 제 2 데이터 배선을 커버하도록 상기 제 2 절연막 위에 3 절연막이 형성된다. 그런 다음, 상기 제 1, 제 2 활성층의 타측 단부를 각각 노출하도록, 상기 제 1 내지 상기 3 절연막에 형성된 제 1, 제 2 콘택홀을 통하여 상기 제 1, 제 2 활성층에 각각 콘택되고, 서로 분리된 한 쌍의 화소전극이 제 3 절연막 위에 형성된다.
이처럼, 본 발명의 액정표시기는 2중 데이터 배선 구조를 가지므로, 인접한 두 데이터 배선 사이에 있는 화소전극간의 간격을 최소로 할 수 있다. 그 결과, 개구율이 향상된다.
본 발명의 목적과 장점들은 다음의 상세한 설명과 첨부도면에 의하여 보다 분명해질 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 2중 데이터 배선을 갖는 박막 트랜지스터 액정표시장치의 개략적 구성을 보여주는 회로도이다.
도 1을 참조하면, 일정 간격을 두고 행방향으로 배열된 다수의 게이트 배선(8)과, 게이트 배선(8)에 직교하며, 일정 간격을 두고 열 방향으로 배열된 다수의 데이터 배선(6, 7)이 매트릭스 배열된다. 데이터 배선(6, 7)은 도 2에서 설명되겠지만, 절연막을 개재하여 중첩된 2층 구조를 가진다. 이하, 도면에서 가로 방향은 행 방향, 세로 방향은 열 방향으로 언급한다.
각 행마다 서로 인접한 데이터 배선(7과 7 또는 6과 6) 사이에는 두 개의 화소전극이 배치되고, 각 열마다 서로 인접한 게이트 배선(8과 8) 사이에는 하나의 화소전극이 배치된다. 즉, 한 쌍의 데이터 배선과 한 쌍의 게이트 배선 사이에는 두 개의 화소전극이 배치된다.
각 화소전극은 대응하는 박막 트랜지스터(TRn, TRn-1)와 연결되고, 박막 트랜지스터(TRn, TRn-1)는 게이트 배선(8) 및 인접한 2층 데이터 배선(7 또는 8)중 어느 하나와 연결된다.
각 화소전극은 대향하는 컬러 필터 기판(도시하지 않음)에 형성된 대향전극과, 그들 사이에 개재된 액정층과 함께 하나의 캐패시터(CLC, 이하, "액정 캐패시터"로 칭함)를 형성하고, 또한, 동일 기판에 배치된 공통전극(미도시) 및 그들 사이에 개재된 절연층(미도시)과 함께 다른 하나의 캐패시터(Cs, 이하, "축적 캐패시터"로 칭함)를 형성한다.
두 캐패시터(CLC, Cs)는 대응하는 화소전극에 인가된 신호 전압을 일정시간동안 유지하는 역할을 한다.
데이터 배선(6 또는 7)은 데이터 구동부(4)의 구동 집적회로의 단자와 1대1 연결되어, 데이터 신호를 인가받고, 게이트 배선(8)은 게이트 구동부(2)의 구동 집적회로의 단자와 1대 1 연결되어, 박막 트랜지스터의 스위칭 동작을 위한 제어신호를 인가받는다.
게이트 구동부(2)로부터 제어신호가 선택된 단위 셀(Cell)의 박막 트랜지스터로 인가되면, 박막 트랜지스터는 턴-온(Turn-on) 되고, 데이터 구동부(4)로부터 출력된 데이터 신호는 데이터 배선(6 또는 7)을 통하여 대응하는 화소전극으로 인가된다. 후속신호가 인가될 때까지, 박막 트랜지스터에 병렬 연결된 액정 캐패시터(CLC)와 축적 캐패시터(Cs)는 화소전극의 전위를 소정 시간동안 일정하게 유지한다.
도 2는 도 1의 회로 구성을 갖는 박막 트랜지스터 기판의 개략적인 부분 평면도이다.
도 2를 참조하면, 투광성의 절연기판, 예를 들면, 유리기판(10) 위에, 일정 간격을 두고 열 방향으로 배열된 다수의 데이터 배선(12, 24)과, 데이터 배선(12, 24)에 직교하고, 일정 간격을 두고 행방향으로 배열된 다수의 게이트 배선(18)이 매트릭스 배열된다.
데이터 배선(12, 24)은, 절연막을 개재한 2층 구조를 가지며, 하부층의 데이터 배선(또는, 제 1 데이터 배선;12)은, 일정 간격을 두고 열 방향으로 배열된 주선(또는 제 1 라인;12a)과, 주선(12a)으로부터 수직하게 행 방향으로 분기된 분기선(제 2 라인;12b)으로 구성되고, 상부층의 데이터 배선(또는, 제 2 데이터 배선;24)도, 일정 간격을 두고 열 방향으로 배열된 주선(또는, 제 5 라인;24a)과, 주선(24a)으로부터 수직하게 행 방향으로 분기된 분기선(또는, 제 6 라인;24b)으로 구성된다.
분기선(12b, 24b)은 주선(12a, 24a)을 기준으로 어느 일측 방향으로 분기될 수 있지만, 본 실시예에서, 제 1 데이터 배선(12)의 분기선(12b)은 좌측으로, 제 2 데이터 배선(24)의 분기선(24b)은 우측으로 분기된다. 여기서, 데이터 배선의 분기선(12b, 24b)은, 대응하는 박막 트랜지스터의 소오스 전극으로 기능한다.
데이터 배선의 주선(12a, 24a)은 중첩되므로, 제 1 데이터 배선(12)의 주선(12a)의 단부(12c)는 도 1의 데이터 구동부(4)의 구동 집적회로의 단자와의 용이한 연결을 위하여, 표시영역을 벗어난 소정 부분에서 이중 절곡된 구조를 가진다. 제 1 데이터 배선(12)과 제 2 데이터 배선(24)의 단부들 간에 충분한 거리를 확보하기 위하여, 절곡된 제 1 데이터 배선(12)의 주선(12a)의 단부(12c)는, 인접한 한 쌍의 데이터 배선 사이의 영역을 2분하는 선, 즉 화소전극(26n-1)과 화소전극(26n)을 2분하는 선과 부분적으로 중첩되는 곳에 위치하도록 배열된다.
데이터 배선의 주선(12a, 24a)과 직교하도록, 게이트 배선(18)이 배열된다. 게이트 배선(18)도, 데이터 배선의 주선(12a, 24a)과 직교하도록, 행 방향으로 배열된 주선(또는, 제 3 라인;18a)과, 게이트 배선의 주선(18a)으로부터 수직으로 분기된 분기선(또는, 제 4 라인;18b)을 포함한다. 여기서, 게이트 라인(18)의 분기선(18b)은 게이트 전극으로 기능한다.
한 쌍의 인접한 데이터 배선, 예를 들어 m행과 m+1행에 대응하는 데이터 배선과, 한 쌍의 인접한 게이트 배선, 예를 들어 n-1열과 n열에 대응하는 게이트 배선에 의하여 경계되는 영역에는 행 방향을 따라서 두 화소전극(26n-1, 26n)이 배치된다.
n-1열의 화소전극(26n-1)은 제 2 데이터 배선(24)의 분기선(24b)에 연결된 박막 트랜지스터(27n-1)의 드레인과 연결되고, n열의 화소전극(26n)은 n열에 인접한 데이터 배선중 하부층에 위치한 제 1 데이터 배선(12)의 분기선(12b)에 연결된 박막 트랜지스터(27n)의 드레인과 연결된다.
이처럼, 본 발명은 행 방향으로 배열된 두 화소전극과 두 화소전극 사이마다 이층 구조의 데이터 배선이 배열되므로, 행 방향으로 배열된 하나의 화소전극과 인접한 하나의 화소전극 사이마다 단층의 데이터 배선이 배열되는 종래의 박막 트랜지스터 액정표시장치에 비하여, 행 방향으로 화소전극을 확장시킬 수 있다. 즉, n-1열에서는 우측으로, n열에서는 좌측으로 화소전극의 폭을 증가시킬 수 있다. 그러므로, 개구율이 종래의 액정표시장치에 비하여 증가된다.
도 3은 본 발명에서 채용한 2중 데이터 배선과 주변부의 구성을 설명하기 위하여, 도 2의 평면도를 Ⅲ-Ⅲ선을 따라 절단한 단면도이다.
도 3을 참조하면, 유리기판(10) 위에 제 1 데이터 배선(12)이 배치된다. 여기서, 참조부호 "W"는 제 1 데이터 배선(12)의 주선(12a)의 폭이고, 참조부호 "L1"은 제 1 데이터 배선(12)의 분기선(12b)의 길이다.
제 1 데이터 배선(12)의 분기선(12b)과 콘택되는 제 1 활성층(14)이 기판(10) 위에 배치된다. 제 1 활성층(14)은 도 2에 도시한 n열의 박막 트랜지스터(27n)의 구성요소로서, 제 1 데이터 배선(12)의 분기선(12b)과의 직접적인 콘택을 위하여 일측 가장자리가 분기선(12b)의 일측 가장자리 위에 부분적으로 중첩된다.
제 1 데이터 배선(12)의 주선(12a)으로부터 소정 간격만큼 이격된, 절연기판(10)의 표면에는 제 2 활성층(15)이 배치된다. 제 2 활성층(15)은, 도 2에 도시한 n+1열의 박막 트랜지스터(27n+1)의 구성요소이다.
제 1 데이터 배선(12), 제 1, 제 2 활성층(14, 15)을 커버하도록 제 1 절연막(또는, 게이트 절연막;16)이 기판(10) 위에 도포된다. 제 1 절연막(16)의 상부 소정 부분에는, 게이트 배선(18)의 분기선(18b, 18c)이 각각 배치된다. 이들 분기선(18b, 18c)은, n열의 박막 트랜지스터(27n)과 n+1열의 박막 트랜지스터(27n+1)의 게이트 전극으로 각각 기능한다.
여기서, 게이트 배선의 분기선(18b, 18c)이, 게이트 전극으로 기능하기 위해서는, 제 1 절연막(16)을 개재하여 제 1, 제 2 활성층(14, 15)과 적어도 부분적으로 중첩되어야 한다. 게이트 배선의 분기선(18b, 18c)이 제 1, 제 2 활성층(14, 15)과 중첩되지 않는 경우에는, 박막 트랜지스터의 게이트 전극으로서의 역할을 수행할 수 없으므로, 상기한 조건은 반드시 실행되어야 한다. 바람직하게는, 분기선(18b, 18c)은, 각각 제 1, 제 2 활성층(18b, 18c)의 중앙부를 지나쳐서, 단부가 제 1, 제 2 활성층(18b, 18c)의 장변으로부터 소정 길이만큼 돌출된다.
제 2 절연막(또는, 층간 절연막;20)이 게이트 전극(18b, 18c)을 커버하도록 제 1 절연막(16) 위에 배치된다.
제 2 절연막(20) 위의 소정 부분에는 제 2 데이터 배선(24)이 배치된다. 제 2 데이터 배선(24)의 주선(24a)은 제 1 데이터 배선(12)의 주선(12a)과 동일 폭(W)을 가지고, 분기선(24b)은 "L2'의 길이를 가진다. 제 2 데이터 배선(24)의 분기선(24b)은, 하부의 제 2 절연막(20)과, 제 1 절연막(16)에 형성된 콘택홀을 통하여 제 2 활성층(15)의 일측 단부(또는, 소오스)에 콘택된다.
여기서, 제 2 활성층(15)과, 전단에서 언급한 제 1 활성층(14)은 각각 제 2 데이터 라인(24)과 제 1 데이터 라인(12)을 통하여 인가된 신호를 받아, 게이트 전극(18b, 18c)에 인가되는 제어신호에 따라 대응하는 화소전극(26n+1, 26n)으로 전달하는 채널층으로 기능한다.
제 1, 제 2 활성층(14, 15)은 비정질 실리콘이나 폴리실리콘으로 구성되고, 그의 표면으로부터 소정 깊이에 이르며, 예를 들면 N형의 비소(As)나 인(P)이 도핑된 한 쌍의 불순물층이 이보다 낮은 농도의 채널층에 의하여 분리된 구조를 가진다. 아울러, 제 1, 제 2 활성층(14, 15)은, 도면에는 도시되지 않았지만, 문턱전압의 저하와 펀치-쓰루(Punch-through)현상의 방지를 위하여, 두 불순물층이 서로 대향하는 부분에, 이들 불순물층 보다 낮은 농도를 갖는 불순물층이 접합된 저도핑드레인(Lightly-Doped Drain: LDD) 구조를 가질 수도 있다.
제 2 데이터 배선(24)을 포함하는 제 2 절연막(20)의 전면에 소정 두께의 제 3 절연막(25)이 배치되어 있다.
제 3 절연막(25)의 상부에는 제 1, 제 2 데이터 배선(12, 24)의 주선(12a, 24a)을 기준으로 좌우 대칭인 한 쌍의 화소전극(26n, 26n+1)이 배치된다. 여기서, 화소전극(26n, 26n+1)은 인듐주석산화물(Indium Tin Oxide:이하, ITO로 언급함)로 만들어된다.
n열의 화소전극(26n)은, 제 1 활성층(14)의 타측 단부의 표면을 노출하도록, 제 1 내지 제 3 절연막(16, 20, 25)의 소정 부분에 형성된 콘택홀을 통하여 제 1 활성층(14)의 타측 단부의 표면과 콘택된다. 그리고, n+1열의 화소전극(26n+1)은, 제 2 활성층(15)의 타측 단부의 표면을 노출하도록 제 1 내지 제 3 절연막(16, 20, 25)의 소정 부분에 형성된 콘택홀을 통하여 제 2 활성층(15)의 타측 단부의 표면과 콘택된다.
현재의 실시예에서는, 제 1 데이터 배선(12)의 주선(12a)과 제 2 데이터 배선(24)의 주선(24a)이 동일 폭을 갖는 경우를 예를 들어 설명하였지만, 이들 폭은 허용 가능한 범위에서 서로 다를 수 있다. 또한, 제 1 활성층(14)은 제 1 데이터 배선(12)의 분기선(12b)과 직접 콘택된 경우를 예를 들어 설명하였지만, 이들은 서로 분리된 상태로 기판(10)의 표면에 배치되고, 상부에 있는 절연막에 콘택홀을 뚫어 배선으로 서로 연결하는 것도 가능하다.
한편, 상기한 실시예에서는 유리기판이 사용된 경우를 보이고 설명하였지만, 석영기판이나 다른 투광성의 절연기판을 사용하여도 동일한 목적과 효과를 달성할 수 있다.
이하, 상기한 구조를 갖는 박막 트랜지스터 액정표시장치의 제조방법을 첨부한 도면을 참조하여 설명한다.
도 3에 도시한 것처럼, 유리기판(10)의 바로 위에 일정 간격을 두고 열 방향으로 배열된 제 1 데이터 배선(12)을 형성한다. 제 1 데이터 배선(12)은, 몰리브덴, 텅스텐, 또는 알루미늄과 같은 금속층을 증착하고 패터닝하는 것에 의하여 형성된다. 여기서, 제 1 데이터 배선(12)의 분기선(12b)은 개구율의 향상을 위하여 단위 화소영역의 모서리 근처에 형성하는 것이 바람직하다.
그런 다음, 제 1 데이터 배선(12)을 커버하도록 비정질 실리콘층을 기판(10)의 전면에 도포하고, 패터닝하여, 제 1 데이터 배선(12)의 일측에 위치하고, 일측 단이 제 1 데이터 배선(12)의 분기선(12a)과 콘택되는 제 1 활성층(14)과, 제 1 데이터 배선(12)과 소정 거리만큼 분리된 제 2 활성층(15)을 형성한다.
전단에서 언급한 것처럼, 제 1, 제 2 활성층(14, 15)으로, 비정질 실리콘층 대신 폴리실리콘이 사용될 수 있으며, 이들 각각의 경우에 있어서, 각각의 제 1, 제 2 활성층(14, 15)은, n형 불순물이 고농도로 도핑되고, 서로 분리된 한 쌍의 n+ 영역(소오스 및 드레인)을 포함할 수 있다.
n+영역은, 이온주입과, 주입 이온의 활성화를 위한 레이저 어닐링에 의하여 형성될 수 있으며, 또한, n+ 불순물 층을 소정 두께로 형성하고, 패터닝하는 것에 의하여 형성할 수도 있다.
폴리실리콘으로 된 제 1, 제 2 활성층(14, 15)은, 비정질실리콘층을 증착하고, 증착된 비정질 실리콘층을 약 300℃의 저온에서 레이저 어닐링(Annealing)하여 비정질 실리콘층을 폴리실리콘층으로 상변환하고, 상변환된 폴리실리콘층을 패터닝하는 것에 의하여 형성된다.
또한, 선택적으로 제 1, 제 2 활성층(14, 15)이 저도핑드레인(LDD) 구조를 가지는 것도 가능하다. 이 경우, 일반 반도체 제조공정과 마찬가지로, 저농도의 n형 불순물을 1차 이온주입하고, 이들 저농도 불순물층의 서로 대향하는 소정 부분을 마스킹하고, 고농도의 n형 불순물을 2차 이온주입하고, 마지막으로 레이저 어닐링하는 것에 의하여 실행될 수 있다.
다음으로, 제 1, 제 2 활성층(14, 15)과, 데이터 배선(12)을 포함하는 유리기판(10)의 상부에 제 1 절연막인 게이트 절연막(16)을 형성한다. 게이트 절연막(16)은 절연특성이 우수한 실리콘다이옥사이드(SiO2)로 만들어진다. 게이트 절연막(16)으로 사용되는 실리콘다이옥사이드는 절연특성과 계면특성등의 전기적 성질이 우수하지만 증착율은 낮다. 그러므로, 실리콘다이옥사이드층은, 게이트의 절연특성을 유지하는 한, 공정시간의 단축을 위하여 가급적 얇게 형성하는 것이 바람직하다.
다음으로, 제 1, 제 2 활성층(14, 15) 상부의, 게이트 절연막(16) 위의 소정 부분에, 도 2에 도시된 것처럼, 게이트 배선(18)을 형성한다. 게이트 배선(18)의 분기선인 게이트 전극(18b, 18c)은 그의 하부에서 채널층으로 기능하는 제 1, 제 2 활성층(14, 15)과 적어도 부분적으로 중첩되어야 한다. 게이트 전극(18b, 18c)이 제 1, 제 2 활성층(46)과 각각 중첩되지 않는 경우에는, 박막 트랜지스터의 게이트 전극으로서의 역할을 수행할 수 없으므로, 상기한 조건은 반드시 실행되어야 한다.
다음으로, 게이트 배선(18)을 커버하도록, 게이트 절연막(16)의 상부에 제 2 절연막인 층간절연막(20)을 형성한다. 층간절연막(20)은 그의 하부에 형성된 게이트 전극(18)과 그의 상부에 형성될 제 2 데이터 배선(24)간 절연을 위한 것으로서, 게이트 절연막(16)인 실리콘다이옥사이드에 비하여 절연특성이 낮지만 높은 증착율을 갖는 물질을 사용하여, 게이트 절연막(16)에 비하여 두껍게 형성한다.
그후, 제 2 데이터 배선(24)을 커버하도록, 제 2 절연막(20)의 표면에 제 3 절연막(25)을 형성한다. 제 3 절연막(25)은 하부의 제 2 데이터 배선(24)과 상부에 형성될 화소전극간의 절연을 위한 것으로서, 박막 트랜지스터를 구성하는 패턴에 의하여 생긴 단차를 감소시키도록, 평탄화 절연막을 사용하는 것이 바람직하다.
다음으로, 제 1 활성층(14)의 타측 단부의 표면과, 제 2 활성층(15)의 타측 단부의 표면을 노출하도록, 제 1 내지 제 3 절연막(16, 20, 25)의 소정 부분에 콘택홀을 형성한다.
다음으로, 전면에 ITO를 소정 두께로 증착하고, 패터닝하여, 일측 단부가 제 1 활성층(14)과 제 2 활성층(15)의 노출부분과 각각 콘택되도록 한다.
도시되지는 않았지만, 상기 공정들의 완료후, 화소전극(26n, 26n+1)의 상부에 배향막의 형성공정이 뒤 따른다.
상기한 공정들을 통하여 박막 트랜지스터 기판이 완성되고, 이 박막 트랜지스터 기판과 대향하는 컬러 필터 기판은 통상의 방법을 통하여 준비된다. 준비된 이들 두 기판 사이에 액정층을 개재하여 액정표시패널을 완성한다.
상기한 방법에 따르면, 데이터 배선을 이층 구조로 형성하므로써, 그들 사이에 행 방향으로 위치하는 두 화소전극의 대향하는 모서리 간격이 최소가 되도록 할 수 있으므로, 개구율이 실질적으로 향상된다.
한편, 상기한 실시예에서는, 유리기판이 사용된 예를 보이고 설명하였지만, 석영기판과 같은 투명한 절연기판의 사용도 가능하다. 이 경우, 비정질실리콘층을 폴리실리콘으로 상변환하는 공정과, 이온주입된 불순물을 활성화하기 위한 레이저 어닐 공정은 열적 어닐 공정으로 대체될 수 있다.
또한, 상기한 실시예에서는, ITO와 같은 투명전극이 사용된 예를 보이고 설명하였지만, ITO대신 ZnO, CdO, ZnS, SnO2와 같은 여타의 투명전극 물질을 사용하는 경우에도 본원 발명의 적용은 가능하다.
게다가, 본원 발명은, 투명한 화소전극을, 불투명한 반사전극으로 대체하여 반사형 액정표시장치를 구성하는 경우에도 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명은, 데이터 배선을 2중 구조로 하여, 행 방향으로 배열된 두 개의 화소전극과, 두 개의 화소전극 사이마다 열 방향으로 배열되도록 하므로써, 개구율을 실질적으로 향상시킨다.
여기에서는, 본 발명의 특정실시예에 대하여 설명하고 도시하였지만, 본 발명의 사상과 정신을 위배하지 않는 한 통상의 지식을 가진 자들에 의하여 변형과 개선이 가능할 것이다. 따라서, 이하 본 발명의 특허청구범위는 그러한 모든 변형과 개선을 포함하는 것으로 간주된다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 개략적 회로도.
도 2는 도 1의 회로도의 부분 평면도.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 절단한 단면도.

Claims (18)

  1. 투광성의 절연기판;
    상기 절연기판 위에 서로 소정간격을 두고 평행하게 배열된 제 1 라인들과, 상기 제 1 라인과 직교하는 일측 방향으로 상기 각각의 제 1 라인으로부터 소정 길이만큼 분기되며 상기 제 1 라인을 따라 일정한 간격으로 형성된 제 2 라인을 포함하는 제 1 데이터 배선;
    상기 절연기판의 상부에 형성되며, 상기 제 1 데이터 배선과 부분적으로 콘택되는 제 1 활성층;
    상기 제 1 데이터 배선에 인접하고, 상기 제 1 데이터 배선을 기준으로 상기 제 1 활성층과 대향하는 부분에 배치된 제 2 활성층;
    상기 제 1 활성층, 상기 제 1 데이터 배선, 및 상기 제 2 활성층을 커버하도록 상기 절연기판의 상부에 형성된 제 1 절연막;
    상기 제1 데이터 배선의 제 1 라인과 직교하도록 상기 제 1 절연막 위에 배치된 제 3 라인과, 상기 제 1 및 제 2 활성층 방향으로 소정 길이만큼 분기되어 상기 제 1 및 제 2 활성층과 적어도 부분적으로 오버랩되는 한 쌍의 제 4 라인을 포함하는 게이트 배선;
    상기 게이트 배선을 커버하도록 상기 제 1 절연막의 상부에 형성된 제 2 절연막;
    상기 제 1 라인과 오버랩 되도록 상기 제 2 절연막 위에 형성된 제 5 라인과, 상기 제 2 라인의 분기방향과 반대 방향으로 상기 제 5 라인으로부터 소정 길이만큼 분기되며 상기 제 5 라인을 따라 일정 간격으로 형성된 제 6 라인을 포함하며, 상기 각각의 제 6 라인은 상기 제 2 절연막 및 상기 제 1 절연막에 형성된 콘택홀을 통하여 상기 제 2 활성층과 콘택되는 제 2 데이터 배선;
    상기 제 2 데이터 배선을 커버하도록 상기 제 2 절연막 위에 형성된 제 3 절연막; 및
    상기 제 3 절연막의 상부에 형성되며, 상기 제 1 및 제 2 활성층의 타측 단부를 각각 노출하도록 상기 제 1 내지 3 절연막에 형성된 제 1 및 제 2 콘택홀을 통하여 상기 제 1 및 제 2 활성층에 각각 콘택되고, 서로 분리된 한 쌍의 화소전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  2. 제 1 항에 있어서, 상기 절연기판은 유리기판인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  3. 제 1 항에 있어서, 상기 절연기판은 석영기판인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  4. 제 1 항에 있어서, 상기 제 1 데이트 배선과 상기 제 2 데이트 배선은 동일 물질인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  5. 제 1 항에 있어서, 상기 제 1 데이트 배선과 상기 제 2 데이트 배선은 서로 다른 물질이고, 동일 저항값을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 활성층은 그의 표면으로부터 소정 깊이에 이르고, 서로 소정간격으로 이격되어 있으며, 제 1 농도를 갖는 한 쌍의 N형 불순물층을 포함하는 비정질 실리콘인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 활성층은 그의 표면으로부터 소정 깊이에 이르고, 서로 소정 간격으로 이격되어 있으며, 제 1 농도를 갖는 한 쌍의 N형 불순물층을 포함하는 폴리실리콘인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 제 1 및 제 2 활성층은 상기 한 쌍의 N형 불순물층이 서로 대향하는 부분에 상기 제 1 농도보다 낮은 제 2 농도를 갖는 저도핑영역을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  9. 제 1 항에 있어서, 상기 제 1 데이터 배선의 제 1 라인과, 상기 제 2 데이터 배선의 제 5 라인은 동일 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  10. 제 1 항에 있어서, 상기 화소전극은 ITO인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
  11. 투광성의 절연기판을 제공하는 단계;
    상기 절연기판 위에 서로 소정간격을 두고 평행하게 배열된 제 1 라인들과, 상기 제 1 라인과 직교하는 일측 방향으로 상기 각각의 제 1 라인으로부터 소정 길이만큼 분기되며 상기 제 1 라인을 따라 일정한 간격으로 형성된 제 2 라인을 포함하는 제 1 데이터 배선을 형성하는 단계;
    상기 절연기판의 상부에, 상기 제 1 데이터 배선과 부분적으로 콘택되는 제 1 활성층과, 상기 제 1 데이터 배선에 인접하고 상기 제 1 데이터 배선을 기준으로 상기 제 1 활성층과 대향하는 부분에 제 2 활성층을 형성하는 단계;
    상기 제 1 활성층, 상기 제 1 데이터 배선, 및 상기 제 2 활성층을 커버하도록 상기 절연기판의 상부에 제 1 절연막을 형성하는 단계;
    상기 제1 데이터 배선의 제 1 라인과 직교하도록 상기 제 1 절연막 위에 배치된 제 3 라인과, 상기 제 1 및 제 2 활성층 방향으로 소정 길이만큼 분기되어 상기 제 1 및 제 2 활성층과 적어도 부분적으로 오버랩되는 한 쌍의 제 4 라인을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선을 커버하도록 상기 제 1 절연막의 상부에 제 2 절연막을 형성하는 단계;
    상기 제 1 라인과 오버랩 되도록 상기 제 2 절연막 위에 형성된 제 5 라인과, 상기 제 2 라인의 분기방향과 반대 방향으로 상기 제 5 라인으로부터 소정 길이만큼 분기되며 상기 제 5 라인을 따라 일정 간격으로 형성된 제 6 라인을 포함하며, 상기 각각의 제 6 라인은 상기 제 2 절연막 및 상기 제 1 절연막에 형성된 콘택홀을 통하여 상기 제 2 활성층과 콘택되는 제 2 데이터 배선을 형성하는 단계;
    상기 제 2 데이터 배선을 커버하도록 상기 제 2 절연막 위에 제 3 절연막을 형성하는 단계; 및
    상기 제 1 및 제 2 활성층의 타측 단부를 각각 노출하도록 상기 제 1 내지 3 절연막에 형성된 제 1 및 제 2 콘택홀을 통하여 상기 제 1 및 제 2 활성층에 각각 콘택되고, 서로 분리된 한 쌍의 화소전극을 상기 제 3 절연막의 상부에 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  12. 제 11 항에 있어서, 상기 절연기판은 유리기판인 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  13. 제 11 항에 있어서, 상기 제 1 및 제 2 활성층은 저온 폴리실리콘으로서, 비정질실리콘을 증착하고, 증착된 상기 비정질 실리콘을 레이저 어닐링하는 것에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  14. 제 13 항에 있어서, 상기 저온 폴리실리콘은, 표면으로부터 소정 깊이에 이르고, 서로 소정간격으로 이격되어 있으며, 제 1 농도를 갖는 한 쌍의 n형 불순물층을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  15. 제 14 항에 있어서, 상기 저온 폴리실리콘은, 상기 한 쌍의 n형 불순물층이 서로 대향하는 부분에 상기 제 1 농도보다 낮은 제 2 농도를 갖는 저도핑영역을 추가로 포함하는 것을 특징으로하는 박막 트랜지스터 액정표시장치의 제조방법.
  16. 제 14항 또는 제 15 항에 있어서, 상기 n형 불순물층과 저도핑영역은, 소정 농도의 n형 불순물을 이온 주입하고, 레이저 어닐링 하는 것에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  17. 제 14 항 또는 제 15 항에 있어서, 상기 절연기판은 석영기판이고, 상기 n형 불순물층과 상기 저도핑영역은, 소정 농도의 n형 불순물을 이온 주입하고, 열적 어닐링 하는 것에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
  18. 제 11 항에 있어서, 상기 제 1 데이터 배선의 제 1 라인과, 상기 제 2 데이터 배선의 제 5 라인은 동일 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
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