KR100551011B1 - Driving method of plasma display panel and plasma display device - Google Patents

Abstract

본 발명은 플라즈마 디스플레이 패널과 그의 구동 방법에 관한 것이다. 본 발명에 따르면, 유지기간에 마지막 방전의 세기를 줄여서 다음 서브필드의 리셋 기간에 보조 리셋 파형을 인가할 때 리셋 방전이 일어나기 시작하는 전압을 낮춘다. 이와 같이 하면, 보조 리셋 파형이 인가되는 서브필드의 리셋 기간을 단축할 수 있다. The present invention relates to a plasma display panel and a driving method thereof. According to the present invention, the intensity of the last discharge in the sustain period is reduced to lower the voltage at which the reset discharge starts to occur when the auxiliary reset waveform is applied in the reset period of the next subfield. In this way, the reset period of the subfield to which the auxiliary reset waveform is applied can be shortened.

벽 전하, 벽 전압, 리셋 기간, PDP, 방전 개시 전압Wall charge, wall voltage, reset period, PDP, discharge start voltage

Description

플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시 장치{DRIVING METHOD OF PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE}Plasma display panel driving method and plasma display device {DRIVING METHOD OF PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE}

도 1은 일반적인 플라즈마 디스플레이 패널의 일부 사시도이다. 1 is a partial perspective view of a typical plasma display panel.

도 2는 일반적인 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다. 2 shows an electrode arrangement diagram of a typical plasma display panel.

도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 3 is a driving waveform diagram of a plasma display panel according to the prior art.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 4 is a driving waveform diagram of a plasma display panel according to a first embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 5 is a driving waveform diagram of a plasma display panel according to a second embodiment of the present invention.

도 6은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 6 is a driving waveform diagram of a plasma display panel according to a third exemplary embodiment of the present invention.

도 7은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 7 is a driving waveform diagram of a plasma display panel according to a fourth embodiment of the present invention.

본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 방 법에 관한 것이다. The present invention relates to a method of driving a plasma display panel (PDP).

플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 일반적인 플라즈마 디스플레이 패널의 구조에 대하여 설명한다. A plasma display panel is a flat panel display device that displays characters or images using plasma generated by gas discharge, and tens to millions or more of pixels are arranged in a matrix form according to their size. First, a structure of a general plasma display panel will be described with reference to FIGS. 1 and 2.

도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다. 1 is a partial perspective view of a plasma display panel, and FIG. 2 shows an electrode arrangement diagram of the plasma display panel.

도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다. As shown in FIG. 1, the plasma display panel includes two glass substrates 1 and 6 facing each other apart. On the glass substrate 1, the scan electrode 4 and the sustain electrode 5 are formed in pairs and in parallel, and the scan electrode 4 and the sustain electrode 5 are covered with the dielectric layer 2 and the protective film 3. have. A plurality of address electrodes 8 are formed on the glass substrate 6, and the address electrodes 8 are covered with the insulator layer 7. The address electrode 8 and the partition 9 are formed on the insulator layer 7 between the address electrodes 8. In addition, the phosphor 10 is formed on the surface of the insulator layer 7 and on both sides of the partition wall 9. The glass substrates 1 and 6 are disposed to face each other with the discharge space 11 therebetween so that the scan electrode 4, the address electrode 8, the sustain electrode 5, and the address electrode 8 are orthogonal to each other. The discharge space 11 at the intersection of the address electrode 8 and the paired scan electrode 4 and the sustain electrode 5 forms a discharge cell 12.

그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m 의 매트릭스 구조를 가지고 있다. 열 방향으로는 어드레스 전극(A₁-A_m)이 배열되어 있고 행 방향으로는 n행의 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X_n )이 쌍으로 배열되어 있다. As shown in FIG. 2, the electrode of the plasma display panel has a matrix structure of n × m. In the column direction, address electrodes A ₁ -A _m are arranged, and in the row direction, n rows of scan electrodes Y ₁ -Y _n and sustain electrodes X ₁ -X _n are arranged in pairs.

종래의 플라즈마 디스플레이 패널을 구동하는 방법으로는 Kurata 등의 미국특허 6,294,875호에 기재된 방법이 있다. '875호의 구동 방법은 1 필드를 8개의 서브필드로 나눈 후, 제1 서브필드와 제2 내지 제8 서브필드의 리셋 기간에서 인가되는 파형을 달리하는 방법이다. As a method of driving a conventional plasma display panel, there is a method described in US Pat. No. 6,294,875 to Kurata et al. The driving method of '875 is a method of dividing one waveform into eight subfields and then different waveforms applied in the reset period of the first subfield and the second to eighth subfields.

도 3에 나타낸 바와 같이, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. As shown in Fig. 3, each subfield includes a reset period, an address period, and a sustain period.

제1 서브필드의 리셋 기간은 메인 리셋 파형이 인가되는 기간으로, 먼저 주사 전극(Y₁-Y_n)에 방전 개시 전압보다 작은 V_p 전압에서 방전 개시 전압을 넘는 V_r 전압까지 완만하게 상승하는 램프 전압을 인가한다. 이 램프 전압이 상승하는 동안 주사 전극(Y₁-Y_n)으로부터 어드레스 전극(A₁-A_m) 및 유지 전극(X ₁-X_n)으로 각각 미약한 방전이 일어난다. 그리고 이 방전에 의해 주사 전극(Y₁-Y_n)에는 음의 벽 전하가 축적되고 어드레스 전극(A₁-A_m) 및 유지 전극(X₁-X_n)에는 양의 벽 전하가 축적된다. 도 1을 보면 벽 전하는 주사 전극(4)과 유지 전극(5)의 보호막(3) 표면에 형성되지만 아래에서는 설명의 편의상 주사 전극(4)과 유지 전극(5)에 형성되는 것으로 표현한다. The reset period of the first subfield is a period in which the main reset waveform is applied. The reset period of the first subfield is gradually increased from the V _p voltage smaller than the discharge start voltage to the V _r voltage exceeding the discharge start voltage at the scan electrodes Y ₁ -Y _n . Apply lamp voltage. While this ramp voltage is rising, weak discharge occurs from the scan electrodes Y ₁ -Y _n to the address electrodes A ₁ -A _m and the sustain electrodes X ₁ -X _n , respectively. By this discharge, negative wall charges are accumulated on the scan electrodes Y ₁ -Y _n , and positive wall charges are accumulated on the address electrodes A ₁ -A _m and the sustain electrodes X ₁ -X _n . Referring to FIG. 1, wall charges are formed on the surface of the protective film 3 of the scan electrode 4 and the sustain electrode 5, but are described below as being formed on the scan electrode 4 and the sustain electrode 5 for convenience of description.

이어서 주사 전극(Y₁-Y_n)에 방전 개시 전압보다 낮은 V_q 전압에서 0V까지 완만하게 하강하는 램프 전압을 인가한다. 그러면 이 램프 전압이 하강하는 동안 방전 셀에 형성되어 있는 벽 전압에 의해 유지 전극(X₁-X_n) 및 어드레스 전극(A ₁-A_m)에서 주사 전극(Y₁-Y_n)으로 미약한 방전이 일어난다. 그리고 이 방전에 의해 유지 전극(X₁-X_n), 주사 전극(Y₁-Y_n) 및 어드레스 전극(A₁ -A_m)에 형성되어 있는 벽 전하들이 일부 소거되어 어드레싱에 적절한 상태로 설정된다. 마찬가지로 도 1을 보면 벽 전하는 어드레스 전극(8)의 절연체층(7) 표면에 형성되지만 아래에서는 설명의 편의상 어드레스 전극(8)에 형성되는 것으로 표현한다. Subsequently, a ramp voltage gently falling to 0 V is applied to the scan electrodes Y ₁ -Y _n at a voltage V _q lower than the discharge start voltage. Then, the ramp voltage is weak from the sustain electrodes X _1- X _n and the address electrodes A ₁ -A _m to the scan electrodes Y ₁ -Y _{n due} to the wall voltage formed in the discharge cells. Discharge occurs. This discharge partially erases wall charges formed in the sustain electrodes X ₁ -X _n , the scan electrodes Y ₁ -Y _n , and the address electrodes A ₁ -A _m , and sets them to a state suitable for addressing. do. Similarly, referring to FIG. 1, wall charges are formed on the surface of the insulator layer 7 of the address electrode 8, but are represented below as being formed on the address electrode 8 for convenience of description.

다음, 어드레스 기간에서는 선택할 방전 셀의 어드레스 전극(A₁-A_m)에 양의 전압(V_w)이 인가되고 주사 전극(Y₁-Y_n)에 0V가 인가된다. 그러면 리셋 기간에서 형성된 벽 전하에 의한 벽 전압과 양의 전압(V_w)에 의해 어드레스 전극(A₁-A_m )과 주사 전극(Y₁-Y_n) 사이 및 유지 전극(X₁-X_n)과 주사 전극(Y ₁-Y_n) 사이에서 어드레스 방전이 일어난다. 이 방전에 의해 주사 전극(Y₁-Y_n)에 양의 벽 전하가 축적되고 유지 전극(X₁-X_n)과 어드레스 전극(A₁-A_m)에 음의 벽 전하가 축적된다. 그리고 어드레스 방전에 의해 벽 전하가 축적된 방전 셀에서는 유지 기간에서 인가되는 유지 펄스에 의해 유지 방전이 일어난다. Next, in the address period, a positive voltage V _w is applied to the address electrodes A ₁ -A _m of the discharge cells to be selected, and 0 V is applied to the scan electrodes Y ₁ -Y _n . Then, between the address electrodes A ₁ -A _m and the scan electrodes Y ₁ -Y _n and the sustain electrodes X ₁ -X _n by the wall voltage and the positive voltage V _w caused by the wall charges formed in the reset period. ) And the address electrodes Y ₁ -Y _n occur. This discharge accumulates positive wall charges in the scan electrodes Y ₁ -Y _n and negative wall charges in the sustain electrodes X ₁ -X _n and the address electrodes A ₁ -A _m . In the discharge cells in which the wall charges are accumulated by the address discharge, sustain discharge occurs by a sustain pulse applied in the sustain period.

다음, 제1 서브필드의 유지 기간에서 주사 전극(Y₁-Y_n)에 인가되는 마지막 유지 펄스의 전압 레벨은 리셋 기간의 V_r 전압과 동일하고, 유지 전극(X₁-X_n )에는 V_r 전압과 유지 전압(V_s)의 차이에 해당되는 전압(V_r-V_s)이 인가된다. 그러면 어드레스 기간에서 선택된 방전 셀에서는 어드레스 방전에 의해 형성된 벽 전압에 의해 주사 전극(Y₁-Y_n)으로부터 어드레스 전극(A₁-A_m)으로 방전이 일어나고, 또한 주사 전극(Y₁-Y_n)으로부터 유지 전극(X₁-X_n)으로 유지 방전이 일어난다. 이 방전이 제1 서브필드의 리셋 기간에서 상승 램프 전압에 의해 발생한 방전에 해당한다. 그리고 선택되지 않은 방전 셀에서는 어드레스 방전이 없었으므로 방전이 일어나지 않는다. Next, the voltage level of the last sustain pulse applied to the scan electrodes Y _1- Y _n in the sustain period of the first subfield is equal to the voltage of V _r in the reset period, and V is applied to the sustain electrodes X ₁ -X _n . _The voltage V _r -V _s corresponding to the difference between the _r voltage and the sustain voltage V _s is applied. Then, in the discharge cells selected in the address period, discharge occurs from the scan electrodes Y ₁ -Y _n to the address electrodes A ₁ -A _m by the wall voltage formed by the address discharge, and the scan electrodes Y ₁ -Y _n. Sustain discharge (X ₁ -X _n ) is generated from? This discharge corresponds to the discharge generated by the rising ramp voltage in the reset period of the first subfield. In the discharge cells that are not selected, there is no address discharge, so no discharge occurs.

이어지는 제2 서브필드의 리셋 기간은 보조 리셋 파형이 인가되는 기간으로, 유지 전극(X₁-X_n)에 V_h 전압이 인가되고 주사 전극(Y₁-Y _n)에 V_q 전압에서 0V까지 완만하게 하강하는 램프 전압이 인가된다. 즉, 제1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 주사 전극(Y₁-Y_n)에 인가된다. 그러면 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다.The subsequent reset period of the second subfield is a period in which the auxiliary reset waveform is applied, and the voltage V _h is applied to the sustain electrodes X ₁ -X _n and the voltage V _q to 0 V is applied to the scan electrodes Y ₁ -Y _n . A ramping ramp voltage is applied. That is, a voltage equal to the falling ramp voltage applied in the reset period of the first subfield is applied to the scan electrodes Y ₁ -Y _n . Then, a weak discharge occurs in the discharge cell selected in the first subfield, and no discharge occurs in the discharge cell that is not selected.

그리고 이어지는 나머지 서브필드의 리셋 기간에서도 제2 서브필드의 리셋 기간과 동일한 파형이 인가된다. 한편, 제8 서브필드에서는 유지 기간 이후에 소거 기간이 형성된다. 소거 기간에서는 유지 전극(X₁-X_n)에 0V에서 V_e 전압까지 완만하게 상승하는 램프 전압이 인가된다. 이 램프 전압에 의해 방전 셀에 형성되어 있는 벽 전하들이 소거된다. In the subsequent reset period of the remaining subfields, the same waveform as the reset period of the second subfield is applied. Meanwhile, in the eighth subfield, an erase period is formed after the sustain period. In the erase period, a ramp voltage that rises slowly from 0 V to V _e is applied to the sustain electrodes X _1- X _n . The wall charges formed in the discharge cells are erased by this lamp voltage.

이러한 종래의 구동 파형에서, 제2 서브필드 이후의 리셋 기간에 인가되는 하강 리셋 파형은 제1 서브필드의 리셋 기간에 인가되는 하강 리셋 파형과 동일하다. 따라서, 여전히 리셋 기간에 많은 시간이 소요된다.In this conventional driving waveform, the falling reset waveform applied in the reset period after the second subfield is the same as the falling reset waveform applied in the reset period of the first subfield. Therefore, it still takes a lot of time in the reset period.

본 발명이 이루고자 하는 기술적 과제는 보조 리셋 파형이 인가되는 서브필드의 리셋 기간을 단축할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다. An object of the present invention is to provide a method of driving a plasma display panel which can shorten the reset period of a subfield to which an auxiliary reset waveform is applied.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 제1 기판 위에 각각 나란히 형성되는 복수의 제1 전극 및 제2 전극, 그리고 상기 제1 및 제2 전극에 교차하며 제2 기판 위에 형성되는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법으로서, According to an aspect of the present invention, there is provided a method of driving a plasma display panel, wherein a plurality of first and second electrodes are formed side by side on a first substrate, and intersect the first and second electrodes. A method of driving a plasma display panel including a plurality of address electrodes formed on a second substrate, wherein a discharge cell is formed by the adjacent first, second and address electrodes.

적어도 하나의 서브필드에서,In at least one subfield,

리셋 기간 동안, 상기 제1 전극의 전압을 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계; 어드레스 기간 동안, 상기 방전 셀 중 켜질 방전 셀을 선택하는 단계; 및 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함하며, During the reset period, gradually decreasing the voltage of the first electrode from the first voltage to the second voltage; Selecting a discharge cell to be turned on among the discharge cells during an address period; And sustain discharge in the sustain period, the discharge cell selected in the address step;

상기 유지 기간에 상기 제1 전극 또는 제2 전극에 인가되는 유지방전 펄스 중 적어도 하나의 폭이 다른 유지방전 펄스의 폭보다 작은 것이 바람직하다.It is preferable that the width of at least one of the sustain discharge pulses applied to the first electrode or the second electrode in the sustain period is smaller than the width of the other sustain discharge pulses.

본 발명의 다른 특징에 따른 플라즈마 디스플레이 패널의 구동방법은, According to another aspect of the present invention, there is provided a method of driving a plasma display panel.

적어도 하나의 서브필드에서,In at least one subfield,

리셋 기간 동안, 상기 제1 전극의 전압을 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계; 어드레스 기간 동안, 상기 방전 셀 중 켜질 방전 셀을 선택하는 단계; 및 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함하며, During the reset period, gradually decreasing the voltage of the first electrode from the first voltage to the second voltage; Selecting a discharge cell to be turned on among the discharge cells during an address period; And sustain discharge in the sustain period, the discharge cell selected in the address step;

상기 유지 기간에 상기 제1 전극 또는 제2 전극에 인가되는 유지방전 펄스 중 적어도 하나의 전압 크기가 다른 유지방전 펄스의 전압 크기보다 작은 것이 바람직하다.It is preferable that the voltage magnitude of at least one of the sustain discharge pulses applied to the first electrode or the second electrode in the sustain period is smaller than the voltage magnitude of the other sustain discharge pulses.

이때, 상기 적어도 하나의 유지방전 펄스는 상기 유지 기간에 상기 제1 전극 또는 제2 전극에 마지막으로 인가되는 유지방전 펄스를 포함하며,In this case, the at least one sustain discharge pulse includes a sustain discharge pulse last applied to the first electrode or the second electrode in the sustain period,

상기 제1 전압은 접지 전압 이하인 것이 바람직하다.Preferably, the first voltage is less than or equal to the ground voltage.

본 발명의 특징에 따른 플라즈마 표시 장치는 제1 기판, 상기 제1 기판 위에 각각 나란히 형성되는 복수의 제1 전극 및 제2 전극, 상기 제1 기판과 마주보며 떨어져 있는 제2 기판, 상기 제1 및 제2 전극에 교차하는 방향으로 제2 기판 위에 형성되는 복수의 제3 전극, 그리고 인접한 상기 제1 전극, 제2 전극 및 제3 전극에 의해 형성되는 방전 셀을 방전시키기 위해 상기 제1 전극, 제2 전극 및 제3 전극에 구동 전압을 공급하는 구동 회로를 포함하며, In accordance with an aspect of the present invention, a plasma display device includes a first substrate, a plurality of first and second electrodes formed on the first substrate, and a second substrate facing and spaced apart from the first substrate. A plurality of third electrodes formed on the second substrate in a direction crossing the second electrodes, and the first electrodes to discharge the discharge cells formed by the adjacent first, second and third electrodes; A driving circuit for supplying a driving voltage to the second electrode and the third electrode,

상기 구동 회로는, The drive circuit,

적어도 하나의 서브필드에서,In at least one subfield,

리셋 기간 동안 상기 제1 전극의 전압을 제1 전압에서 제2 전압까지 점진적으로 감소시키고, 어드레스 기간 동안 상기 방전 셀 중 켜질 셀을 선택하며, 유기 기간 동안 상기 선택된 방전 셀을 유지방전 시키고, Gradually reducing the voltage of the first electrode from the first voltage to the second voltage during a reset period, selecting a cell to be turned on during the address period, sustaining discharge of the selected discharge cell during the organic period,

유지 기간동안 적어도 하나의 방전 셀에서 일어나는 유지방전 세기를 다른 방전 셀에서 일어나는 유지방전 세기보다 작게 하는 것이 바람직하다.It is preferable that the sustain discharge intensity occurring in the at least one discharge cell during the sustain period is smaller than the sustain discharge intensity occurring in the other discharge cells.

즉, 상기 구동회로는,That is, the driving circuit,

상기 유지 기간에 상기 적어도 하나의 방전 셀의 제1 전극 또는 제2 전극에 인가되는 유지방전 펄스의 전압 크기를 다른 유지방전 펄스의 전압 크기보다 작게 하거나, In the sustain period, the voltage magnitude of the sustain discharge pulse applied to the first electrode or the second electrode of the at least one discharge cell is smaller than the voltage magnitude of the other sustain discharge pulse,

상기 유지 기간에 상기 적어도 하나의 방전 셀의 제1 전극 또는 제2 전극에 인가되는 유지방전 펄스의 폭을 다른 유지방전 펄스의 폭보다 작게 할 수 있다.In the sustain period, the width of the sustain discharge pulse applied to the first electrode or the second electrode of the at least one discharge cell may be smaller than the width of the other sustain discharge pulses.

이때, 상기 적어도 하나의 방전 셀은 마지막 유지방전 펄스가 인가되는 방전 셀을 포함하는 것이 바람직하다.In this case, the at least one discharge cell preferably includes a discharge cell to which the last sustain discharge pulse is applied.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다. A method of driving a plasma display panel according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

앞서 설명한 바와 같이 보조 리셋 파형은 유지기간에 형성된 벽전하를 소거하는 역할을 한다. 따라서, 유지기간 후반부에 쌓이는 벽전하량을 줄이면 그만큼 리셋 방전이 일어나기 시작하는 시점의 Y 전압을 낮출 수 있다. 또한, 리셋 방전 개시 전압이 낮으면 보조 리셋 파형을 인가하기 전에 Y 전극의 전압을 방전이 일어나기 시작하는 전압까지 급격하게 낮춘 후 Y 전극에 점진적으로 하강하는 램프 전압을 인가할 수 있으므로 리셋 기간을 단축할 수 있다. As described above, the auxiliary reset waveform erases wall charges formed in the sustain period. Therefore, if the wall charge amount accumulated in the second half of the sustain period is reduced, the Y voltage at the time when the reset discharge starts to occur can be reduced. In addition, when the reset discharge start voltage is low, the reset period can be shortened because the voltage of the Y electrode can be drastically lowered to the voltage at which the discharge starts to occur before the auxiliary reset waveform is applied. can do.

이와 같이 리셋 방전 개시 전압을 낮추기 위해서는 이전 유지 기간에서 마지막 유지 방전이 일어나는 세기를 줄이면 된다. 유지 방전 세기가 감소하면 방전셀 내의 각 전극에 벽전하가 적게 쌓이므로 그만큼 방전이 개시되는 전압이 낮아진다.In order to lower the reset discharge start voltage in this manner, the intensity at which the last sustain discharge occurs in the previous sustain period may be reduced. When the sustain discharge intensity decreases, since wall charges are accumulated on each electrode in the discharge cell, the voltage at which discharge starts is lowered accordingly.

먼저 도 4를 참조하여 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 상세하게 설명한다. 그리고 아래 설명에서 어드레스 전극(A₁-A_m), 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X _n)으로 도면 부호를 표시하는 것은 모든 어드레스 전극, 주사 전극 및 유지 전극에 동일한 전압이 인가되는 것을 나타내며, 어드레스 전극(A_i) 및 주사 전극(Y_j)으로 표시하는 것은 어드레스 전극 및 주사 전극 중에서 일부에만 해당 전압이 인가되는 것을 나타낸다. First, a method of driving a plasma display panel according to a first embodiment of the present invention will be described in detail with reference to FIG. 4. In the following description, reference numerals denoted by the address electrodes A ₁ -A _m , the scan electrodes Y ₁ -Y _n , and the sustain electrodes X ₁ -X _n denote the address electrodes, the scan electrodes, and the sustain electrodes. The same voltage is applied, and the display of the address electrode A _i and the scan electrode Y _j indicates that only a portion of the address electrode and the scan electrode are applied.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 4 is a driving waveform diagram of a plasma display panel according to a first embodiment of the present invention.

도 4에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 파형은 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다. 그리고 플라즈마 디스플레이 패널에는 각 기간에서 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X_n)에 구동 전압을 인가하는 주사/유지 구동 회로(도시하지 않음)와 어드레스 전극(A₁-A_m)에 구동 전압을 인가하는 어드레스 구동 회로(도시하지 않음)가 연결된다. 이러한 구동 회로와 플라즈마 디스플레이 패널이 연결되어 하나의 플라즈마 표시 장치를 이룬다. As shown in Fig. 4, the drive waveform according to the first embodiment of the present invention includes a reset period, an address period, and a sustain period. In the plasma display panel, a scan / hold driving circuit (not shown) and an address electrode A ₁ -which apply driving voltages to the scan electrodes Y ₁ -Y _n and the sustain electrodes X ₁ -X _n in each period. An address driving circuit (not shown) for applying a driving voltage to A _m ) is connected. The driving circuit and the plasma display panel are connected to form one plasma display device.

리셋 기간은 유지 기간에 형성된 벽 전하를 제거하는 기간으로, 제1 서브필드의 리셋 기간에는 모든 방전셀에 벽전하를 쌓은 후 제거하는 메인 리셋 파형을 인가하고 제2 서브필드 이후의 서브필드의 리셋 기간에는 방전셀에 벽전하를 쌓는 과정 없이 벽 전하를 제거하여 이전 서브필드에서 방전이 일어난 방전셀의 벽전하만을 제거하는 보조 리셋 파형을 인가한다. 어드레스 기간은 방전 셀 중에서 표시하고자 하는 방전 셀을 선택하는 기간이며, 유지 기간은 어드레스 기간에서 선택된 방전 셀을 방전시키는 기간이다. The reset period is a period in which the wall charges formed in the sustain period are removed, and in the reset period of the first subfield, a main reset waveform is applied to remove and accumulate wall charges in all discharge cells and reset the subfield after the second subfield. In the period, an auxiliary reset waveform is applied to remove only wall charges of the discharge cells in which the discharge occurred in the previous subfield by removing the wall charges without accumulating the wall charges in the discharge cells. The address period is a period for selecting a discharge cell to be displayed among the discharge cells, and the sustain period is a period for discharging the discharge cell selected in the address period.

먼저, 제1 서브필드의 리셋 기간에서는 메인 리셋이 인가되는 구간으로 주사 전극(Y)에 Vs 전압에서 방전 개시 전압을 넘는 Vset 전압까지 점진적으로 상승하는 램프 전압을 인가한다. 이 램프 전압이 인가되는 동안에 주사 전극(Y)에서 어드레스 전극(A) 및 유지 전극(X)으로 각각 미약한 방전이 일어난다. 이러한 방전에 의해 주사 전극(Y)에 음(-)의 벽 전하가 축적되고 어드레스 전극(A) 및 유지 전극(X)에는 양(+)의 벽 전하가 축적된다. First, in the reset period of the first subfield, a ramp voltage that gradually rises from the Vs voltage to the Vset voltage exceeding the discharge start voltage is applied to the scan electrode Y in the period where the main reset is applied. While this lamp voltage is applied, weak discharge occurs from the scan electrode Y to the address electrode A and the sustain electrode X, respectively. By this discharge, negative wall charges are accumulated on the scan electrode Y, and positive wall charges are accumulated on the address electrode A and the sustain electrode X.

다음으로, 주사 전극(Y)에 Vs 전압에서 Vnf 전압까지 점진적으로 하강하는 램프 전압이 인가된다. 이때 어드레스 전극(A)에는 기준 전압(도 4에서는 0V라 가정함)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스 된다. 그리고 방전 셀에서 유지 전극과 주사 전극 사이의 방전 개시 전압을 Vfxy 전압이라고 했을 때, 하강 램프 전압의 마지막 전압(Vnf)은 -Vfxy에 해당하는 전압이다. Next, a ramp voltage gradually decreasing from the Vs voltage to the Vnf voltage is applied to the scan electrode Y. At this time, a reference voltage (assuming 0 V in FIG. 4) is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. When the discharge start voltage between the sustain electrode and the scan electrode in the discharge cell is called Vfxy voltage, the last voltage Vnf of the falling ramp voltage is a voltage corresponding to -Vfxy.

일반적으로 방전 셀에서 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이의 전압이 방전 개시 전압 이상이 되면 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이에서 방전이 일어난다. 특히, 본 발명의 제1 실시예에서와 같이 완만하게 하강하는 램프 전압이 인가되어 방전이 일어나는 경우에는 방전 셀 내부의 벽 전압도 하강 램프 전압과 같은 속도로 감소하게 된다. 이러한 원리에 대해서는 미국특허공보 제5,745,086호에 상세하게 기재되어 있으므로, 이에 대한 자세한 설명은 생략한다. In general, when the voltage between the scan electrode and the address electrode or between the scan electrode and the sustain electrode is higher than the discharge start voltage in the discharge cell, discharge occurs between the scan electrode and the address electrode or between the scan electrode and the sustain electrode. In particular, when the ramp voltage is gently applied as in the first embodiment of the present invention and discharge occurs, the wall voltage inside the discharge cell is also reduced at the same rate as the ramp lamp voltage. Since this principle is described in detail in US Patent No. 5,745,086, detailed description thereof will be omitted.

이어서, 어드레스 기간에서는 먼저 주사 전극(Y₁-Y_n)과 유지 전극(X₁-X _n)을 각각 VscH 전압 및 V_e 전압으로 유지한 다음 표시하고자 하는 방전 셀을 선택하기 위해 주사 전극(Y₁-Y_n)과 어드레스 전극(A₁-A_m)에 전압을 인가한다. 즉, 먼저 첫 번째 행의 주사 전극(Y₁)에 음의 전압인 VscL 전압을 인가하는 동시에 첫 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(A_i)에 양의 전압인 Va 전압을 인가한다. 도 4에서는 VscL 전압을 리셋 기간에서의 Vnf 전압과 동일한 레벨로 하 였다. Subsequently, in the address period, the scan electrodes Y ₁ -Y _n and the sustain electrodes X ₁ -X _n are maintained at the VscH and V _e voltages, respectively, and then the scan electrodes Y are selected to select the discharge cells to be displayed. Voltage is applied to _1- Y _n ) and the address electrodes A ₁ -A _m . That is, first, a negative voltage VscL is applied to the scan electrode Y ₁ of the first row, and a positive voltage Va is applied to the address electrode A _i located in the discharge cell to be displayed in the first row. Is authorized. In FIG. 4, the VscL voltage was set at the same level as the Vnf voltage in the reset period.

그러면 어드레스 기간에서 선택된 방전 셀에서의 어드레스 전극(A_i)과 주사 전극(Y₁)의 전압의 차이가 방전 개시 전압보다 커지게 된다. 따라서, Va 전압이 인가된 어드레스 전극(A_i)과 VscL 전압이 인가된 주사 전극(Y₁)에 의해 형성되는 방전 셀에서는 어드레스 전극(A_i)과 주사 전극(Y₁) 사이 및 유지 전극(X₁)과 주사 전극(Y₁) 사이에서 어드레스 방전이 일어난다. 그 결과 주사 전극(Y₁)에는 양의 벽 전하가 형성되고 유지 전극(X₁)에는 음의 벽 전하가 형성된다. 또한 어드레스 전극(A_i)에도 음의 벽 전하가 형성된다. Then, the difference between the voltages of the address electrode A _i and the scan electrode Y ₁ in the discharge cell selected in the address period becomes larger than the discharge start voltage. Therefore, in the discharge cell formed by the address electrode A _{i to} which the Va voltage is applied and the scan electrode Y _{1 to} which the VscL voltage is applied, between the address electrode A _i and the scan electrode Y ₁ and the sustain electrode ( An address discharge occurs between X ₁ ) and the scan electrode Y ₁ . As a result, positive wall charges are formed on the scan electrode Y ₁ and negative wall charges are formed on the sustain electrode X ₁ . A negative wall charge is also formed on the address electrode A _i .

다음, 두 번째 행의 주사 전극(Y₂)에 VscL 전압을 인가하면서 두 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(A_i)에 Va 전압을 인가한다. 그러면 앞에서 설명한 것처럼 Va 전압이 인가된 어드레스 전극(A_i)과 VscL 전압이 인가된 주사 전극(Y₂)에 의해 형성되는 방전 셀에서 어드레스 방전이 일어나서 방전 셀에 벽 전하가 형성된다. 마찬가지로 나머지 행의 주사 전극(Y₃-Y_n)에 대해서는 순차적으로 VscL 전압을 인가하면서 표시하고자 하는 방전 셀에 위치하는 어드레스 전극에 Va 전압을 인가하여, 벽 전하를 형성한다. Next, while applying the VscL voltage to the scan electrode Y _{2 of} the second row, the Va voltage is applied to the address electrode A _i located in the discharge cell to be displayed in the second row. Then, as described above, an address discharge occurs in the discharge cell formed by the address electrode A _i applied with the Va voltage and the scan electrode Y ₂ applied with the VscL voltage, thereby forming wall charges in the discharge cell. Similarly, while the VscL voltage is sequentially applied to the scan electrodes Y ₃ -Y _n in the remaining rows, Va voltage is applied to the address electrodes located in the discharge cells to be displayed, thereby forming wall charges.

유지 기간에서는 먼저 주사 전극(Y₁-Y_n)에 V_s 전압을 인가하면서 유지 전극(X₁-X_n)에 기준 전압(0V)을 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서는, 주사 전극(Y_j)과 유지 전극(X_j) 사이의 전압이 V_s 전압에 어드레스 기간에서 형성된 주사 전극(Y_j)의 양의 벽 전하와 유지 전극(X_j)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy)을 넘게 된다. 따라서 주사 전극(Y_j)과 유지 전극(X_j) 사이에서 유지 방전이 일어난다. 그리고 이 유지 방전이 일어난 방전 셀의 주사 전극(Y_j)과 유지 전극(X_j)에는 각각 음의 벽 전하와 양의 벽 전하가 형성된다. In the sustain period, first, the reference voltage (0V) is applied to the sustain electrodes (X ₁ -X _n ) while applying the V _s voltage to the scan electrodes (Y ₁ -Y _n ). Then, in the discharge cell selected in the address period, the positive wall charge and the sustain electrode X of the scan electrode Y _j formed in the address period at the voltage between the scan electrode Y _j and the sustain electrode X _j are at the voltage V _{s. Since} the wall voltage due to the negative wall charge of _j ) is added, the discharge start voltage V _fxy between the scan electrode and the sustain electrode is _exceeded . Therefore, sustain discharge occurs between scan electrode Y _j and sustain electrode X _j . A negative wall charge and a positive wall charge are formed in the scan electrode Y _j and the sustain electrode X _j of the discharge cell in which the sustain discharge has occurred.

다음, 주사 전극(Y₁-Y_n)에 0V가 인가되고 유지 전극(X₁-X_n)에 V_s 전압이 인가된다. 앞에서 유지 방전이 일어난 방전 셀에서는, 유지 전극(X_j)과 주사 전극(Y_j) 사이의 전압이 V_s 전압에 앞의 유지 방전에서 형성된 유지 전극(X_j)의 양의 벽 전하와 주사 전극(Y_j)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy)을 넘게 된다. 따라서 주사 전극(Y_j)과 유지 전극(X_j) 사이에서 유지 방전이 일어나고, 유지 방전이 일어난 방전 셀의 주사 전극(Y_j)과 유지 전극(X_j)에는 각각 양의 벽 전하와 음의 벽 전하가 형성된다. The next scanning electrode (Y ₁ -Y _n) 0V is applied is applied with a voltage V _s to the sustain electrodes (X ₁ -X _n). In the discharge cell in which the sustain discharge has occurred previously, the positive wall charge and the scan electrode of the sustain electrode X _j formed at the sustain discharge before the voltage between the sustain electrode X _j and the scan electrode Y _j are equal to the voltage V _s. Since the wall voltage due to the negative wall charge of (Y _j ) is added, the discharge start voltage V _fxy between the scan electrode and the sustain electrode is _exceeded . Therefore, the scan electrode occurs and the sustain discharge between (Y _j) and the sustain electrode (X _j), maintaining the scan electrode of the discharge cell the discharge takes place (Y _j) and the sustain electrode (X _j), the respective amounts of the wall charges and the negative Wall charges are formed.

이후, 동일한 방법으로 V_s 전압과 0V가 주사 전극(Y₁-Y_n)과 유지 전극(X ₁-X_n)에 교대로 인가되어 유지 방전이 계속 행해진다. 그리고 마지막 유지 방전은 주사 전극(Y₁-Y_n)에 V_s 전압이 인가되고 유지 전극(X₁-X_n )에 0V가 인가된 상태에서 일어난다. 이때, 도 4에 도시한 바와 같이 주사 전극(Y)에 인가되는 마지막 유지 방전 펄스의 폭을 다른 유지 방전 펄스 폭보다 작게 한다. 그러면 마지막 유지 방전 세기를 줄일 수 있다. 마지막 유지 방전 이후에는 앞에서 설명한 리셋 기간부터 시작하는 서브필드가 이어진다. Thereafter, in the same manner, the voltage V _s and 0 V are alternately applied to the scan electrodes Y ₁ -Y _n and the sustain electrodes X ₁ -X _n to continue sustain discharge. The last sustain discharge occurs in a state where a voltage V _s is applied to the scan electrodes Y ₁ -Y _n and 0 V is applied to the sustain electrodes X ₁ -X _n . At this time, as shown in Fig. 4, the width of the last sustain discharge pulse applied to the scan electrode Y is made smaller than the other sustain discharge pulse width. This can reduce the last sustain discharge intensity. After the last sustain discharge, subfields starting from the reset period described above are continued.

즉, 제2 서브필드의 리셋 기간에서는 보조 리셋이 인가되는 구간으로 제1 서브필드의 유지 기간에서 인가된 마지막 유지 펄스 이후에 주사 전극(Y)의 전압을 Vs 전압에서 Vnf' 전압까지 일시적으로 낮춘 후 Vnf' 전압에서 Vnf 전압까지 완만하게 하강하는 램프 전압이 인가된다. 이때, Vnf' 전압은 리셋 방전이 일어나기 시작하는 전압으로, 본 발명의 제1 실시예에 따른 구동방법에서는 제1 서브필드의 유지기간에서 주사 전극(Y)에 인가되는 마지막 유지 방전 펄스의 폭을 다른 유지 방전 펄스 폭보다 작게 하여 마지막 유지 방전 세기를 줄였다. 따라서 마지막 유지 방전에 의해 생성되는 벽전하도 감소하며, 이로 인해 제2 서브필드에서 리셋 방전이 일어나기 시작하는 전압도 그만큼 낮아진다. 그러므로 본 발명의 제1 실시예에서는 제2 서브필드의 리셋 기간에서 먼저 주사 전극(Y)에 인가되는 전압을 Vs 전압에서 리셋 방전이 일어나기 시작하는 Vnf' 전압까지 일시적으로 낮출 수 있으며, 따라서 리셋 기간을 단축할 수 있다. That is, in the reset period of the second subfield, the voltage of the scan electrode Y is temporarily lowered from the voltage Vs to the voltage Vnf 'after the last sustain pulse applied in the sustain period of the first subfield in the period in which the auxiliary reset is applied. The ramp voltage is then slowly applied from Vnf 'to Vnf. In this case, the voltage Vnf 'is a voltage at which the reset discharge starts to occur. In the driving method according to the first embodiment of the present invention, the width of the last sustain discharge pulse applied to the scan electrode Y in the sustain period of the first subfield is determined. The last sustain discharge intensity was reduced by making it smaller than the other sustain discharge pulse widths. Therefore, the wall charge generated by the last sustain discharge is also reduced, thereby lowering the voltage at which the reset discharge starts to occur in the second subfield. Therefore, in the first embodiment of the present invention, in the reset period of the second subfield, the voltage first applied to the scan electrode Y can be temporarily lowered from the voltage Vs to the voltage Vnf 'at which the reset discharge starts to occur. Can shorten.

이때 제1 서브필드의 리셋 기간에서와 같이 어드레스 전극(A)에는 기준 전압(0V)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스된다. 그러면, 제1 서브 필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다. 이때, 제1 서브필드의 리셋 기간에서와 같이 제2 서브필드의 리셋 기간에서는 주사 전극(Y)과 유지 전극(X)사이에 존재하던 벽 전하가 소거된다. 다시 말하면, 제1 서브필드에서 선택된 셀에 대해서만 제2 서브필드의 리셋 기간에 의해 약한 방전이 발생하여 주사 전극과 유지 전극 사이에 존재하던 벽전하가 소거된다.  At this time, as in the reset period of the first subfield, the reference voltage 0V is applied to the address electrode A, and the sustain electrode X is biased to the Ve voltage. Then, a weak discharge occurs in the discharge cell selected in the first subfield, and no discharge occurs in the discharge cell that is not selected. At this time, in the reset period of the second subfield, as in the reset period of the first subfield, the wall charge existing between the scan electrode Y and the sustain electrode X is erased. In other words, weak discharge occurs only in the cell selected in the first subfield by the reset period of the second subfield, and the wall charge existing between the scan electrode and the sustain electrode is erased.

제2 서브필드의 어드레스 기간과 유지 기간에 인가되는 파형은 제1 서브필드와 동일하므로 이하에서는 설명을 생략한다. 여기서, 제3 서브필드 내지 제8 서브필드는 제2 서브필드와 동일한 파형이 인가될 수 있을 뿐만 아니라 제3 서브필드 내지 제8 서브필드 중 임의의 서브필드에서 제1 서브필드와 같은 파형이 인가될 수 있다. Since the waveforms applied to the address period and the sustain period of the second subfield are the same as the first subfield, the description thereof will be omitted below. Here, the same waveform as the second subfield may be applied to the third subfield to the eighth subfield, and the same waveform as the first subfield is applied to any subfield among the third subfield to the eighth subfield. Can be.

한편, 본 발명의 제1 실시예에서는 이전 서브필드의 유지 기간에서 주사 전극(Y)에 마지막으로 인가되는 유지 방전 펄스 폭을 작게 하였으나 이와는 달리 유지 기간에서 유지 전극(X)에 마지막으로 인가되는 유지 방전 펄스 폭을 작게 하더라도 동일한 효과를 얻을 수 있다.On the other hand, in the first embodiment of the present invention, the sustain discharge pulse width applied to the scan electrode Y last in the sustain period of the previous subfield is reduced. Even if the discharge pulse width is made small, the same effect can be obtained.

도 5는 이러한 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다. 5 is a driving waveform diagram of the plasma display panel according to the second embodiment of the present invention.

또한, 마지막 유지 방전 세기를 줄이기 위한 다른 방법으로서 마지막 유지 방전 전압을 낮출 수도 있다. In addition, the last sustain discharge voltage may be lowered as another method for reducing the last sustain discharge intensity.

도 6과 도 7은 이러한 본 발명의 제3 및 제4 실시예에 따른 플라즈마 디스플 레이 패널의 구동 파형도로서, 도 6은 주사 전극(Y)에 인가되는 마지막 유지 방전 펄스의 전압을 낮춘 것이며, 도 7은 유지 전극(Y)에 인가되는 마지막 유지 방전 펄스의 전압을 낮춘 것이다. 6 and 7 are driving waveform diagrams of the plasma display panel according to the third and fourth exemplary embodiments of the present invention. FIG. 6 is a view showing lowering of the voltage of the last sustain discharge pulse applied to the scan electrode (Y). 7, the voltage of the last sustain discharge pulse applied to the sustain electrode Y is lowered.

또한, 본 발명은 주사 전극(Y) 또는 유지 전극(X)에 인가되는 유지 방전 펄스를 직접적으로 변경하지 않고 전극간의 상대적 전압을 변경할 수도 있다.In addition, the present invention may change the relative voltage between the electrodes without directly changing the sustain discharge pulse applied to the scan electrode Y or the sustain electrode X.

그리고 본 발명의 실시예에서는 리셋 기간에서 램프 형태의 전압이 주사 전극에 인가되는 것으로 하여 설명하였지만, 램프 형태 이외에 약방전을 일으키면서 벽 전하를 제어할 수 있는 다른 형태의 전압을 주사 전극에 인가할 수도 있다. 이러한 형태의 전압은 시간 변화에 따라 점진적으로 전압 레벨이 변화하는 전압이다. In the embodiment of the present invention, the lamp type voltage is applied to the scan electrode in the reset period. However, in addition to the lamp type, another type of voltage capable of controlling wall charge while causing weak discharge may be applied to the scan electrode. It may be. This type of voltage is a voltage whose voltage level changes gradually over time.

이와 같이 본 발명에 의하면, 보조 리셋 파형이 인가되기 전 유지기간의 마지막 유지방전 세기를 낮춤으로써 보조 리셋 파형이 인가되는 서브필드의 리셋 기간을 단축할 수 있다. As described above, according to the present invention, the reset period of the subfield to which the auxiliary reset waveform is applied can be shortened by lowering the last sustain discharge intensity of the sustain period before the auxiliary reset waveform is applied.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이상에서 살펴본 바와 같이, 본 발명에 따르면 이전 서브필드의 유지 기간의 마지막 유지 방전의 세기를 줄여서 리셋 방전 개시 전압을 낮춤으로써 다음 서브필드의 리셋 기간을 단축할 수 있다. As described above, according to the present invention, the reset period of the next subfield can be shortened by reducing the reset discharge start voltage by reducing the intensity of the last sustain discharge of the sustain period of the previous subfield.

Claims (8)

복수의 제1 전극 및 복수의 제2 전극, 그리고 상기 복수의 제1 및 제2 전극에 교차하는 방향으로 형성되어 있는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, A plurality of first electrodes, a plurality of second electrodes, and a plurality of address electrodes formed in a direction crossing the plurality of first and second electrodes, wherein the adjacent first, second, and address electrodes A method for driving a plasma display panel in which discharge cells are formed by 적어도 하나의 서브필드에서,In at least one subfield, 리셋 기간 동안, 상기 제1 전극의 전압을 직전 서브필드의 마지막 유지 방전 펄스의 전압에서 접지 전압보다 같거나 낮은 제1 전압까지 감소시킨 후에, 상기 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계; During the reset period, gradually decreasing the voltage of the first electrode from the voltage of the last sustain discharge pulse of the immediately preceding subfield to a first voltage equal to or lower than the ground voltage, and then gradually decreasing from the first voltage to the second voltage. ; 어드레스 기간 동안, 상기 방전 셀 중 켜질 방전 셀을 선택하는 단계; 및Selecting a discharge cell to be turned on among the discharge cells during an address period; And 유지 기간 동안, 상기 제1 전극 또는 제2 전극에 복수의 유지방전 펄스를 인가하는 단계를 포함하며, During the sustain period, applying a plurality of sustain discharge pulses to the first electrode or the second electrode, 상기 복수의 유지방전 펄스 중 시간적으로 마지막에 인가되는 적어도 하나의 유지방전 펄스의 폭이 다른 유지방전 펄스의 폭보다 작은 플라즈마 디스플레이 패널의 구동 방법.And a width of at least one sustain discharge pulse applied last in time among the plurality of sustain discharge pulses is smaller than the width of other sustain discharge pulses. 복수의 제1 전극 및 복수의 제2 전극, 그리고 상기 복수의 제1 및 제2 전극에 교차하는 방향으로 형성되어 있는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,A plurality of first electrodes, a plurality of second electrodes, and a plurality of address electrodes formed in a direction crossing the plurality of first and second electrodes, wherein the adjacent first, second, and address electrodes A method for driving a plasma display panel in which discharge cells are formed by 적어도 하나의 서브필드에서,In at least one subfield, 리셋 기간 동안, 상기 제1 전극의 전압을 직전 서브필드의 마지막 유지 방전 펄스의 전압에서 접지 전압보다 같거나 낮은 제1 전압까지 감소시킨 후에, 상기 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계;During the reset period, gradually decreasing the voltage of the first electrode from the voltage of the last sustain discharge pulse of the immediately preceding subfield to a first voltage equal to or lower than the ground voltage, and then gradually decreasing from the first voltage to the second voltage. ; 어드레스 기간 동안, 상기 방전 셀 중 켜질 방전 셀을 선택하는 단계; 및Selecting a discharge cell to be turned on among the discharge cells during an address period; And 유지 기간에서, 상기 제1 전극 또는 제2 전극에 복수의 유지방전 펄스를 인가하는 단계를 포함하며,In the sustain period, applying a plurality of sustain discharge pulses to the first electrode or the second electrode, 상기 복수의 유지방전 펄스 중 시간적으로 마지막에 인가되는 적어도 하나의 유지방전 펄스의 전압 크기가 다른 유지방전 펄스의 전압 크기보다 작은 플라즈마 디스플레이 패널의 구동 방법.And a voltage magnitude of at least one sustain discharge pulse applied last in time among the plurality of sustain discharge pulses is smaller than that of other sustain discharge pulses. 삭제delete 삭제delete 복수의 제1 전극,A plurality of first electrodes, 복수의 제2 전극,A plurality of second electrodes, 상기 복수의 제1 및 제2 전극에 교차하는 방향으로 형성되어 있는 복수의 제3 전극, 그리고 A plurality of third electrodes formed in a direction crossing the plurality of first and second electrodes, and 인접한 상기 제1 전극, 제2 전극 및 제3 전극에 의해 형성되는 방전 셀을 방전시키기 위해 상기 제1 전극, 제2 전극 및 제3 전극에 구동 전압을 공급하는 구동 회로를 포함하며, A driving circuit for supplying a driving voltage to the first electrode, the second electrode, and the third electrode to discharge the discharge cells formed by the adjacent first, second, and third electrodes; 상기 구동 회로는, The drive circuit, 적어도 하나의 서브필드에서,In at least one subfield, 리셋 기간 동안 상기 제1 전극의 전압을 직전 서브필드의 마지막 유지 방전 펄스의 전압에서 접지 전압보다 같거나 낮은 제1 전압까지 감소시킨 후에, 상기 제1 전압에서 제2 전압까지 점진적으로 감소시키고, 어드레스 기간 동안 상기 방전 셀 중 켜질 셀을 선택하며, 유지 기간 동안 상기 켜질 방전 셀을 복수 회만큼 유지방전시키고, During the reset period, the voltage of the first electrode is decreased from the voltage of the last sustain discharge pulse of the immediately preceding subfield to the first voltage which is equal to or lower than the ground voltage, and then gradually decreases from the first voltage to the second voltage, Selecting a cell to be turned on among the discharge cells during the sustain period; 상기 복수 회만큼의 유지방전 중 시간적으로 마지막에 일어나는 적어도 하나의 유지방전의 세기가 다른 유지방전의 세기보다 작게 하는 플라즈마 표시 장치. And an intensity of at least one sustain discharge which occurs last in time of the plurality of sustain discharges is smaller than that of other sustain discharges. 제5항에 있어서,The method of claim 5, 상기 구동회로는,The drive circuit, 상기 마지막에 일어나는 적어도 하나의 유지방전을 위한 유지방전 펄스의 전압 크기를 다른 유지방전 펄스의 전압 크기보다 작게 하는 플라즈마 표시 장치. And a voltage magnitude of the sustain discharge pulse for at least one sustain discharge that occurs last than the voltage magnitude of another sustain discharge pulse. 제5항에 있어서,The method of claim 5, 상기 구동회로는,The drive circuit, 상기 마지막에 일어나는 적어도 하나의 유지방전을 위한 유지방전 펄스의 폭을 다른 유지방전 펄스의 폭보다 작게 하는 플라즈마 표시 장치. And a width of a sustain discharge pulse for at least one sustain discharge that occurs lastly is smaller than a width of another sustain discharge pulse. 삭제delete

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