KR100547349B1 - Semiconductor packaging substrate and manufacturing method thereof - Google Patents

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Abstract

본 발명은 반도체 패키지 기판 및 그 제조 방법에 관한 것으로서, 다수의 비아홀 및 회로패턴이 형성된 베이스 기판상에 무전해 도금이 가능한 절연재층을 형성하고, 상기 절연재층에 도금 인입선으로 동작하는 무전해 도금층을 형성하고, 상기 무전해 도금층을 통하여 인가되는 전류에 의하여 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층(Ni-Au)을 형성한 후, 도금 인입선으로 동작하는 무전해 도금층을 에칭 처리하여 제거한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package substrate and a method for manufacturing the same, wherein an insulating material layer capable of electroless plating is formed on a base substrate on which a plurality of via holes and circuit patterns are formed. After forming the electroplating layer (Ni-Au) on the wire bonding pad and the solder ball pad by the current applied through the electroless plating layer, the electroless plating layer operating as the plating lead wire is etched and removed.

따라서, 본 발명은 도금 인입선으로 동작하는 무전해 도금층을 에칭 공정에 의하여 완전히 제거함으로써, 볼패트 피치를 줄여 회로 밀집도를 높일수 있다는 효과를 제공한다.Accordingly, the present invention provides an effect that the circuit density can be increased by reducing the ball fat pitch by completely removing the electroless plating layer operating as the plating lead wire by the etching process.

또한, 본 발명은 에칭에 의하여 제거되는 무전해 도금층을 도금 인입선으로 사용함으로써, 노이즈 신호의 발생을 원천적으로 방지하여 우수한 전기적 특성을 갖는 반도체 패키지 기판을 제공할 수 있는 효과를 또한 갖는다.In addition, the present invention also has the effect of providing a semiconductor package substrate having excellent electrical properties by preventing the generation of noise signals by using the electroless plating layer removed by etching as a plating lead.

베이스 기판, 절연재층, 무전해 도금층, 전해 도금층, 도금 인입선, 솔더 레지스트층.Base substrate, insulation material layer, electroless plating layer, electrolytic plating layer, plating lead wire, solder resist layer.

Description

반도체 패키지 기판 및 그 제조 방법{Semiconductor packaging substrate and manufacturing method thereof}Semiconductor packaging substrate and manufacturing method

도1은 반도체 패키지 기판(BGA)의 구성 단면도.1 is a cross-sectional view of a semiconductor package substrate (BGA).

도2는 종래 반도체 패키지 공정에 의하여 제조된 반도체 패키지 기판의 평면도이다.2 is a plan view of a semiconductor package substrate manufactured by a conventional semiconductor package process.

도 3은 종래의 반도체 패키지 제조 공정을 도시한 도면.3 is a diagram illustrating a conventional semiconductor package manufacturing process.

도 4는 종래의 반도체 패키지의 기판의 도금 인입선이 형성된 회로밀집분포를 도시한 도면.4 is a circuit density distribution in which plating lead lines of a substrate of a conventional semiconductor package are formed;

도 5는 종래의 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)를 도시한 도면.5 is a view showing a ball pitch (A) between the solder ball pads formed on a conventional semiconductor package substrate.

도 6은 본 발명에 따른 반도체 패키지 기판의 구성 단면도.6 is a cross-sectional view of a semiconductor package substrate according to the present invention.

도 7은 본 발명에 따른 반도체 패키지 공정에 의하여 제조된 반도체 패키지 기판의 평면도.7 is a plan view of a semiconductor package substrate produced by a semiconductor package process according to the present invention.

도 8은 본 발명에 따른 반도체 패키지 기판의 제조 방법을 설명하기 위한 제조 공정도.8 is a manufacturing process diagram for explaining a method for manufacturing a semiconductor package substrate according to the present invention.

도 9는 본 발명에 따른 반도체 패키지의 기판의 도금 인입선이 제거된 회로밀집분포를 도시한 도면.9 is a circuit density distribution in which plating lead wires of a substrate of a semiconductor package according to the present invention are removed.

도 10은 본 발명에 따른 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)를 도시한 도면.10 is a view showing a ball pitch (A) between the solder ball pads formed on the semiconductor package substrate according to the present invention.

※ 도면의 주요 부분에 대한 설명※ Description of the main parts of the drawings

100 : 베이스 기판 100: base substrate

101 : 절연체101: insulator

102 : 동박 102: copper foil

103 : 비아홀103: via hole

104 : 도금층104: plating layer

105 : 에칭 레지스트105: etching resist

200 : 절연재층 200: insulation layer

300 : 무전해 도금층300: electroless plating layer

400, 400' : 전해 도금층 400, 400 ': electrolytic plating layer

401, 401' : 와이어 본딩 패드 및 솔더볼 패드 형성 영역401, 401 ': Wire Bonding Pad and Solder Ball Pad Formation Area

500 : 솔더 레지스트층500: solder resist layer

본 발명은 도금 인입선이 존재하지 않는 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package substrate having no plating lead wire and a method of manufacturing the same.

보다 구체적으로는, 베이스 기판상에 피복된 무전해 도금이 가능한 절연재층 을 형성하고, 상기 절연재층상에 무전해 도금에 의하여 형성되는 무전해 도금층을 전해 도금을 위한 도금 인입선으로 사용하는 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.More specifically, the semiconductor package substrate to form an insulating material layer capable of electroless plating coated on the base substrate, and using the electroless plating layer formed by electroless plating on the insulating material layer as a plating lead wire for electroplating; The manufacturing method is related.

최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀그리드 어레이(Pin Grid Array; PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나, PGA 캐리어는 소형 캐리어상에 많은 리드를 설치할 수는 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다. Despite the recent miniaturization of integrated circuits, the number of leads from integrated circuit packages has increased. One way to solve the problem of installing a large number of leads on a small package carrier is to have a carrier made of a pin grid array (PGA). However, PGA carriers can install many leads on small carriers, but the pins or leads are fragile and easily broken or limited to high density integration.

이러한 PGA에 따른 결점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더볼(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대개 반도체칩을 실장하는 패키지 기판으로서 사용되고 있다.In order to make up for the drawbacks of the PGA, the use of BGA package substrates has recently become common. The use of such BGA package substrates is facilitated by the high density of the substrates by the use of finer solder balls than the pins. In general, it is used as a package substrate for mounting a semiconductor chip.

이와 같은 종래의 BGA 패키지 기판을 간략하게 설명하면, 도 1에서 도시한 바와 같이, 종래 핀(pin) 대신 솔더볼(solder ball)(8)이 형성되는 구조를 갖는다. 즉 동박 적층판(이하, 'CCL'(Copper Clad Laminate) 이라고 함)(4)을 다수개 준비하여, 각 CLL(4) 상에 통상의 사진식각 공정을 통하여 내층회로를 형성시키고, 상기 다수 CCL(4)을 가압하여 적층시키며, 내층회로를 도통시키기 위한 비아홀(2)을 가공한 후 동막(3)의 도금 작업으로 비아홀(2)을 도통시키며, 상기 적층된 CCL 구조의 외측 CCL(4)에 반도체칩이 접속되는 본드 핑거(bond finger)(1)를 갖는 외층 회로(6)를 사진식각 공정을 통하여 형성시키며, 상기 외층회로(6)의 반대측의 CCL 구조 표면 상에, 솔더볼 패드(7), 솔더마스크(solder mask)(5), 솔더볼(8)을 순차로 형성시키는 것이다.Briefly describing such a conventional BGA package substrate, as shown in FIG. 1, a solder ball 8 is formed instead of a conventional pin. That is, a plurality of copper foil laminates (hereinafter referred to as 'CCL' (Copper Clad Laminate)) 4 are prepared, and an inner layer circuit is formed on each CLL 4 through a normal photolithography process, and the plurality of CCLs ( 4) pressurizing and stacking the via hole 2 for conducting the inner circuit, and conducting the via hole 2 by plating the copper film 3 to the outer CCL 4 of the stacked CCL structure. An outer layer circuit 6 having a bond finger 1 to which a semiconductor chip is connected is formed through a photolithography process, and on the surface of the CCL structure opposite to the outer layer circuit 6, a solder ball pad 7 is formed. The solder mask 5 and the solder ball 8 are sequentially formed.

이때, 상기 반도체칩이 접속되는 본드 핑거(1)와 솔더볼(8)이 접속되는 패드(7)의 전기적인 접속상태를 향상시키기 위하여 도금작업을 수행토록 금도금 인입선(Plating Lead Line)을 형성시키는데, 각 솔더볼(8)이 접속되는 패드(7)에 개별적인 각각의 금도금 인입선을 연결시키고 동시에, 도면에는 도시하지 않았지만, 상기 패드(7)와 비아홀(2)을 통하여 본드 핑거(1)에 연결시킨다. 도 2는 종래의 기술에 따른 도금 인입선에 의해 도금된 패키지 기판의 평면도로서, 솔더볼(8) 이 형성되어 있는 패드(7)에 도금 인입선(9)이 연결되어 있는 것을 도시하고 있다. At this time, in order to improve the electrical connection state of the bond finger (1) to which the semiconductor chip is connected and the pad (7) to which the solder ball (8) is connected to form a plating lead line (Plating Lead Line) to perform a plating operation, Each gold-plated lead wire is connected to the pad 7 to which each solder ball 8 is connected, and at the same time, it is connected to the bond finger 1 through the pad 7 and the via hole 2, although not shown in the drawing. FIG. 2 is a plan view of a package substrate plated by a plating lead wire according to the related art, and shows that the plating lead wire 9 is connected to a pad 7 on which a solder ball 8 is formed.

한편, 상기 외층회로(6)이 구성된 CCL(4)에는 I/C 칩이 실장되어 도선으로서 상기 외층회로(6)와 연결되고, 그 상측으로 충진재가 도포되어 외부 환경으로부터 보호되며, 따라서 BGA 패키지 기판(10)의 경우에는 PGA 기판과 달리 핀에 의해 주회로 기판과 연결되는 것이 아니라 CCL(4)의 패드(7)에 솔더볼(8)이 형성되어 주회로 기판과 도통되며, 이런 이유로 BGA는 PGA보다 소형화가 용이하고, 결국 기판(10)의 고밀도화가 가능해진다.On the other hand, the CCL 4 including the outer layer circuit 6 is mounted with an I / C chip and connected to the outer layer circuit 6 as a conductive wire, and a filler is applied thereon to protect it from the external environment. In the case of the substrate 10, unlike the PGA substrate, the solder ball 8 is formed on the pad 7 of the CCL 4 and is electrically connected to the main circuit board, unlike the PGA substrate. Miniaturization is easier than that of PGA, resulting in higher density of the substrate 10.

그러나, 이와 같은 종래의 패키지 기판(10)에 있어서는, 현재 회로의 고밀도화 및 이를 사용하는 장치의 소형화로 상기 BGA 패키지 기판의 솔더볼(solder ball)(8) 피치(pitch)(솔더볼간의 간격)가 극히 미세하게 되고, 동시에 반도체칩이 실장되는 본드 핑거(1) 주변의 회로 고밀도화로 본드 핑거(1)와 패드(7)의 금도금 작업을 수행하기 위한 금도금 인입선의 고밀도화가 어렵게 되는 문제가 제기되고 있는 것이다.However, in such a conventional package substrate 10, due to the high density of the current circuit and the miniaturization of the apparatus using the same, the pitch of solder balls 8 (spacing between solder balls) of the BGA package substrate is extremely small. At the same time, a problem arises that it becomes difficult to increase the density of gold-plated lead wires for performing the gold plating operations of the bond finger 1 and the pad 7 due to the high density of the circuit around the bond finger 1 on which the semiconductor chip is mounted. .

이하, 도 3a 내지 도 3f를 참조하여 종래 기술에 따라 도금 인입선에 의해 금도금되는 패키지 기판의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing a package substrate gold-plated by a plating lead wire according to the prior art will be described with reference to FIGS. 3A to 3F.

먼저, 패키지 기판 제품에 회로를 형성하기 위해 베이스 기판인 CCL에 드라이필름(15)을 코팅, 노광 및 현상하여 회로 패턴을 형성한다(도 3a 참조).First, in order to form a circuit in a package substrate product, a dry film 15 is coated, exposed, and developed on a CCL, which is a base substrate, to form a circuit pattern (see FIG. 3A).

여기서, 상기 CCL은 절연재(11) 및 이 절연재(11)의 상부 및 하부면에 형성된 동박(12)을 포함한다. 실질적으로는, 상기 CCL에 기계적 드릴을 사용하여 다수의 비아홀(13)을 형성한 후에 동막(14)의 도금을 실시하며, 이후 상기 드라이필름(15)을 코팅, 노광, 현상에 의해 회로 패턴을 형성하게 된다.Here, the CCL includes an insulating material 11 and a copper foil 12 formed on the upper and lower surfaces of the insulating material 11. Substantially, after the formation of the plurality of via holes 13 by using a mechanical drill in the CCL, the copper film 14 is plated, and the circuit pattern is then formed by coating, exposing and developing the dry film 15. To form.

다음에, 상기 드라이필름(15)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다. 이때 향후의 금도금이 진행될 시에 사용되는 도금 인입선이 동일 방법으로 동시에 형성된다. 여기서 도면부호 16은 노출된 동이 식각된 부위를 나타낸다(도 3b 참조).Next, the exposed copper is removed with an etching solution using the dry film 15 as an etching resist to form a circuit. At this time, the plating lead wire used in the future gold plating is formed at the same time. Here, reference numeral 16 denotes a portion where the exposed copper is etched (see FIG. 3B).

다음에, 상기와 같은 식각 후에 식각 레지스트로 사용한 드라이 필름(15)을 박리액을 사용하여 제거한다(도 3c 참조).Next, after the etching as described above, the dry film 15 used as the etching resist is removed using a stripping solution (see FIG. 3C).

다음에, 솔더 레지스트(17)를 도포하고, 이를 노광 및 현상시킨 후에, 이를 건조시킨다(도 3d 참조).Next, the solder resist 17 is applied, exposed and developed, and then dried (see FIG. 3D).

다음에, 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선 통해 와이어 본딩 패드와 솔더볼 패드에 금막(18)의 도금을 실시한다. 이때의 도 금은 전해 금도금으로서, 도금되는 금의 두께는 통상적으로 0.5∼1.0㎛ 정도이다(도 3e 참조).Next, the gold film 18 is plated on the wire bonding pad and the solder ball pad through the plating lead wire while applying current through the preformed plating lead wire. The plating at this time is an electrolytic gold plating, and the thickness of the gold to be plated is usually about 0.5 to 1.0 µm (see FIG. 3E).

구체적으로, 반도체칩 등이 실장되는 패키지 기판을 표면 처리(Metal Finishing)하기 위해서 전해 금도금(Electrolytic Au Plating)이 주로 적용되고 있다. 그 이유는 신뢰적인 측면에서 전해 금도금이 무전해 금도금(Electroless Au Plating)에 비해 우수하기 때문이다. 하지만, 전해 금도금을 하기 위해서는 전술한 바와 같이 도금 인입선을 제품에 삽입하여 설계해야 하므로 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시에는 문제가 되고 있다. Specifically, electrolytic gold plating (electrolytic Au Plating) is mainly applied in order to surface-treat the package substrate on which the semiconductor chip or the like is mounted. This is because electrolytic gold plating is superior to electroless gold plating in terms of reliability. However, in order to conduct electrolytic gold plating, as described above, the plating lead wire must be inserted into the product and thus, the circuit density decreases, which causes a problem in manufacturing a high density circuit product.

이후, 라우터(Router)나 다이싱(Dicing)을 사용하여 상기 도금 인입선을 절단하게 된다(도 3f 참조). 여기서, 도면부호 19는 다이싱이 진행되는 부분이다. Thereafter, the plating lead wire is cut using a router or dicing (see FIG. 3F). Here, reference numeral 19 denotes a portion where dicing proceeds.

상술한 바와 같은 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은, 도금 인입선을 라우터나 다이싱을 사용하여 절단하더라도 도 2 에 도시된 바와 같이 도금 인입선이 패키지 기판에 잔류하게 되어 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance)을 저하시키는 문제를 갖고 있다.In the semiconductor package substrate formed by the conventional semiconductor package process as described above, even if the plating lead wire is cut using a router or dicing, the plating lead wire remains on the package substrate as shown in FIG. It causes noise and has a problem of lowering the electrical performance of the product.

또한, 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은, 도 4에 도시된 바와 같이, 솔더볼 패드(7) 중심간의 볼 패드 피치가 A로 도시되며, 상기 솔더볼 패드(7)의 전해 도금을 위한 도금 인입선(9)이 형성된 회로밀집분포를 갖는다.In addition, in the semiconductor package substrate formed by the conventional semiconductor package process, as shown in FIG. 4, the ball pad pitch between the centers of the solder ball pads 7 is shown as A, and for electroplating the solder ball pads 7. It has a circuit dense distribution in which the plating lead line 9 was formed.

따라서, 와이어 본디 패드 및 솔더볼 패드에 대한 전해 도금을 수행하는 도 금 인입선이 기판내에 존재함으로써, 상기 도금 인입선으로 인하여 볼 피치를 더 이상 줄일 수 없고, 이에 의하여 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시 문제가 되고 있다.Therefore, since a plating lead wire for electroplating the wire bond pad and the solder ball pad exists in the substrate, the ball lead wire can no longer be reduced due to the plating lead wire, whereby the circuit density decreases and the line density decreases. Has become a problem in the manufacture of circuit products.

또한, 상술한 바와 같은 종래의 반도체 패키지 공정에 의하여 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)는, 도 5에 도시된 바와 같이, 솔더볼 패드(7)의 상면 폭(B), 상기 솔더볼 패드(7) 사이의 공간(C) 및 상기 솔더볼 패드(7)에 대한 전해 금도금을 통하여 형성된 금도금층(18)에 의하여 형성된 폭(D)으로 구성된다.In addition, the ball pitch A between the solder ball pads formed on the semiconductor package substrate by the conventional semiconductor package process as described above, as shown in FIG. 5, the upper surface width B of the solder ball pads 7, the The space C between the solder ball pads 7 and the width D formed by the gold plating layer 18 formed through the electrolytic gold plating on the solder ball pads 7 are provided.

따라서, 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판의 경우, 금도금층(18)으로 인하여 솔더볼 패드(7) 사이의 볼피치가 증가함으로 인하여 솔더볼 패드 사이의 파인 피치를 달성할 수 없었다는 문제점이 있었다.Therefore, in the case of the semiconductor package substrate formed by the conventional semiconductor package process, there was a problem that the fine pitch between the solder ball pads could not be achieved due to the increase in the ball pitch between the solder ball pads 7 due to the gold plating layer 18. .

본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 베이스 기판상에 피복된 무전해 도금이 가능한 절연재층 형성되는 무전해 도금층을 도금 인입선으로 사용하는 반도체 패키지 기판 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a semiconductor package substrate and a method of manufacturing the same, which use an electroless plating layer, which is formed as an insulating material layer capable of electroless plating coated on a base substrate, as a plating lead to solve the above problems.

이러한 목적을 달성하기 위한 본 발명 따른 반도체 패키지 기판은, 다수의 비아홀 및 회로패턴이 형성된 베이스 기판과; 무전해 도금을 수행하기 위하여 상기 베이스 기판상에 피복되는 절연재층과; 상기 절연재층에 무전해 도금되어 형성되고, 전해도금을 위한 도금 인입선으로 동작하는 무전해 도금층과; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 베이스 기판의 소정 영역에 형성되 는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금되어 형성되는 전해 도금층; 및 상기 베이스 기판 중에서 상기 전해 도금층이 형성된 부위를 제외한 회로패턴이 형성된 영역에 도포되는 솔더 레지스트를 도포하여 구성된 것을 특징으로 한다.The semiconductor package substrate according to the present invention for achieving the above object comprises a base substrate having a plurality of via holes and circuit patterns; An insulating material layer coated on the base substrate to perform electroless plating; An electroless plating layer formed by electroless plating on the insulating material layer and operating as a plating lead wire for electroplating; An electroplating layer formed by electroplating on a wire bonding pad and a solder ball pad formed in a predetermined region of a base substrate based on an external power source applied through the electroless plating layer; And a solder resist applied to an area where a circuit pattern is formed except for a portion where the electroplating layer is formed in the base substrate.

또한, 본 발명에 따른 반도체 패키지 기판 제조 방법은, 베이스 기판상에 소정의 회로패턴 및 비아홀을 형성하는 제 1 단계; 상기 회로패턴 및 비아홀이 형성된 베이스 기판상에 절연재를 피복하여 절연재층을 형성하는 제 2 단계; 상기 베이스 기판에 형성된 회로패턴을 노출시키기 위하여 상기 절연재층을 연마하는 제 3 단계; 상기 회로패턴이 노출된 상기 절연재층상에 무전해 도금층을 형성하는 제 4 단계; 도금 레지스트를 이용한 마스킹 공정에 의하여 상기 무전해 도금층의 소정 영역에 와이어 본딩 패드 및 솔더볼 패드를 형성하는 제 5 단계; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층을 형성하는 제 6 단계; 상기 전해 도금층을 형성한 후 도금 인입선으로 동작하는 상기 무전해 도금층을 제거하는 제 7 단계; 및 상기 전해 도금층이 형성된 영역을 제외한 나머지 영역에 솔더 레지스트층을 형성하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 반도체 패키 기판 제조 방법. In addition, the semiconductor package substrate manufacturing method according to the present invention comprises a first step of forming a predetermined circuit pattern and via holes on the base substrate; A second step of forming an insulating material layer by coating an insulating material on the base substrate on which the circuit pattern and the via hole are formed; A third step of polishing the insulating layer to expose the circuit pattern formed on the base substrate; A fourth step of forming an electroless plating layer on the insulating material layer to which the circuit pattern is exposed; A fifth step of forming a wire bonding pad and a solder ball pad in a predetermined region of the electroless plating layer by a masking process using a plating resist; A sixth step of forming an electroplating layer on the wire bonding pad and the solder ball pad based on an external power source applied through the electroless plating layer; A seventh step of forming the electroplating layer and removing the electroless plating layer acting as a plating lead wire; And an eighth step of forming a solder resist layer in the remaining regions other than the region in which the electroplating layer is formed.

이하, 첨부도면을 참조하여 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 대하여 상세하게 설명한다.Hereinafter, a semiconductor package substrate and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 6을 참조하여 본 발명에 따른 반도체 패키지 기판의 구성 및 동작 과정을 상세하게 설명한다.First, a configuration and an operation process of a semiconductor package substrate according to the present invention will be described in detail with reference to FIG. 6.

본 발명은 베이스 기판상에 코팅되는 절연재층에 형성된 무전해 도금층을 전해 도금층(Ni-Au)을 형성하기 위한 도금 인입선으로 사용하는 반도체 패키지 기판에 관한 것으로서, 도 6에 도시된 바와 같이, 베이스 기판(100), 절연재층(200), 무전해 도금층(300), 전해 도금층(400) 및 솔더 레지스트층(500)를 포함하여 구성되어 있다.The present invention relates to a semiconductor package substrate using an electroless plating layer formed on an insulating material layer coated on a base substrate as a plating lead wire for forming an electrolytic plating layer (Ni-Au), as shown in FIG. 100, the insulating material layer 200, the electroless plating layer 300, the electrolytic plating layer 400, and the soldering resist layer 500 are comprised.

여기서, 상기 베이스 기판(100)에는 절연체층(101)을 개재하여 양면에 동박(102)이 형성된 구조를 갖는 동박적층원판상에 드릴링 공정에 의하여 회로층간의 전기적 접속을 수행하는 비아홀(103)이 형성되어 있고, 상기 비아홀(103)이 형성된 기판의 양면에 대한 무전해 동도금 및 전해 동도금을 수행하여 도금층(104)을 형성한 후, 상기 도금층(104)에 대하여 에칭 레지스트(105)를 이용한 소정의 마스킹 공정에 의하여 소정의 회로패턴이 형성된 구조를 갖는다(도8a 내지 도 8e 참조).Here, the base substrate 100 has a via hole 103 for electrical connection between circuit layers by a drilling process on a copper clad laminated disk having a structure in which copper foils 102 are formed on both surfaces through an insulator layer 101. After forming the plating hole 104 by electroless copper plating and electrolytic copper plating on both surfaces of the substrate on which the via hole 103 is formed, the predetermined thickness using the etching resist 105 is applied to the plating layer 104. It has a structure in which a predetermined circuit pattern is formed by a masking process (see Figs. 8A to 8E).

절연재층(200)은, 상기 베이스 기판(100)의 비아홀(103) 및 도금층(104)상에 도포되는 무전해 도금이 가능한 절연재로서, 후술하는 무전해 도금에 의하여 형성되는 무전해 도금층(300)이 베이스 기판(100)의 비아홀(103) 및 도금층(104)에 부착되도록 하는 역할을 수행한다(도 8f 참조).The insulating material layer 200 is an insulating material which can be electroless plated on the via hole 103 and the plating layer 104 of the base substrate 100, and is formed by the electroless plating described later. It serves to attach to the via hole 103 and the plating layer 104 of the base substrate 100 (see FIG. 8F).

여기서, 상기 절연재층(200)은 후술하는 무전해 동도금층(300)과의 접착력을 증가 시키기 위하여 조화처리(roughness)가 가능한 리퀴드 형태(liquid type) 또는 쉬트 형태(sheet type)를 갖는다In this case, the insulating layer 200 has a liquid type or a sheet type that can be roughened in order to increase adhesion to the electroless copper plating layer 300 which will be described later.

또한, 상기 절연재층(200)은 연마(buff scrubbing)가 가능한 재료로 구성되 어 있기 때문에 상기 베이스 기판(100)에 도포된 후 브러쉬 등을 이용한 연마공정을 통하여 평탄화가 가능하다(도 8g 참조) .In addition, since the insulating material layer 200 is made of a material that can be buff scrubbing, the insulating material layer 200 may be planarized through a polishing process using a brush after being applied to the base substrate 100 (see FIG. 8G). .

무전해 도금층(300)은, 상기 절연재층(200)상에 소정의 방법, 보다 구체적으로는 구리(cu)를 이용한 무전해 도금 방법 또는 스퍼터링 등의 방법을 통하여 상기 절연재층(200)상에 형성되는 것으로서, 후술하는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층(400)(400')을 형성하기 위한 도금 인입선의 역할을 수행한다(도 8h참조).The electroless plating layer 300 is formed on the insulating material layer 200 by a predetermined method on the insulating material layer 200, more specifically, an electroless plating method using sputtering or sputtering. As a result, the wire serves as a plating lead wire for forming the electroplating layers 400 and 400 'on the wire bonding pad and the solder ball pad to be described later (see FIG. 8H).

또한, 상기 무전해 도금층(300)은, 상기 와이어 본딩 패드 및 솔더볼 패드상 에 전해 도금층(400)(400')을 형성시에 요구되는 외부 전원을 인가받기 위한 도금 인입선의 역할을 수행한 후, 도 7에 도시된 바와 같이, 플래쉬 에칭(flash etching)에 의하여 반도체 패키지 내부에서 완전히 제거된다(도 8l참조).In addition, the electroless plating layer 300, after performing the role of plating lead wire for receiving the external power required when forming the electroplating layer 400, 400 'on the wire bonding pad and the solder ball pad, As shown in FIG. 7, it is completely removed inside the semiconductor package by flash etching (see FIG. 8L).

여기서, 도 7은 본 발명에 따른 도금 인입선으로 사용된 무전해 도금층이 플래쉬 에칭에 의하여 제거된 패키지 기판의 평면도로서, 솔더볼이 형성되어 있는 패드에 연결된 도금 인입선으로 동작하는 무전해 도금층(300)이 제거된 형상을 도시하고 있다. 7 is a plan view of a package substrate in which an electroless plating layer used as a plating lead wire according to the present invention is removed by flash etching, and the electroless plating layer 300 operating as a plating lead wire connected to a pad on which a solder ball is formed is The removed shape is shown.

전해 도금층(400)은 도금 레지스트를 이용한 마스킹 공정에 의하여 상기 베이스 기판(100)의 소정 영역에 형성되는 와이어 본딩 패드 및 솔더볼 패드상에 형성되는 도금층으로서, 보다 구체적으로는 상기 와이어 본딩 패드 및 솔더볼 패드에 부착되는 솔더볼에 대한 부착력을 증가시키는 역할을 수행하는 금도금층(Ni-Au)이다The electroplating layer 400 is a plating layer formed on a wire bonding pad and a solder ball pad formed in a predetermined region of the base substrate 100 by a masking process using a plating resist, and more specifically, the wire bonding pad and the solder ball pad. Gold-plated layer (Ni-Au) that increases the adhesion to the solder ball attached to the

솔더 레지스트층(600)은 상기 와이어 본딩 패드(400) 및 솔더볼 패드(500) 영역을 제외한 기판의 나머지 영역에 형성된 회로패턴을 솔더링 공정으로부터 보호하는 역할을 수행한다(도 8m 참조).The solder resist layer 600 serves to protect circuit patterns formed in the remaining areas of the substrate except for the wire bonding pad 400 and the solder ball pad 500 from the soldering process (see FIG. 8M).

즉, 상기 솔더 레지스트층은, 전해 도금을 위한 도금 인입선으로 동작하는 상기 무전해 도금층을 플래쉬 에칭에 의하여 제거한 후, 인쇄호로기판상에 형성된 회로패턴을 솔더링 공정으로부터 보호하기 위한 솔더 레지스트를 도포하고, 소정의 마스킹 공정을 통하여 상기 와이어 본딩 패드 및 솔더볼 패드 이외의 부분에 형성된 회로패턴을 보호하는 역할을 수행한다.That is, the solder resist layer, after the removal of the electroless plating layer acting as a plating lead wire for electrolytic plating by flash etching, and then applying a solder resist to protect the circuit pattern formed on the printed circuit board from the soldering process, Through a predetermined masking process serves to protect the circuit pattern formed on the portion other than the wire bonding pad and the solder ball pad.

이하, 도 8을 참조하여 본 발명에 따른 인쇄회로기판의 제조 방법을 상세하게 설명한다.Hereinafter, a method of manufacturing a printed circuit board according to the present invention will be described in detail with reference to FIG. 8.

먼저, 도 8a에 도시된 바와 같이, 베이스 기판(100)으로 사용되는 동박적층원판에 회로층 간의 전기 전달을 위한 비아홀(103)을 가공한다.First, as shown in FIG. 8A, a via hole 103 for processing electrical transfer between circuit layers is processed in a copper clad laminate used as the base substrate 100.

여기서, 상기 동박적층원판은 절연체(101)을 개재하여 양면에 동박(102)이 형성된 구조를 갖고 있으며, 상기 동박적층원판의 종류에는 그 용도에 따라, 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 PCB 및 다층 PCB 제작에는 주로 유리/에폭시 동박 적층판이 사용된다.Here, the copper clad laminate has a structure in which copper foil 102 is formed on both surfaces through an insulator 101, and the type of copper clad laminate according to the purpose, glass / epoxy copper clad laminate, heat-resistant resin copper clad laminate, There are many kinds of paper / phenol copper clad laminate, high frequency copper clad laminate, flexible copper clad laminate (polyimide film), and composite copper clad laminate, but glass / epoxy copper clad laminate is mainly used for double-sided PCB and multilayer PCB manufacturing.

이후, 도 8b에 도시된 바와 같이, 동박적층원판의 동박(102) 및 비아홀(403)의 내벽에 도금층(104)을 형성한다.Thereafter, as shown in FIG. 8B, the plating layer 104 is formed on the inner wall of the copper foil 102 and the via hole 403 of the copper-clad laminated disc.

이때, 상기 도금층(104)은 비아홀(103)의 내벽을 구성하는 절연체(101) 위에서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문에 상기 절연체에(101) 전해 동도금에 필요한 도전성 막을 형성시켜주기 위한 전처리로서 얇게 무전해 동도금을 수행한 후, 회로 패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하다. In this case, since the plating layer 104 cannot perform electrolytic copper plating requiring electricity on the insulator 101 that constitutes the inner wall of the via hole 103, a conductive film for electrolytic copper plating is formed on the insulator 101. After thin electroless copper plating is performed as a pretreatment, the conductive portion of the circuit pattern is preferably formed of electrolytic copper plating.

상술한 바와 같이 도금층(104)을 형성한 후, 도 8c에 도시된 바와 같이, 상기 도금층에 에칭 레지스트 패턴(105)을 형성한다. After the plating layer 104 is formed as described above, as shown in FIG. 8C, an etching resist pattern 105 is formed on the plating layer.

즉, 상기 도금층(104)이 형성된 기판에 드라이 필름을 피복시키고, 에칭 레지스트 패턴이 인쇄된 아트워크 필름을 밀착시킨 후 자외선을 조사한다.That is, the dry film is coated on the substrate on which the plating layer 104 is formed, and the artwork film on which the etching resist pattern is printed is brought into close contact with the ultraviolet ray.

이때, 에칭 레지스트 패턴이 인쇄된 아트워크 필름의 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아래의 드라이 필름을 경화시키게 된다. 이 기판을 현상액에 담그면 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름은 남아서 상기 동박층상에 에칭 레지스트 패턴(105)을 형성시키는 것이다. At this time, the black portion of the artwork film on which the etching resist pattern is printed does not transmit ultraviolet rays, and the non-printed portions transmit ultraviolet rays to cure the dry film below. When the substrate is immersed in the developer, the uncured dry film portion is removed by the developer, and the cured dry film remains to form the etching resist pattern 105 on the copper foil layer.

여기서, 현상액으로는 탄산나트륨(1%의 Na2CO3) 또는 탄산칼륨(K2CO3)을 사용한다.Here, sodium carbonate (1% Na 2 CO 3) or potassium carbonate (K 2 CO 3) is used as the developer.

상술한 바와 같이 상기 동박층상에 에칭 레지스트 패턴(105)을 형성한 후, 도 8d에 도시된 바와 같이, 에칭 레지스터 패턴(105)이 형성된 기판에 대한 에칭 공정을 수행하여 상기 에칭 레지스트 패턴(105)이 형성된 부분을 제외한 나머지 동박층(104)을 제거한다.After the etching resist pattern 105 is formed on the copper foil layer as described above, as shown in FIG. 8D, the etching resist pattern 105 is performed by performing an etching process on the substrate on which the etching resist pattern 105 is formed. The remaining copper foil layer 104 is removed except for the formed portion.

이후, 도 8e에 도시된 바와 같이, 에칭 레지스트 패턴(105)을 박리액을 사용하여 제거함으로써, 소정의 회로패턴이 형성된 베이스 기판(100)을 형성한다. Subsequently, as illustrated in FIG. 8E, the etching resist pattern 105 is removed using a stripping solution to form the base substrate 100 on which a predetermined circuit pattern is formed.

여기서, 상기 회로패턴상에 형성된 에칭 레지스트를 박리하는 데 사용되는 박리액으로는 보통 NaOH 또는 KOH를 사용한다.Here, as the stripping liquid used to peel off the etching resist formed on the circuit pattern, NaOH or KOH is usually used.

상술한 바와 같이 소정의 회로패턴을 형성한 후, 도 8f에 도시된 바와 같이, 상기 베이스 기판(100)의 양면 및 비아홀(103) 내부에 무전해 도금이 가능한 절연재를 도포하여 절연재층(200)을 형성한다.After forming a predetermined circuit pattern as described above, as shown in FIG. 8F, an insulating material capable of electroless plating is coated on both surfaces of the base substrate 100 and inside the via hole 103 to form an insulating material layer 200. To form.

여기서, 상기 절연재층(200)은 후술하는 무전해 도금층(300)을 형성시키기 위하여 도포되는 것으로서, 시트 형상 및 리퀴드 형상을 가지며 후술하는 무전해 도금층(300)과의 밀착력을 강화시키기 위하여 조화(roughness)처리를 수행할 수 도 있다.Here, the insulating material layer 200 is applied to form the electroless plating layer 300 to be described later, has a sheet shape and a liquid shape, and has a roughness to enhance adhesion to the electroless plating layer 300 to be described later. You can also perform the process.

이후, 도 8g에 도시된 바와 같이, 상기 절연재층(200)을 브러쉬 등을 이용하여 상기 절연재층(200)에 대한 연마 공정을 수행하여 소정의 회로패턴이 형성된 도금층(104)을 노출시킨다.Subsequently, as illustrated in FIG. 8G, the insulating layer 200 is polished by using a brush or the like to expose the plating layer 104 on which a predetermined circuit pattern is formed.

여기서, 상기 연마공정은 회로패턴이 형성된 도금층(104)을 노출시키니는 역할을 수행할 뿐만 아니라 상기 절연재층(200)을 평탄화 하는 역할을 또한 수행한다. Here, the polishing process not only serves to expose the plating layer 104 on which the circuit pattern is formed, but also serves to planarize the insulating material layer 200.

상술한 바와 같이 절연재층(200)에 대한 연마공정을 수행하여 도금층(104)을 노출시킨 후, 도 8h에 도시된 바와 같이, 도금 인입선으로 동작하는 무전해 도금층(300)을 형성한다.As described above, after performing the polishing process on the insulating material layer 200 to expose the plating layer 104, as shown in FIG. 8H, an electroless plating layer 300 that operates as a plating lead wire is formed.

즉, 상기 평탄하게 연마된 절연재층에 대하여 소정의 방법, 보다 구체적으로는 구리(Cu)를 무전해 도금하거나 또는 스퍼터링에 의한 증착 공정을 수행하여 상기 절연재층(200)상에 무전해 도금층(300)을 형성한다. That is, the electroless plating layer 300 is formed on the insulating material layer 200 by performing a deposition method by electroless plating or sputtering on a predetermined method, more specifically, copper (Cu). ).

여기서, 상기 무전해 도금층(300)은 와이어 본딩 패드 및 솔더볼 패드 형성 영역에 대한 전해 금도금(Ni-Au)을 수행시 외부의 전원을 인가시키기 위한 도금 인입선으로서의 역할을 수행한다.Here, the electroless plating layer 300 serves as a plating lead wire for applying external power when performing electro-gold plating (Ni-Au) on the wire bonding pad and the solder ball pad forming region.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층(300)을 형성한 후, 도 8i에 도시된 바와 같이, 전해 도금층(400)(400')이 형성될 와이어 본딩 패드 및 솔더볼 패드 형성 영역(401),(401')을 형성한다.After forming the electroless plating layer 300 operating as the plating lead wire as described above, as shown in FIG. 8I, the wire bonding pad and the solder ball pad forming region 401 on which the electrolytic plating layers 400 and 400 ′ are to be formed. ) And 401 '.

즉, 상기 무전해 도금층(300) 전체에 대하여 도금 레지스트(301)를 도포한 후, 자외선 노광 및 현상 등의 마스킹 공정을 수행하여 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역의 도금 레지스트(301)를 제거함으로써, 외부호로와의 전기적 접속을 수행하는 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역(401),(401')을 형성한다.That is, after applying the plating resist 301 to the entire electroless plating layer 300, and performing a masking process such as ultraviolet exposure and development, the plating resist 301 of the region where the wire bonding pad and the solder ball pad are to be formed. As a result, the regions 401 and 401 'on which the wire bonding pads and the solder ball pads to be electrically connected to the outer arc are formed.

상술한 바와 같이 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역 (401),(401')을 형성한 후, 도 8j에 도시된 바와 같이, 상기 와이어 본딩 패드, 솔더볼 패드 형성 영역(401),(401')에 전해 도금층(Ni-Au)(400)(400')을 형성한다.As described above, after forming the regions 401 and 401 'on which the wire bonding pads and the solder ball pads are to be formed, as shown in FIG. 8J, the wire bonding pads and the solder ball pad forming regions 401 and 401 are formed. ') To form an electroplating layer (Ni-Au) (400, 400').

즉, 상기 와이어 본딩 패드 및 솔더볼 패드 생성 영역(401),(401')를 제외한 무전해 도금층에 대한 도금 레지스트(301)를 도포한 후, 기판의 외측에 위치한 도금 접지부(미도시)를 통하여 전해 금도금을 위한 외부 전원을 상기 무전해 도금층(300)을 통하여 제공함으로써, 상기 와이어 본딩 패드 및 솔더볼 패드가 형성되는 영역(401),(401')상에 전해 도금층(Ni/Au)(400)(400')을 형성한다.That is, after applying the plating resist 301 to the electroless plating layer except for the wire bonding pad and the solder ball pad generation regions 401 and 401 ', the plating ground portion (not shown) located outside the substrate is applied. By providing an external power source for electrolytic gold plating through the electroless plating layer 300, an electroplating layer (Ni / Au) 400 on regions 401 and 401 'where the wire bonding pads and the solder ball pads are formed. To form 400 '.

여기서, 상기 무전해 도금층(300)은 상기 도금 접지부를 통하여 인가되는 전원을 입력받기 위한 도금(Ni/Au) 인입선의 역할을 수행하고, 상기 도금 레지스트(301)는 상기 무전해 도금층(300) 중에서 상기 와이어 본딩 패드 및 솔더볼 패드가 형성된 영역(401),(401')이외의 부분에 전해 도금층(Ni/Au)(400)(400')이 형성되는 것을 방지하는 역할을 수행한다.Here, the electroless plating layer 300 serves as a plating (Ni / Au) lead wire for receiving power applied through the plating grounding part, and the plating resist 301 is selected from the electroless plating layer 300. It serves to prevent the electroplating layer (Ni / Au) 400, 400 ′ from being formed on portions other than the regions 401 and 401 ′ where the wire bonding pads and the solder ball pads are formed.

이후, 도 8k에 도시된 바와 같이, 소정의 박리액을 사용하여 와이어 본딩 패드 및 솔더볼 패드 생성 영역(401),(401') 이외의 영역에 형성된 도금 레지스트 (301)를 제거한다.Thereafter, as shown in FIG. 8K, the plating resist 301 formed in a region other than the wire bonding pad and the solder ball pad generation regions 401 and 401 ′ is removed using a predetermined stripping solution.

또한, 도 8l에 도시된 바와 같이, 상기 무전해 도금층(300) 중에서 상기 도금 레지스트(301)가 제거된 영역에 잔류하는 상기 무전해 도금층(300)에 대한 플레시 에칭을 수행함으로써, 와이어 본딩 패드, 솔더볼 패드 생성 영역(401),(401')에 대한 전해 금도금(Ni-Au)을 수행하기 위한 도금 인입선으로 동작하는 상기 무전해 도금층(300)을 제거한다.In addition, as illustrated in FIG. 8L, a wire bonding pad may be formed by performing a flash etching on the electroless plating layer 300 remaining in a region where the plating resist 301 is removed from the electroless plating layer 300. The electroless plating layer 300 which serves as a plating lead line for performing electrolytic gold plating (Ni-Au) on the solder ball pad generation regions 401 and 401 'is removed.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층(300)을 제거한 후, 도 8m에 도시된 바와 같이, 소정의 마스킹 공정을 통하여 상기 와이어 본딩 패드, 솔더볼 패드 형성 영역(401),(401')을 제외한 나머지 영역에 대하여 솔더 레지스트(500)를 도포함으로써, 도금 인입선이 존재하진 않는 반도체 패키지 기판을 최종적으로 제작한다. As described above, after removing the electroless plating layer 300 operating as the plating lead wire, as shown in FIG. 8M, the wire bonding pad, the solder ball pad forming regions 401, 401 ′ are formed through a predetermined masking process. By applying the solder resist 500 to the remaining areas except for the above, a semiconductor package substrate having no plating lead line is finally manufactured.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층을 플레쉬 에칭에 의하여 제거함으로서, 도 9 및 도 10에 도시된 바와 같이, 도금 인입선이 존재하지 않는 반도체 패기지 기판을 완성할 수 있는 것이다.As described above, by removing the electroless plating layer that operates as the plating lead wire by flash etching, as shown in FIGS. 9 and 10, a semiconductor package substrate having no plating lead wire can be completed.

여기서, 도 9는 본 발명에 따른 도금 인입선이 제거된 패키지 기판의 평면도이고, 도 10은 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치를 설명하기 위한 도면이다.9 is a plan view of a package substrate from which a plating lead wire is removed according to the present invention, and FIG. 10 is a view for explaining a ball pitch between solder ball pads formed on a semiconductor package substrate.

상술한 바와 같이 본 발명에 따른 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은 도금 인입선으로 동작하는 무전해 도금층을 플래쉬 에칭 공정에 의거하여 제거함으로써, 도 9에 도시된 바와 같이, 전기 신호 전달시 노이즈를 발생시키는 도금 인입선을 제거하여 제품의 전기적 특성(Electrical Performance)을 향상시킬 수 있다.As described above, the semiconductor package substrate formed by the semiconductor package process according to the present invention removes the electroless plating layer acting as the plating lead line based on the flash etching process, thereby removing noise during electric signal transmission as shown in FIG. 9. The electrical performance of the product can be improved by removing the plating lead wire that is generated.

또한, 본 발명에 따른 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판의 솔더볼 패드(7) 중심간의 볼 패드 피치(A)는, 도 10에 도시된 바와 같이, 솔더볼 패드(7)의 상면 폭(B), 상기 솔더볼 패드(7) 사이의 공간(C)으로 구성된다.In addition, the ball pad pitch A between the centers of the solder ball pads 7 of the semiconductor package substrate formed by the semiconductor package process according to the present invention is, as shown in FIG. 10, the upper surface width B of the solder ball pads 7. The space between the solder ball pads 7 is configured.

따라서, 본 발명에 따른 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)는, 도 5에 도시된 바와 같은 종래 방식에 의하여 형성되는 금도금층(18)에 대한 폭(D)을 줄임으로써, 솔더볼 패드 사이의 볼피치를 감소시켜 솔더볼 패드 사이의 파인 피치를 달성한다.Therefore, the ball pitch A between the solder ball pads formed on the semiconductor package substrate according to the present invention is reduced by the width D of the gold plated layer 18 formed by the conventional method as shown in FIG. A fine pitch between the solder ball pads is achieved by reducing the ball pitch between the solder ball pads.

상기한 바와 같이, 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 따르면, 도금 인입선으로 동작하는 무전해 도금층을 에칭 공정에 의하여 완전히 제거함으로써, 볼패트 피치를 줄여 회로 밀집도를 높일수 있다는 효과를 제공한다.As described above, according to the semiconductor package substrate and the manufacturing method thereof according to the present invention, by completely removing the electroless plating layer operating as the plating lead wire by the etching process, it provides an effect that the circuit density can be reduced by reducing the ball pad pitch. .

또한, 본 발명은 에칭에 의하여 제거되는 무전해 도금층을 도금 인입선으로 사용함으로써, 노이즈 신호의 발생을 원천적으로 방지하여 우수한 전기적 특성을 갖는 반도체 패키지 기판을 제공할 수 있는 효과를 또한 제공한다.In addition, the present invention also provides the effect of providing a semiconductor package substrate having excellent electrical properties by preventing the generation of noise signals by using the electroless plating layer removed by etching as a plating lead.

여기에서, 상술한 본 발명에서는 바람직한 실시 예를 참조하여 설명하였지만 , 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.Herein, although the present invention has been described with reference to the preferred embodiments, those skilled in the art will variously modify the present invention without departing from the spirit and scope of the invention as set forth in the claims below. And can be changed.

Claims (13)

다수의 비아홀 및 회로패턴이 형성된 베이스 기판과; A base substrate on which a plurality of via holes and circuit patterns are formed; 무전해 도금을 수행하기 위하여 상기 베이스 기판상에 피복되는 절연재층과; An insulating material layer coated on the base substrate to perform electroless plating; 상기 절연재층에 무전해 도금 방식에 의하여 형성되고, 전해 도금을 위한 도금 인입선으로 동작하는 무전해 도금층과; An electroless plating layer formed on the insulating material layer by an electroless plating method and operating as a plating lead wire for electrolytic plating; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 베이스 기판의 소정 영역에 형성되는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금되어 형성되는 전해 도금층; 및 An electroplating layer formed by electroplating on a wire bonding pad and a solder ball pad formed in a predetermined region of a base substrate based on an external power source applied through the electroless plating layer; And 상기 베이스 기판 중에서 상기 전해 도금층이 형성된 영역을 제외한 회로패턴이 형성된 영역에 도포되는 솔더 레지스트층A solder resist layer applied to a region where a circuit pattern is formed except for the region where the electroplating layer is formed in the base substrate. 을 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판.A semiconductor package substrate comprising a. 제 1항에 있어서, The method of claim 1, 상기 절연재층은 상기 무전해 도금층과의 밀착력을 증가시키기 위하여 조화 처리(roughness)된 것을 특징으로 하는 반도체 패키지 기판.The insulating material layer is a semiconductor package substrate, characterized in that roughness (roughness) to increase the adhesion with the electroless plating layer. 제 1항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 절연재층은 소정의 연마공정에 의하여 연마되는 쉬트 형태 또는 리퀴드 형태로 상기 베이스 기판상에 피복되는 것을 특징으로 하는 반도체 패키지 기판.The insulating material layer is a semiconductor package substrate, characterized in that the coating on the base substrate in the form of a sheet or liquid polished by a predetermined polishing process. 제 1 항에 있어서, The method of claim 1, 상기 무전해 도금층은 무전해 도금 방식을 통하여 상기 절연재층상에 형성되는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판.The electroless plating layer is a semiconductor package substrate, characterized in that the copper plating layer formed on the insulating material layer through an electroless plating method. 제 1 항에 있어서,The method of claim 1, 상기 무전해 도금층은 스퍼터링 방식을 통하여 상기 절연재층상에 형성하는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판.The electroless plating layer is a semiconductor package substrate, characterized in that the copper plating layer formed on the insulating material layer through a sputtering method. 제 1 항에 있어서,The method of claim 1, 상기 무전해 도금층은 상기 전해 도금층을 형성한 후 플래쉬 에칭에 의하여 제거되는 것을 특징으로 하는 반도체 패키지 기판.And the electroless plating layer is removed by flash etching after the electroplating layer is formed. 제 1 항에 있어서,The method of claim 1, 상기 전해 도금층은 전해 도금 방식을 통하여 상기 와이오 본딩 패드 및 솔더볼 패드에 형성되는 금도금층(Ni-Au)인 것을 특징으로 하는 반도체 패키지 기판.The electrolytic plating layer is a semiconductor package substrate, characterized in that the gold plating layer (Ni-Au) formed on the Wyo bonding pad and the solder ball pad through the electroplating method. 베이스 기판상에 소정의 회로패턴 및 비아홀을 형성하는 제 1 단계;A first step of forming a predetermined circuit pattern and via holes on the base substrate; 상기 회로패턴 및 비아홀이 형성된 베이스 기판상에 절연재를 피복하여 절연재층을 형성하는 제 2 단계;A second step of forming an insulating material layer by coating an insulating material on the base substrate on which the circuit pattern and the via hole are formed; 상기 베이스 기판에 형성된 회로패턴을 노출시키기 위하여 상기 절연재층을 연마하는 제 3 단계;A third step of polishing the insulating layer to expose the circuit pattern formed on the base substrate; 상기 회로패턴이 노출된 상기 절연재층상에 무전해 도금층을 형성하는 제 4 단계;A fourth step of forming an electroless plating layer on the insulating material layer to which the circuit pattern is exposed; 도금 레지스트를 이용한 마스킹 공정에 의하여 상기 무전해 도금층의 소정 영역에 와이어 본딩 패드 및 솔더볼 패드를 형성하는 제 5 단계;A fifth step of forming a wire bonding pad and a solder ball pad in a predetermined region of the electroless plating layer by a masking process using a plating resist; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층을 형성하는 제 6 단계;A sixth step of forming an electroplating layer on the wire bonding pad and the solder ball pad based on an external power source applied through the electroless plating layer; 상기 전해 금도금층을 형성한 후 도금 인입선으로 동작하는 상기 무전해 도금층을 제거하는 제 7 단계; 및 A seventh step of forming the electrolytic gold plated layer and removing the electroless plated layer acting as a plating lead wire; And 상기 베이스 기판 영역 중에서 상기 전해 도금층이 형성된 영역을 제외한 나머지 영역에 솔더 레지스트층을 형성하는 제 8 단계An eighth step of forming a solder resist layer in the remaining region of the base substrate except for the region where the electroplating layer is formed; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키 기판 제조 방법.A semiconductor package substrate manufacturing method comprising a. 제 8항에 있어서,The method of claim 8, 상기 절연재층은 상기 무전해 도금층과의 밀착력을 증가시키기 위하여 조화 처리(roughness)된 것을 특징으로 하는 반도체 패키지 기판 제조 방법.And the insulating material layer is roughened to increase adhesion to the electroless plating layer. 제 8항에 있어서, The method of claim 8, 상기 무전해 도금층은 무전해 도금 방식을 통하여 상기 절연재층상에 형성되 는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.The electroless plating layer is a semiconductor package substrate manufacturing method, characterized in that the copper plating layer formed on the insulating material layer through an electroless plating method. 제 8항에 있어서,The method of claim 8, 상기 무전해 도금층은 스퍼터링 방식을 통하여 상기 절연재층상에 형성하는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.The electroless plating layer is a semiconductor package substrate manufacturing method, characterized in that the copper plating layer formed on the insulating material layer through a sputtering method. 제 8 항에 있어서,The method of claim 8, 상기 무전해 도금층은 상기 전해 도금층을 형성한 후 플래쉬 에칭에 의하여 제거되는 것을 특징으로 하는 반도체 패키지 기판 제조 방법.And the electroless plating layer is removed by flash etching after forming the electroplating layer. 제 8 항에 있어서,The method of claim 8, 상기 전해 도금층은 전해 도금 방식을 통하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 형성되는 금도금층(Ni-Au)인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.The electroplating layer is a semiconductor package substrate manufacturing method, characterized in that the gold plating layer (Ni-Au) formed on the wire bonding pad and the solder ball pad through the electroplating method.
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