KR100543452B1

KR100543452B1 - Flash memory device capable of preventing program disturbance according to partial programming

Info

Publication number: KR100543452B1
Application number: KR1020030024812A
Authority: KR
Inventors: 이준
Original assignee: 삼성전자주식회사
Priority date: 2003-04-18
Filing date: 2003-04-18
Publication date: 2006-01-23
Also published as: KR20040090841A; JP2004319070A; DE102004019200A1; DE102004019200B4; JP4578133B2

Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 열들은 적어도 2개의 열 영역들로 분리되고 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리된다. 메모리 장치는 프로그램 동작 동안 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 회로와; 그리고 행 어드레스 정보에 응답하여 행들 중 하나를 선택하고, 판별 결과에 따라 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하는 회로를 더 포함한다.The nonvolatile semiconductor memory device disclosed herein includes an array of memory cells arranged in rows and columns. The columns are divided into at least two column regions and each row is divided into two electrically-insulated word lines, each arranged in the column regions. The memory device includes circuitry for determining which column area the data loaded into the register belongs to during the program operation; And selecting one of the rows in response to the row address information, and driving one or all of the word lines of the selected row according to the determination result to the program voltage.

Description

부분 프로그램에 따른 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURBANCE ACCORDING TO PARTIAL PROGRAMMING}Flash memory device that can prevent program disturb due to partial program {FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURBANCE ACCORDING TO PARTIAL PROGRAMMING}

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도;1 is a block diagram showing a typical NAND flash memory device;

도 2는 일반적인 부분 프로그램 방식을 설명하기 위한 도면;2 is a diagram for explaining a general partial program method;

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;3 is a block diagram showing a NAND flash memory device according to a preferred embodiment of the present invention;

도 4는 본 발명의 다른 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도;4 is a block diagram illustrating a NAND flash memory device according to another embodiment of the present invention;

도 5는 본 발명의 바람직한 실시예에 따른 도 3의 블록 디코더 및 워드 라인 스위치 블록을 보여주는 회로도;5 is a circuit diagram showing a block decoder and a word line switch block of FIG. 3 in accordance with a preferred embodiment of the present invention;

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로를 보여주는 회로도;6 is a circuit diagram showing the discriminating circuit of FIG. 3 in accordance with a preferred embodiment of the present invention;

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로를 보여주는 회로도; 그리고7 is a circuit diagram showing the switch circuit of FIG. 3 in accordance with a preferred embodiment of the present invention; And

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 부분 프로그램 동작을 설명하기 위한 타이밍도이다.8 is a timing diagram illustrating a partial program operation of the NAND flash memory device according to the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

100 : 플래시 메모리 장치 110R, 110L : 메모리 블록100: flash memory device 110R, 110L: memory block

120R, 120L : 워드 라인 스위치 블록 130 : 블록 디코더120R, 120L: word line switch block 130: block decoder

140 : 구동 신호 발생 회로 150 : 판별 회로140: drive signal generation circuit 150: discrimination circuit

160 : 스위치 회로 170R, 170L : 감지 및 래치 블록160: switch circuit 170R, 170L: detection and latch block

180 : 고전압 발생 회로180: high voltage generation circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a flash memory device.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일 예가 낸드형 플래시 메모리 장치이다. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예들 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다.There is an increasing demand for semiconductor memory devices that are electrically erasable and programmable without refreshing data stored in the semiconductor memory device. In addition, increasing the storage capacity and the degree of integration of the memory device is the main flow. An example of a nonvolatile semiconductor memory device that provides a large capacity and a high degree of integration without refreshing stored data is a NAND flash memory device. Such flash memory devices are widely used in electronic devices (eg, handheld terminals, portable computers, etc.), which may suddenly lose power, because they retain their data even when powered off.

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 낸드형 플래시 메모리 장치 (10)는 메모리 셀 어레이 (memory cell array) (20), 행 선택 회로 (row selection circuit) (도면에는 "X-SEL"라 표기됨) (40), 그리고 감지 및 래치 회로 (sense and latch circuit) (60) (또는 페이지 버퍼 회로라 불림)를 포함한다. 메모리 셀 어레이 (20)는 비트 라인들 (BL0-BLm)에 각각 연결되는 복수 개의 셀 스트링들 (또는 낸드 스트링들) (21)을 포함한다. 각 열의 셀 스트링 (21)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (ground selection transistor, GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCn, n=0-15)로 구성된다. 각 열의 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인 (string selection line, SSL)에 연결된 게이트를 갖는다. 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (common source line, CSL)에 연결된 소오스와 접지 선택 라인 (ground selection line, GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터 (SST)의 소오스와 접지 선택 트랜지스터 (GST)의 드레인 사이에는 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되어 있다. 각 셀 스트링의 셀들은 플로팅 게이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들 (WL15-WL0)에 각각 연결된다.1 is a block diagram illustrating a general NAND flash memory device. Referring to FIG. 1, a NAND flash memory device 10 includes a memory cell array 20, a row selection circuit (denoted as “X-SEL” in the drawing) 40. And a sense and latch circuit 60 (also called a page buffer circuit). The memory cell array 20 includes a plurality of cell strings (or NAND strings) 21 connected to bit lines BL0-BLm, respectively. The cell string 21 in each column is between a string selection transistor (SST) as the first selection transistor, a ground selection transistor (GST) as the second selection transistor, and between the selection transistors (SST, GST). It consists of a plurality of flash EEPROM cells (MCn, n = 0-15) connected in series. Each column of string selection transistors SST has a drain connected to a corresponding bit line and a gate connected to a string selection line SSL. The ground select transistor GST has a source connected to a common source line CSL and a gate connected to a ground selection line GSL. Flash EEPROM cells MC15-MC0 are connected in series between the source of the string select transistor SST and the drain of the ground select transistor GST. The cells of each cell string are composed of floating gate transistors, and the control gates of the transistors are respectively connected to corresponding word lines WL15-WL0.

스트링 선택 라인 (SSL), 워드 라인들 (WL0-WL15), 그리고 접지 선택 라인 (GSL)은 행 선택 회로 (40)에 전기적으로 연결되어 있다. 행 선택 회로 (40)는 행 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 예를 들면, 행 선택 회로 (40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압 (program voltage) (예를 들면, 15V-20V)을 공급하고 비선택되는 워드 라인들로 패스 전압 (pass voltage) (예를 들면, 10V)을 공급한다. 행 선택 회로 (40)는 읽기 동작 모드시 선택되는 워드 라인으로 접지 전압 (GND)을 공급하고 비선택되는 워드 라인들로 읽기 전압 (read voltage) (예를 들면, 4.5V)을 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이다. 메모리 셀 어레이 (20)를 통해 배열되는 비트 라인들 (BL0-BLm)은 감지 및 래치 회로 (60)에 전기적으로 연결되어 있다. 감지 및 래치 회로 (60)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다.The string select line SSL, the word lines WL0-WL15, and the ground select line GSL are electrically connected to the row select circuit 40. The row select circuit 40 selects one word line of the word lines according to the row address information, and supplies word line voltages corresponding to each operation mode to the selected word line and the unselected word lines. For example, the row select circuit 40 supplies a program voltage (e.g. 15V-20V) to the word line selected in the program mode of operation and pass voltage to the unselected word lines. ) (For example, 10V). The row select circuit 40 supplies a ground voltage GND to a word line selected in a read operation mode and a read voltage (eg, 4.5V) to unselected word lines. The program voltage, pass voltage, and read voltage are higher voltages than the supply voltage. The bit lines BL0-BLm arranged through the memory cell array 20 are electrically connected to the sense and latch circuit 60. The sense and latch circuit 60 senses data from the flash EEPROM cells of the selected word line through the bit lines BL0-BLm in the read operation mode and in accordance with the data to be programmed in the program operation mode. BLm) supplies the supply voltage (or program-inhibited voltage) or ground voltage (or program voltage), respectively.

낸드형 플래시 메모리 장치에 있어서, 잘 알려진 바와 같이, 셀 구조 특성상 프로그램되지 않아야 될 셀 (이하, 프로그램 금지 셀-program-inhibited cell-이라 칭함)이 프로그램 전압에 의해서 소프트 프로그램될 수 있으며, 이는 프로그램 디스터브 (program disturbance)라 불린다. 프로그램 금지 셀의 프로그램 디스터브는 프로그램 금지 셀이 속한 셀 스트링의 채널 전압을 높임으로써 방지되며, 이는 셀 프-부스팅 스킴이라 불린다. 셀 스트링의 채널 전압은 비선택된 워드 라인들에 각각 공급되는 패스 전압에 의존한다. 패스 전압이 높을수록 프로그램 금지 셀이 소프트 프로그램되는 정도를 더욱 완화할 수 있다. 반면에, 패스 전압이 높아지면, 비선택된 워드 라인들 각각에 연결된 메모리 셀들이 패스 전압에 의해서 소프트 프로그램될 수 있으며, 이는 패스 디스터브 (pass disturbance)라 불린다. 따라서, 패스 전압은 이상의 조건들을 고려하여 결정될 것이다.In the NAND type flash memory device, as is well known, a cell (hereinafter referred to as a program-inhibited cell) which should not be programmed due to cell structure characteristics can be soft programmed by a program voltage, which is a program disturb. It is called program disturbance. The program disturb of the program inhibited cell is prevented by increasing the channel voltage of the cell string to which the program inhibited cell belongs, which is called a self-boosting scheme. The channel voltage of the cell string depends on the pass voltage supplied to each of the unselected word lines. Higher pass voltages can further mitigate the softness of program inhibit cells. On the other hand, when the pass voltage is high, memory cells connected to each of the unselected word lines can be soft programmed by the pass voltage, which is called pass disturbance. Therefore, the pass voltage will be determined in consideration of the above conditions.

앞서 설명된 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.The program banning method using the self-boosting scheme described above is described in US Patent No. 5,677,873 entitled " METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT IN ADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN " and US Patent No. 5,991,202, entitled " METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY ", incorporated by reference.

낸드형 플래시 메모리 장치의 경우, 하나의 워드 라인의 메모리 셀들은 동시에 프로그램될 수 있다. 또는 하나의 워드 라인의 메모리 셀들은 몇 차례에 걸쳐 프로그램될 수 있으며, 이는 부분 프로그램 스킴 (partial program scheme)이라 불린다. 전자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 영향을 덜 받는 반면에, 후자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 더 많은 영향을 받는다. 예를 들면, 도 2에 도시된 바와 같이, 비트 라인들 (BL0-BLi)의 메모리 영역에 프로그램될 데이터만이 감지 및 래치 회로 (60)에 로딩되었다고 가정하자 (도면에서 음영 표시된 부분). 데이터가 로딩된 영역의 메모리 셀들과 데이터가 로딩되지 않은 메모리 영역 (여기에 비트 라인들 (BLi+1-BLm)이 배열됨)의 메모리 셀들이 모두 동일한 워드 라인에 연결되어 있기 때문에, 데이터 로딩 위치에 관계없이 동일한 워드 라인의 메모리 셀들에는 프로그램 전압이 공급된다. 따라서, 부분 프로그램 횟수 (number of partial program: NOP)의 증가에 따라 프로그램 금지된 메모리 셀(들)이 소프트 프로그램될 가능성이 높아진다.In the case of a NAND flash memory device, memory cells of one word line may be programmed at the same time. Alternatively, memory cells of one word line may be programmed several times, which is called a partial program scheme. In the former case, memory cells of the same word line are less affected by program disturb, while in the latter case, memory cells of the same word line are more affected by program disturb. For example, assume that only data to be programmed in the memory region of the bit lines BL0-BLi is loaded into the sensing and latch circuit 60, as shown in FIG. 2 (shaded portion in the figure). Since the memory cells of the region where data is loaded and the memory cells of the memory region where data is not loaded (where the bit lines BLi + 1-BLm are arranged) are connected to the same word line, the data loading position Regardless, memory cells of the same word line are supplied with a program voltage. Thus, as the number of partial programs (NOPs) increases, the probability that the program inhibited memory cell (s) are soft programmed becomes high.

이러한 부분 프로그램 방식은 페이지 크기가 큰 상태에서 사용자가 페이지 크기보다 작은 단위의 데이터를 관리하는 경우 흔히 사용된다. 예를 들면, 528 (512+16) 바이트 단위로 프로그램을 수행하는 사용자에게 2112 (2K+64) 바이트의 페이지 크기를 갖는 장치에 대해서 4회의 부분 프로그램을 보장해 주어야 한다. 528 바이트 중에서 16 바이트는 스페어 필드 메모리 영역 (도 2 참조)에 저장되고, 512 바이트는 메인 필드 메모리 영역에 저장된다.This partial program method is commonly used when the user manages data in units smaller than the page size while the page size is large. For example, four partial programs should be guaranteed for a device with a page size of 2112 (2K + 64) bytes to a user running a program in 528 (512 + 16) bytes. Of the 528 bytes, 16 bytes are stored in the spare field memory area (see FIG. 2), and 512 bytes are stored in the main field memory area.

따라서, 지원해야 하는 부분 프로그램 횟수가 증가하면 낸드형 플래시 메모리 장치는 프로그램 디스터브에 취약하게 된다.Therefore, as the number of partial programs to be supported increases, the NAND flash memory device becomes vulnerable to program disturb.

본 발명의 목적은 부분 프로그램에 따른 프로그램 전압 디스터브를 완화할 수 있는 낸드형 플래시 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a NAND flash memory device capable of alleviating program voltage disturb due to a partial program.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드형 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며; 상기 어레이에 프로그램될 데이터를 래치하는 레지스터와; 열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와; 프로그램 동작 동안, 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하도록 구성되는 수단과; 그리고 행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함한다.According to a feature of the present invention for achieving the above object, a NAND flash memory device comprises: an array of memory cells arranged in rows and columns; Said columns are divided into at least two column regions and each row is divided into two electrically-insulated word lines each arranged in said column regions; A register for latching data to be programmed into the array; A gate circuit for transferring the data to be programmed to the register in response to column address information; Means for determining, according to column address information, which column region the data loaded into the register belongs to during the program operation; And means for selecting one of the rows in response to row address information, and driving one or all of the word lines of the selected row to a program voltage according to the determination result.

이 실시예에 있어서, 상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동한다. 또는, 상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응한다.In this embodiment, when the data loaded into the register belongs to all of the column regions, the selecting means drives all of the word lines of the selected row to the program voltage. Alternatively, when the data loaded in the register belongs to any one of the column regions, the selecting means drives one of the word lines of a selected row with the program voltage, and the word line driven with the program voltage is Corresponds to the column area of the loaded data.

바람직한 실시예에 있어서, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; 그리고 상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함한다. 그리고, 상기 판별 수단은 상기 열 영역들을 선택하기 위한 열 어드레스 에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; 그리고 상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함한다.In a preferred embodiment, the selection means comprises: a first selection circuit for driving one of the word lines of a selected row to the program voltage, wherein the word line driven to the program voltage belongs to one of the column regions; And driving one of the word lines of the selected row to the program voltage, wherein the word line driven to the program voltage includes a second selection circuit belonging to the other of the column regions. And the discriminating means includes: a detection circuit for detecting a column region to which data loaded in the register belongs, in response to a column address for selecting the column regions, and generating selection signals as a detection result; And a switch circuit for selectively transferring the program voltage to the first and second selection circuits in response to the selection signals.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와; 상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며; 상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와; 상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와; 상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와; 열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와; 상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와; 상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와; 프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가 지며; 그리고 상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함한다.According to another aspect of the invention, a flash memory device comprises an array divided into a first memory block and a second memory block; Each of the first and second memory blocks has a plurality of NAND strings, each NAND string including memory cells connected respectively to corresponding word lines; A first row decoder circuit for selecting one of the word lines of the first memory block and driving the selected word line as a program voltage and unselected word lines as a pass voltage; A second row decoder circuit for selecting one of the word lines of the second memory block and driving the selected word line to the program voltage and unselected word lines to the pass voltage; A page buffer circuit for latching data to be programmed into the array; A gate circuit for transferring the data to be programmed to the page buffer circuit in response to a column address; A discriminating circuit that determines in response to a column address for selecting the first and second memory blocks, to which memory block the data loaded in the page buffer circuit is programmed, and generates selection signals as a result of the determination; ; A drive signal generation circuit for generating drive signals to be supplied to corresponding word lines of each of the first and second memory blocks, respectively; During a program operation, one of the drive signals has the program voltage and the other drive signals have the pass voltage; And a switch circuit for switching the drive signals to either or both of the first and second column decoder circuits in response to selection signals from the discrimination circuit.

바람직한 실시예에 있어서, 상기 판별 회로는 리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과; 상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와; 상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와; 상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와; 상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함한다. 상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화된다. 상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며, 상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함한다.In a preferred embodiment, the discriminating circuit further comprises: first and second flip-flops reset by a reset signal; A first set circuit for setting the first flip-flop in response to an input of an address signal for designating the first memory block during the program operation; A first high voltage switch receiving an output signal of the first flip-flop and outputting a first selection signal among the selection signals, wherein the first selection signal has a high voltage when activated; A second set circuit for setting the second flip-flop in response to an input of an address signal for designating the second memory block during the program operation; The output signal of the second flip-flop is input to output a second selection signal among the selection signals, wherein the second selection signal includes a second high voltage switch having a high voltage when activated. The reset signal is activated at the input of the sequential data input command. The switch circuit includes switches that operate in response to the first and second select signals and respectively correspond to the drive signals, each of the switches in response to the first select signal. And a first depletion type MOS transistor for delivering a corresponding driving signal, and a second depletion type MOS transistor for transmitting a corresponding driving signal to the second row decoder circuit in response to the second selection signal.

본 발명의 또 다른 특징에 따르면, 상기 어레이는 스페어 어레이를 더 포함 하며, 상기 스페어 어레이는 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치된다. 동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어된다.According to another feature of the invention, the array further comprises a spare array, the spare array is divided into spare memory blocks respectively corresponding to the first and second memory blocks, each of the spare memory blocks Is arranged with the corresponding memory block. Memory blocks and spare memory blocks arranged in the same area are controlled by the same row decoder circuit.

본 발명의 바람직한 실시예들이 참조도면들에 의거하여 이하 상세히 설명될 것이다.Preferred embodiments of the present invention will be described in detail below on the basis of reference drawings.

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 낸드형 플래시 메모리 장치 (100)는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 본 발명에 따르면, 어레이의 열들은 2개의 열 영역들로 분리되고 각 행은 열 영역들에 각각 배열되는 전기적으로-분리된 워드 라인들로 분리된다. 설명의 편의상, 하나의 열 영역은 제 1 매트 (또는 제 1 메모리 셀 어레이)를 구성하는 제 1 메모리 블록 (110R)이라 칭하고 다른 하나의 열 영역은 제 2 매트 (또는 제 2 메모리 셀 어레이)를 구성하는 제 2 메모리 블록 (110L)이라 칭한다. 제 1 및 제 2 메모리 블록들 (110R, 110L)은 각각 복수의 셀 스트링들을 포함하며, 각 셀 스트링은 도 1에 도시된 것과 동일하게 구성될 것이다. 제 1 및 제 2 메모리 블록들 (110R, 110L) 사이에는 행 선택 회로가 배치되며, 행 선택 회로는 제 1 및 제 2 워드 라인 스위치 블록들 (120R, 120L)과 블록 디코더 (130)로 구성된다. 행 선택 회로는 메모리 블록들 (110R, 110L)에 의해서 공유된다.3 is a block diagram illustrating a NAND flash memory device according to an exemplary embodiment of the present invention. Referring to FIG. 3, the NAND flash memory device 100 includes an array of memory cells arranged in rows and columns. According to the present invention, the columns of the array are divided into two column regions and each row is separated into electrically-separated word lines arranged respectively in the column regions. For convenience of description, one column region is referred to as a first memory block 110R constituting a first mat (or first memory cell array) and the other column region is referred to as a second mat (or second memory cell array). It is called a second memory block 110L. Each of the first and second memory blocks 110R and 110L may include a plurality of cell strings, and each cell string may be configured as shown in FIG. 1. A row select circuit is disposed between the first and second memory blocks 110R and 110L, and the row select circuit includes the first and second word line switch blocks 120R and 120L and the block decoder 130. . The row select circuit is shared by the memory blocks 110R, 110L.

또는, 도 4에 도시된 바와 같이, 행 선택 회로는 제 1 및 제 2 메모리 블록 들 (110R, 110L)에 각각 대응하는 2개의 행 디코더 회로들 (120R, 130R) (120L, 130L)로 구성될 수 있다. 이러한 경우, 각 행 디코더 회로는 블록 디코더 (120R/120L)와 워드 라인 스위치 블록 (130R/130L)으로 구성될 것이다. 비록 도면에는 도시되지 않았지만, 도 2에 도시된 바와 같이, 메인 필드 메모리 영역으로서 메모리 블록들 (110R, 110L)에는 각각 스페어 필드 메모리 영역이 더 포함됨은 자명하다.Alternatively, as shown in FIG. 4, the row select circuit may be composed of two row decoder circuits 120R and 130R (120L and 130L) respectively corresponding to the first and second memory blocks 110R and 110L. Can be. In this case, each row decoder circuit will be composed of a block decoder 120R / 120L and a word line switch block 130R / 130L. Although not shown in FIG. 2, it is obvious that the memory blocks 110R and 110L further include a spare field memory area as the main field memory area.

다시 도 3을 참조하면, 제 1 메모리 블록 (110R)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 1 워드 라인 스위치 블록 (120R)에 전기적으로 연결되어 있다. 제 1 워드 라인 스위치 블록 (120R)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiR) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. 제 2 메모리 블록 (110L)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 2 워드 라인 스위치 블록 (120L)에 전기적으로 연결되어 있다. 제 2 워드 라인 스위치 블록 (120L)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiL) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. 블록 디코더 (130)는 메모리 블록을 지정하기 위한 행 어드레스 정보에 따라 블록 워드 라인 (BLKWL)을 활성화/비활성화시킨다.Referring back to FIG. 3, the string select line SSL, the word lines WL15-WL0, and the ground select line GSL arranged along the row direction of the first memory block 110R may include a first word line switch. It is electrically connected to block 120R. The first word line switch block 120R is driven from the drive signals generation circuit 140 and the drive signals SiR (i = 0-15) from the switch circuit 160 in accordance with a signal on the block word line BLKWL. The driving signals SS and GS are transferred to the corresponding signal lines SSL, WL0-WL15, and GSL, respectively. The string select line SSL, the word lines WL15-WL0, and the ground select line GSL arranged along the row direction of the second memory block 110L are electrically connected to the second word line switch block 120L. It is connected. The second word line switch block 120L is driven from the drive signals generation circuit 140 and the drive signals SiL (i = 0-15) from the switch circuit 160 in accordance with the signal on the block word line BLKWL. The driving signals SS and GS are transferred to the corresponding signal lines SSL, WL0-WL15, and GSL, respectively. The block decoder 130 activates / deactivates the block word line BLKWL according to the row address information for designating the memory block.

구동 신호 발생 회로 (140)는 각 메모리 블록에 배열되는 워드 라인들 중 하나를 선택하기 위한 행 어드레스 정보에 응답하여 구동 신호들 (SS, S0-S15, GS)을 출력한다. 읽기 동작시, 선택 신호들 (SS, GS)은 각각 전원 전압 (VCC)을 갖고, 구동 신호들 (S0-S15) 중 하나의 구동 신호는 접지 전압을 가지며, 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작시, 구동 신호 (SS)는 전원 전압을 갖고, 구동 신호 (GS)는 접지 전압을 갖는다. 이때, 구동 신호들 (SO-S15) 중 하나의 구동 신호는 프로그램 전압을 갖고, 나머지 구동 신호들은 패스 전압을 갖는다. 구동 신호 발생 회로 (140)는 각 구동 신호 (Si, i=0-15) 라인으로 고전압을 전달하기 위해서, 동작 모드에 따라 고전압 발생 회로 (180)로부터 프로그램 전압, 패스 전압, 그리고 읽기 전압을 공급받는다.The driving signal generation circuit 140 outputs driving signals SS, S0-S15, and GS in response to row address information for selecting one of word lines arranged in each memory block. In the read operation, the selection signals SS and GS each have a power supply voltage VCC, one driving signal of the driving signals S0-S15 has a ground voltage, and the remaining driving signals have a read voltage. In the program operation, the drive signal SS has a power supply voltage, and the drive signal GS has a ground voltage. In this case, one driving signal of the driving signals SO-S15 has a program voltage, and the other driving signals have a pass voltage. The drive signal generator circuit 140 supplies a program voltage, a pass voltage, and a read voltage from the high voltage generator circuit 180 according to an operation mode to deliver a high voltage to each drive signal (Si, i = 0-15) line. Receive.

계속해서 도 4를 참조하면, 제 1 및 제 2 메모리 블록들 (110R, 110L) 각각의 열 방향을 따라 배열되는 비트 라인들 (BL0-BLm)은 대응하는 감지 및 래치 회로들 (170R, 170L)에 전기적으로 연결되어 있다. 각 감지 및 래치 회로 (170R/170L)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지한다. 각 감지 및 래치 회로 (170R/170L)는 프로그램 동작 모드에서 게이트 회로 (190R/190L)를 통해 전달되는 프로그램될 데이터를 래치하고, 래치된 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 또는 접지 전압을 각각 공급한다. 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 구동 신호들 (S0-S15)을 받아들이고, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 그리고/또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. 스위치 회로 (160)의 출력 신호들은 그것의 입력 신호들과 동일한 전압들을 갖는다. 판별 회로 (150)는 메모리 블록을 지정하기 위한 열 어드레스 정보에 응답하여 선택 신호들 (VM1, VM2)을 출력한다. 여기서, 선택 신호들 (VM1, VM2)은 배타적으로 활성화되거나 동시에 활성화된다. 예를 들면, 선택 신호들 (VM1, VM2)은 읽기/소거 동작시 동시에 활성화되고 프로그램 동작시 동시에 또는 배타적으로 활성화된다. 이는 이후 상세히 설명될 것이다.4, bit lines BL0-BLm arranged along the column direction of each of the first and second memory blocks 110R and 110L may correspond to corresponding sensing and latching circuits 170R and 170L. Is electrically connected to Each sense and latch circuit 170R / 170L senses data from flash EEPROM cells of the selected word line via bit lines BL0-BLm in a read mode of operation. Each sensing and latching circuit 170R / 170L latches data to be programmed that is passed through the gate circuit 190R / 190L in a program mode of operation, and supplies power voltages to the bit lines BL0-BLm according to the latched data. Supply each ground voltage. The switch circuit 160 receives the drive signals S0-S15 from the drive signal generation circuit 140, and responds to the selection signals VM1 and VM2 from the discrimination circuit 150. -S15R) and / or output the second driving signals S0L-S15L. The output signals of the switch circuit 160 have the same voltages as their input signals. The determination circuit 150 outputs the selection signals VM1 and VM2 in response to column address information for designating the memory block. Here, the selection signals VM1 and VM2 are activated exclusively or simultaneously. For example, the selection signals VM1 and VM2 are activated simultaneously in read / erase operations and simultaneously or exclusively in program operations. This will be explained in detail later.

도 5는 도 3에 도시된 블록 디코더와 워드 라인 스위치 블록의 바람직한 실시예이다. 제 1 워드 라인 스위치 블록 (120R)은 구동 신호들 (SS, S15R-S0R, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. 구동 신호들 (SS, S15R-S0R, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. 읽기 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. 제 1 워드 라인 스위치 블록 (120R)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.FIG. 5 is a preferred embodiment of the block decoder and word line switch block shown in FIG. The first word line switch block 120R includes pass transistors SW27-SW20 respectively corresponding to the driving signals SS, S15R-S0R, and GS. Gates of the pass transistors SW27-SW20 are commonly connected to the block word line BLKWL. The driving signals SS, S15R-S0R, and GS are transferred to the string select line SSL, the word lines WL15-WL0, and the ground select line GSL through the pass transistors SW27-SW20, respectively. . When the read operation is performed, one of the driving signals S15R-S0R has a ground voltage and the other driving signals have a read voltage. When the program operation is performed, one of the driving signals S15R-S0R has a program voltage and the other driving signals have a pass voltage. The pass transistors SW20-SW27 of the first word line switch block 120R are configured as high voltage NMOS transistors.

제 2 워드 라인 스위치 블록 (120L)은 구동 신호들 (SS, S15L-S0L, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. 구 동 신호들 (SS, S15L-S0L, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. 읽기 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. 프로그램 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. 제 2 워드 라인 스위치 블록 (120L)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다.The second word line switch block 120L includes pass transistors SW27-SW20 respectively corresponding to the driving signals SS, S15L-S0L, and GS. Gates of the pass transistors SW27-SW20 are commonly connected to the block word line BLKWL. The drive signals SS, S15L-S0L, and GS are transferred to the string select line SSL, the word lines WL15-WL0, and the ground select line GSL through the pass transistors SW27-SW20, respectively. do. When the read operation is performed, one of the driving signals S15L-S0L has a ground voltage and the other driving signals have a read voltage. When the program operation is performed, one of the driving signals S15L-S0L has a program voltage and the other driving signals have a pass voltage. The pass transistors SW20-SW27 of the second word line switch block 120L are configured as high voltage NMOS transistors.

계속해서 도 5를 참조하면, 블록 디코더 (130)는 NAND 게이트들 (G1, G2, G3)과 NMOS 트랜지스터들 (M1, M2, M3, M4)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. NMOS 트랜지스터들 (M2, M4)는 NAND 게이트 (G3)의 출력 신호에 의해서 제어되고, NMOS 트랜지스터들 (M1, M3)은 제어 신호들 (ERSen, VPRE)에 의해서 각각 제어된다. 제어 신호 (ERSen)는 프로그램/읽기 동작시 로우 레벨을 갖고, 소거 동작시 하이 레벨을 갖는다. NMOS 트랜지스터 (MN2)는 블록 워드 라인 (BLKWL)을 방전시키기 위해 사용되며, 제어 신호 (BLKWLdis)가 로우 레벨일 때 턴 온된다. NMOS 트랜지스터 (M4)는 메모리 블록들 (110R, 110L)에 의해서 공유되며, 메모리 블록들 (110R, 110L)의 스트링 선택 라인들 (SSL)과 SSLGND 노드 사이에 연결된다. 여기서, SSLGND 노드는 프로그램/읽기 동작시 접지 전압을 갖고, 소거 동작시 전원 전압을 갖는다. 제어 신호들 (XDECdis, BLKWLdis)은 데이터가 메모리 셀에 프로그램되는 구간 동안 하이 레벨로 유지된다.5, the block decoder 130 includes NAND gates G1, G2, and G3 and NMOS transistors M1, M2, M3, and M4, and is connected as shown in the drawing. . The NMOS transistors M2 and M4 are controlled by the output signal of the NAND gate G3, and the NMOS transistors M1 and M3 are controlled by the control signals ERSen and VPRE, respectively. The control signal ERSen has a low level in the program / read operation and a high level in the erase operation. The NMOS transistor MN2 is used to discharge the block word line BLKWL and is turned on when the control signal BLKWLdis is at a low level. The NMOS transistor M4 is shared by the memory blocks 110R and 110L and is connected between the string select lines SSL of the memory blocks 110R and 110L and the SSLGND node. Here, the SSLGND node has a ground voltage in a program / read operation and a power supply voltage in an erase operation. The control signals XDECdis and BLKWLdis are held at a high level during the period in which data is programmed into the memory cell.

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로 (150)를 보여주 는 회로도이다.FIG. 6 is a circuit diagram showing the discriminating circuit 150 of FIG. 3 in accordance with a preferred embodiment of the present invention.

도 6을 참조하면, 본 발명에 따른 판별 회로 (150)는 인버터들 (INV1, INV2), AND 게이트들 (G4, G5), NOR 게이트들 (G6, G7), S-R 플립-플롭들 (FF1, FF2), 그리고 고전압 스위치들 (151, 152)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 고전압 스위치들 (151, 152)은 스위치 펌프 회로 (switch pump circuit)로 구성되며, 스위치 펌프 회로는 "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 U.S. Patent No. 5,861,772에 게재되어 있다. 잘 알려진 바와 같이, 고전압 스위치들 (151, 152) 각각은 입력 신호의 전압 레벨을 고전압 (예를 들면, 프로그램 전압)으로 변환한다.Referring to FIG. 6, the determination circuit 150 according to the present invention includes inverters INV1 and INV2, AND gates G4 and G5, NOR gates G6 and G7, and SR flip-flops FF1, FF2), and high voltage switches 151 and 152, which are connected as shown in the figure. The high voltage switches 151 and 152 consist of a switch pump circuit, which is referred to as "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY". Patent No. 5,861,772. As is well known, each of the high voltage switches 151, 152 converts the voltage level of the input signal into a high voltage (eg, a program voltage).

판별 회로 (150)는 프로그램 플래그 신호 (nPGM), 어드레스 신호 (CAi), 리세트 신호 (RST), 그리고 클록 신호 (CLK)를 입력받는다. 판별 회로 (150)는 프로그램될 데이터가 어떤 감지 및 래치 블록에 로드되었는 지의 여부를 판별하고 판별 결과에 따라 선택 신호들 (VM1, VM2)을 동시에 또는 배타적으로 활성화시킨다. 도 5에 있어서, 프로그램 플래그 신호 (nPGM)는 프로그램 동작시 로우 레벨로 활성화되고 소거/읽기 동작시 하이 레벨로 비활성화된다. 어드레스 신호 (CAi)는 메모리 블록들 (110R, 110L)을 선택하기 위한 어드레스 신호로, 예를 들면, 어드레스 신호 (CAi)가 "0"일 때 메모리 블록 (110R)이 선택되고 어드레스 신호 (CAi)가 "1"일 때 메모리 블록 (110L)이 선택된다. 클록 신호 (CLK)는 프로그램될 데이터를 로드하는 데 사용되는 신호이고, 리세트 신호 (RST)는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 펄스 신호이다.The determination circuit 150 receives a program flag signal nPGM, an address signal CAi, a reset signal RST, and a clock signal CLK. The discrimination circuit 150 determines whether the sensing and latching blocks are loaded with data to be programmed and activates the selection signals VM1 and VM2 simultaneously or exclusively according to the discrimination result. In FIG. 5, the program flag signal nPGM is activated at a low level in a program operation and is inactivated at a high level in an erase / read operation. The address signal CAi is an address signal for selecting the memory blocks 110R and 110L. For example, when the address signal CAi is "0", the memory block 110R is selected and the address signal CAi is selected. Is 1, the memory block 110L is selected. The clock signal CLK is a signal used to load data to be programmed, and the reset signal RST is a pulse signal that is activated at the input of the sequential data input command.

회로 동작에 있어서, 시퀀셜 데이터 입력 명령이 입력됨에 따라 리세트 신호 (RST)가 활성화된다. 이때, 프로그램 플래그 신호 (nPGM)는 로우 레벨로 유지된다. 리세트 신호 (RST)의 활성화에 따라 플립-플롭들 (FF1, FF2)의 출력들은 로우가 된다. 즉, 선택 신호들 (VM1, VM2)은 로우 레벨로 각각 초기화된다. 이후, 프로그램될 데이터가 열 어드레스의 증가에 따라 감지 및 래치 블록(들)에 순차적으로 로드된다. 데이터 로딩 구간 동안 열 어드레스 신호 (CAi)가 "0"로 유지되는 경우, NOR 게이트 (G6)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 즉, 플립-플롭 (FF1)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. 이때, 플립-플롭 (FF2)의 출력은 계속해서 로우 레벨로 유지된다. 데이터가 모두 로딩될 때까지 어드레스 신호 (CAi)가 계속해서 "0"로 유지되는 경우, 프로그램될 데이터는 단지 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로딩된다. 이러한 경우, 선택 신호 (VM1)만이 하이로 활성화된다. 만약 데이터가 로딩되는 도중에 어드레스 신호 (CAi)가 "1"로 변화되면, NOR 게이트 (G7)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 즉, 플립-플롭 (FF2)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. 이러한 경우, 선택 신호들 (VM1, VM2)은 모두 하이로 활성화된다. 활성화된 선택 신호들 (VM1, VM2)은 대응하는 고전압 스위치들 (151, 152)을 통해 고전압을 갖는다.In circuit operation, the reset signal RST is activated as the sequential data input command is input. At this time, the program flag signal nPGM is maintained at a low level. The outputs of the flip-flops FF1 and FF2 go low according to the activation of the reset signal RST. That is, the selection signals VM1 and VM2 are initialized to low levels, respectively. The data to be programmed is then sequentially loaded into the sense and latch block (s) as the column address increases. When the column address signal CAi is maintained at " 0 " during the data loading period, the output signal S of the NOR gate G6 goes from high level to low level in synchronization with the low-high transition of the clock signal CLK. Transition That is, the output of flip-flop FF1 is activated from low level to high level. At this time, the output of the flip-flop FF2 remains at a low level. If the address signal CAi remains " 0 " until all data is loaded, the data to be programmed is only loaded in the sense and latch block 170R of the memory block 110R. In this case, only the selection signal VM1 is activated high. If the address signal CAi changes to "1" while data is being loaded, the output signal S of the NOR gate G7 goes from high level to low level in synchronization with the low-high transition of the clock signal CLK. Transition That is, the output of flip-flop FF2 is activated from low level to high level. In this case, the selection signals VM1 and VM2 are all activated high. Activated select signals VM1, VM2 have a high voltage via corresponding high voltage switches 151, 152.

판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드될 때 선택 신호 (VM1)를 활성화시킨다. 판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드될 때 선택 신호 (VM2)를 활성화시킨다. 판별 회로 (150)는 프로그램될 데이터가 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드될 때 선택 신호들 (VM1, VM2)을 활성화시킨다.The determination circuit 150 activates the selection signal VM1 when the data to be programmed is loaded only in the sense and latch block 170R of the memory block 110R. The determination circuit 150 activates the select signal VM2 when the data to be programmed is loaded only in the sense and latch block 170L of the memory block 110L. The determination circuit 150 activates the select signals VM1 and VM2 when the data to be programmed is loaded into both the sense and latch blocks 170R and 170L of the memory blocks 110R and 110L.

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로 (160)를 보여주는 회로도이다. 도 7을 참조하면, 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 출력되는 구동 신호들 (S0-S15)을 공급받으며, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. 스위치 회로 (160)는 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM1)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (161, 163, …, 165)과, 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM2)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (162, 164, …, 166)로 구성된다.7 is a circuit diagram showing the switch circuit 160 of FIG. 3 in accordance with a preferred embodiment of the present invention. Referring to FIG. 7, the switch circuit 160 receives the driving signals S0-S15 output from the driving signal generation circuit 140, and supplies the selection signals VM1 and VM2 from the determination circuit 150. In response, the first driving signals S0R to S15R or the second driving signals S0L to S15L are output. The switch circuit 160 includes the depletion-type MOS transistors 161, 163,..., 165 respectively corresponding to the driving signals S0-S15 and commonly controlled by the selection signal VM1, and the driving signals S0. And depletion MOS transistors 162, 164, ..., 166 respectively corresponding to -S15 and commonly controlled by the selection signal VM2.

프로그램될 데이터가 제 1 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM1)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120R)에 인가되는 선택 신호들(S0R-S15R)로서 출력되게 한다. 프로그램될 데이터가 제 2 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM2)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120L)에 인가되는 구동 신호들 (S0L-S15L)로서 출력되게 한다. 프로그램될 데이터가 제 1 및 제 2 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드되는 경우, 판별 회로 (150)는 선택 신호들 (VM1, VM2)을 동시에 활성화시키며, 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 제 1 및 제 2 스위치 블록들 (120R, 120L)에 인가되는 제 1 및 제 2 구동 신호들 (S0R-S15R, S0L-S15L)로서 출력되게 한다.When the data to be programmed is loaded only in the sense and latch block 170R of the first memory block 110R, the determination circuit 150 activates the selection signal VM1, which is an output signal of the drive signal generation circuit 140. Are to be output as the selection signals S0R-S15R applied to the switch block 120R. When the data to be programmed is loaded only in the sense and latch block 170L of the second memory block 110L, the discrimination circuit 150 activates the selection signal VM2, which is an output signal of the drive signal generation circuit 140. Are to be output as the drive signals S0L-S15L applied to the switch block 120L. When data to be programmed is loaded into both the sense and latch blocks 170R, 170L of the first and second memory blocks 110R, 110L, the discrimination circuit 150 simultaneously outputs the select signals VM1, VM2. First and second drive signals S0R-S15R and S0L to which the output signals S0-S15 of the drive signal generation circuit 140 are applied to the first and second switch blocks 120R and 120L. -S15L).

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.8 is a timing diagram illustrating a program operation of a NAND flash memory device according to the present invention. The program operation of the memory device according to the present invention will be described in detail below with reference to the accompanying drawings.

잘 알려진 바와 같이, 낸드형 플래시 메모리 장치의 프로그램 절차에 따르면, 먼저, 시퀀셜 데이터 입력 명령 (sequential data input command)이 인가되고, 데이터가 로드될 시작 열 어드레스 및 행 (또는 페이지) 어드레스가 연속적으로 입력된다. 시작 열 어드레스는 내부 어드레스 카운터 (미도시됨)에 로드되며, 내부 어드레스 카운터는 데이터가 정해진 단위 (바이트 또는 워드 단위)로 입력될 때마다 1비트씩 내부 열 어드레스를 증가시킨다. 프로그램될 데이터는 열 어드레스의 증가에 따라 게이트 회로를 통해 페이지 버퍼 회로로서 감지 및 래치 블록(들)에 로드된다. 프로그램될 데이터가 모두 로딩되면, 프로그램 시작을 위한 프로그램 명령 (program command)이 입력된다. 낸드형 플래시 메모리 장치는 프로그램 명령의 입력후 내부 알고리즘에 따라 프로그램 동작을 수행하며, 프로그램 동작 동안 R/nB 핀을 통해 메모리 장치가 비지 상태 (busy state)임을 외부에 알린다.As is well known, according to the program procedure of a NAND flash memory device, first, a sequential data input command is applied, and successively input a start column address and a row (or page) address to which data is to be loaded. do. The starting column address is loaded into an internal address counter (not shown), which increments the internal column address by one bit each time data is entered in a predetermined unit (byte or word). The data to be programmed is loaded into the sense and latch block (s) as the page buffer circuit via the gate circuit as the column address increases. When all data to be programmed is loaded, a program command for starting a program is input. The NAND flash memory device performs a program operation according to an internal algorithm after input of a program command, and informs the outside that the memory device is busy through the R / nB pin during the program operation.

시퀀셜 프로그램 데이터 명령이 입력될 때, 리세트 신호 (RST)가 펄스 형태 로 활성화된다. 리세트 신호 (RST)가 로우 레벨에서 하이 레벨로 천이할 때, 판별 회로 (150)의 플립-플롭들 (FF1, FF2)이 초기화된다. 플립-플롭들 (FF1, FF2)이 초기화됨에 따라, 도 8에 도시된 바와 같이, 판별 회로 (150)의 출력 신호들 (VM1, VM2)은 로우 레벨로 설정된다. 그 다음에, 데이터가 로딩될 시작 (또는 초기) 열 어드레스 (CAi)가 입력되며, 내부 어드레스 카운터 (미도시됨)는 시작 열 어드레스로 설정된다. 시작 열 어드레스 중 메모리 블록들을 선택하기 위한 열 어드레스 (예를 들면, 최상위 어드레스 신호)가 "0"라고 가정하자. 이러한 가정에 따르면, 프로그램될 데이터는 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에 로드될 것이다.When the sequential program data command is input, the reset signal (RST) is activated in pulse form. When the reset signal RST transitions from the low level to the high level, the flip-flops FF1 and FF2 of the discrimination circuit 150 are initialized. As the flip-flops FF1 and FF2 are initialized, as shown in FIG. 8, the output signals VM1 and VM2 of the determination circuit 150 are set to the low level. Then, a start (or initial) column address CAi to which data is to be loaded is input, and an internal address counter (not shown) is set to the start column address. Assume that the column address (eg, the most significant address signal) for selecting the memory blocks among the starting column addresses is "0". According to this assumption, the data to be programmed will be loaded into the sense and latch block 170R of the memory block 110R.

열 어드레스의 입력 후, 프로그램될 데이터는 클록 신호 (CLK)에 동기되어 열 게이트 회로 (190R)를 통해 감지 및 래치 블록 (170R)에 로드된다. 메모리 블록들을 선택하기 위한 열 어드레스가 "0"이기 때문에, 클록 신호 (CLK)의 로우-하이 천이시에 판별 회로 (150)의 NOR 게이트 (G6)의 출력 신호는 하이 레벨에서 로우 레벨로 천이한다. 이는 선택 신호 (VM1)가 로우 레벨에서 하이 레벨로 천이되게 한다. 이때, 활성화된 선택 신호 (VM1)는 고전압 스위치 (151)를 통해 고전압을 갖는다.After input of the column address, the data to be programmed is loaded into the sensing and latch block 170R through the column gate circuit 190R in synchronization with the clock signal CLK. Since the column address for selecting the memory blocks is "0", at the low-high transition of the clock signal CLK, the output signal of the NOR gate G6 of the discrimination circuit 150 transitions from the high level to the low level. . This causes the select signal VM1 to transition from low level to high level. At this time, the activated selection signal VM1 has a high voltage through the high voltage switch 151.

프로그램될 데이터가 모두 로딩될 때까지 메모리 블록들을 선택하기 위한 열 어드레스가 계속해서 "0"으로 유지되는 경우, 선택 신호 (VM1)만이 활성화될 것이다. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 단지 워드 라인 스위치 블록 (120R)으로만 전달되게 한다. 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록 (110R)의 워드 라인들로 프로그램 전압 및 패스 전압이 인가될 것이다. 이에 반해서, 선택 신호 (VM2)가 비활성화되어 있기 때문에, 메모리 블록 (110L)의 워드 라인들로는 프로그램 전압 및 패스 전압이 인가되지 않는다. 즉, 부분 프로그램의 경우, 프로그램될 데이터가 로딩된 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에만 프로그램 전압 및 패스 전압이 인가된다. 따라서, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다)If the column address for selecting memory blocks continues to be "0" until all of the data to be programmed is loaded, only the selection signal VM1 will be activated. This causes the drive signals S0-S15 input to the switch circuit 160 to be transmitted only to the word line switch block 120R. When the data loading is finished and the program command is input, the program voltage and the pass voltage will be applied to the word lines of the memory block 110R. In contrast, since the select signal VM2 is inactivated, the program voltage and the pass voltage are not applied to the word lines of the memory block 110L. That is, in the case of the partial program, the program voltage and the pass voltage are applied only to the word lines of the memory block corresponding to the sense and latch block loaded with the data to be programmed. Therefore, since the program voltage and the pass voltage are not applied to the word lines of the memory block corresponding to the sense and latch block in which data to be programmed is not loaded, program disturb may be prevented (or mitigated) according to a partial program scheme. Can)

반면에, 프로그램될 데이터가 모두 로딩되기 이전에 메모리 블록들을 선택하기 위한 열 어드레스의 값이 "0"에서 "1"로 변화되면, 프로그램될 데이터는 게이트 회로 (190L)를 통해 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에 로드된다. 열 어드레스가 "0"에서 "1"로 변화됨에 따라, 판별 회로 (150)의 NOR 게이트 (G7)의 출력 신호는 클록 신호 (CLK)에 동기되어 하이 레벨에서 로우 레벨로 천이한다. 이는 선택 신호 (VM2)가 하이로 활성화되게 한다. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 워드 라인 스위치 블록 (120L)으로도 전달되게 한다. 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록들 (110R, 110L)의 워드 라인들로 프로그램 전압 및 패스 전압이 스위치 회로 (160)를 통해 인가될 것이다. 이에 따라, 감지 및 래치 블록들 (170R, 170L)에 로딩된 데이터는 대응하는 메모리 블록들 (110R, 110L)에 프로그램된다.On the other hand, if the value of the column address for selecting the memory blocks is changed from " 0 " to " 1 " before all of the data to be programmed is loaded, the data to be programmed is transferred to the memory block 110L through the gate circuit 190L. The detection and latch block 170L is loaded. As the column address changes from " 0 " to " 1 ", the output signal of the NOR gate G7 of the discrimination circuit 150 transitions from high level to low level in synchronization with the clock signal CLK. This causes the select signal VM2 to be activated high. This allows the driving signals S0-S15 input to the switch circuit 160 to be transmitted to the word line switch block 120L as well. When the data loading is finished and the program command is input, the program voltage and the pass voltage will be applied through the switch circuit 160 to the word lines of the memory blocks 110R and 110L. Accordingly, the data loaded in the sense and latch blocks 170R, 170L are programmed in the corresponding memory blocks 110R, 110L.

비록 도면에는 도시되지 않았지만, 본 발명의 메모리 블록들이 대응하는 스페어 필드 메모리 영역을 포함하고 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 하나의 행이 2개의 워드 라인들로 분리되는 경우, 스페어 필드 메모리 영역 역시 2개의 영역들로 분리될 것이다. 분리된 스페어 필드 메모리 영역들은 대응하는 메모리 블록들에 각각 대응한다. 따라서, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 도 2에 도시된 바와 같이, 메모리 셀 어레이는 메모리 블록 (110R)이 분리된 스페어 필드 메모리 영역들 중 하나를 포함하고 메모리 블록 (110L)이 나머지 스페어 필드 메모리 영역을 포함하도록 구성될 것이다. 앞서 설명된 것과 같은 방식으로, 메모리 블록 및 대응하는 스페어 필드 메모리 영역의 워드 라인들은 동일한 행 선택 회로에 의해서 제어된다.Although not shown in the drawings, it is apparent to those skilled in the art that the memory blocks of the present invention include corresponding spare field memory regions. If one row is split into two word lines, the spare field memory area will also be split into two areas. Separate spare field memory regions correspond to corresponding memory blocks, respectively. Therefore, in the NAND flash memory device according to the present invention, as shown in FIG. 2, the memory cell array includes one of the spare field memory regions in which the memory block 110R is separated, and the memory block 110L remains the other. It may be configured to include a spare field memory area. In the same manner as described above, the word lines of the memory block and the corresponding spare field memory area are controlled by the same row select circuit.

이 실시예에서, 하나의 어레이가 단지 2개의 메모리 블록들로 분리된 구조를 기초로 하여 본 발명이 설명되었다. 하지만, 하나의 어레이가 4개, 8개, 또는 그 이상의 메모리 블록들로 분리된 구조에서도 본 발명의 기술적 사상이 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.In this embodiment, the present invention has been described based on a structure in which one array is divided into only two memory blocks. However, it is apparent to those skilled in the art that the technical spirit of the present invention is applied to a structure in which one array is divided into four, eight, or more memory blocks. In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely an example, and various changes and modifications are possible within the scope without departing from the spirit and scope of the present invention. Of course.

상술한 바와 같이, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 전압 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다).As described above, since the program voltage and the pass voltage are not applied to the word lines of the memory block corresponding to the sensing and latch block in which the data to be programmed is not loaded, the program voltage disturb may be prevented according to a partial program scheme. (Or can be mitigated).

Claims

행들과 열들로 배열된 메모리 셀들의 어레이와;An array of memory cells arranged in rows and columns;

상기 어레이의 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며;The columns of the array are divided into at least two column regions and each row is divided into two electrically-insulated word lines each arranged in the column regions;

상기 어레이에 프로그램될 데이터를 래치하는 레지스터와;A register for latching data to be programmed into the array;

열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와;A gate circuit for transferring the data to be programmed to the register in response to column address information;

프로그램 동작 동안 상기 레지스터에 로드된 데이터가 상기 적어도 2개의 열 영역들 중 어느 열 영역에 속하는 지를 판별하는 판별 회로와; 그리고A discriminating circuit for determining which of the at least two column regions the data loaded into the register belongs to during the program operation; And

행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함하는 불 휘발성 반도체 메모리 장치.Means for selecting one of the rows in response to row address information, and driving one or all of the word lines of the selected row to a program voltage according to a result of the determination.

제 1 항에 있어서,The method of claim 1,

상기 판별 회로는 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 불 휘발성 반도체 메모리 장치.And the determination circuit determines, according to column address information, which column region the data loaded in the register belongs to.

제 1 항에 있어서,The method of claim 1,

상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선 택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동하는 불 휘발성 반도체 메모리 장치.And when the data loaded into the register belongs to all of the column regions, the selection means drives all of the word lines of a selected row to the program voltage.

제 1 항에 있어서,The method of claim 1,

상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응하는 불 휘발성 반도체 메모리 장치.When the data loaded into the register belongs to any one of the column regions, the selecting means drives one of the word lines of the selected row to the program voltage, and the word line driven to the program voltage is loaded into the loaded voltage. A nonvolatile semiconductor memory device corresponding to a column region of data.

제 1 항에 있어서,The method of claim 1,

상기 선택 수단은, 읽기 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치.And said selecting means drives all word lines of a selected row to a ground voltage regardless of a determination result of said determination circuit during a read operation.

제 1 항에 있어서,The method of claim 1,

상기 선택 수단은, 소거 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치.And said selecting means drives all word lines of a selected row to a ground voltage regardless of a determination result of said determination circuit during an erase operation.

제 1 항에 있어서,The method of claim 1,

상기 선택 수단은 The means for selecting

선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; 그리고A first selection circuit for driving one of the word lines of a selected row to the program voltage, wherein the word line driven to the program voltage belongs to one of the column regions; And

상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함하는 불 휘발성 반도체 메모리 장치.Driving one of the word lines of the selected row to the program voltage, wherein the word line driven to the program voltage comprises a second selection circuit belonging to the other of the column regions.

제 7 항에 있어서,The method of claim 7, wherein

상기 판별 회로는The determination circuit

상기 열 영역들을 선택하기 위한 열 어드레스에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; 그리고A detection circuit which, in response to a column address for selecting the column regions, detects a column region to which the data loaded in the register belongs and generates selection signals as a detection result; And

상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함하는 불 휘발성 반도체 메모리 장치.And a switch circuit for selectively transferring the program voltage to the first and second selection circuits in response to the selection signals.

제 1 항에 있어서,The method of claim 1,

상기 프로그램 전압을 공급받는 상기 선택된 행의 워드 라인을 포함하는 열 영역 내의 비선택된 행들의 워드 라인들에는 패스 전압이 인가되는 불 휘발성 반도 체 메모리 장치.And a pass voltage is applied to word lines of unselected rows in a column region including a word line of the selected row to which the program voltage is supplied.

제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와;An array divided into a first memory block and a second memory block;

상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;Each of the first and second memory blocks has a plurality of NAND strings, each NAND string including memory cells connected respectively to corresponding word lines;

상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와;A first row decoder circuit for selecting one of the word lines of the first memory block and driving the selected word line as a program voltage and unselected word lines as a pass voltage;

상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와;A second row decoder circuit for selecting one of the word lines of the second memory block and driving the selected word line to the program voltage and unselected word lines to the pass voltage;

상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와;A page buffer circuit for latching data to be programmed into the array;

열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와;A gate circuit for transferring the data to be programmed to the page buffer circuit in response to a column address;

상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와;A discriminating circuit that determines in response to a column address for selecting the first and second memory blocks, to which memory block the data loaded in the page buffer circuit is programmed, and generates selection signals as a result of the determination; ;

상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와;A drive signal generation circuit for generating drive signals to be supplied to corresponding word lines of each of the first and second memory blocks, respectively;

프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가지며; 그리고During a program operation, one of the drive signals has the program voltage and the other drive signals have the pass voltage; And

상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함하는 플래시 메모리 장치.And a switch circuit for switching the drive signals to either or both of the first and second column decoder circuits in response to selection signals from the determination circuit.

제 10 항에 있어서,The method of claim 10,

상기 판별 회로는The determination circuit

리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과;First and second flip-flops reset by the reset signal, respectively;

상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와;A first set circuit for setting the first flip-flop in response to an input of an address signal for designating the first memory block during the program operation;

상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와;A first high voltage switch receiving an output signal of the first flip-flop and outputting a first selection signal among the selection signals, wherein the first selection signal has a high voltage when activated;

상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와;A second set circuit for setting the second flip-flop in response to an input of an address signal for designating the second memory block during the program operation;

상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함하는 플래시 메모리 장치.And receiving an output signal of the second flip-flop to output a second selection signal among the selection signals, wherein the second selection signal includes a second high voltage switch having a high voltage when activated.

제 11 항에 있어서,The method of claim 11,

상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 플래시 메모리 장치.And the reset signal is activated upon input of a sequential data input command.

제 11 항에 있어서,The method of claim 11,

상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며,The switch circuit includes switches that operate in response to the first and second select signals and respectively correspond to the drive signals,

상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함하는 플래시 메모리 장치.Each of the switches includes a first depletion type MOS transistor for transmitting a corresponding driving signal to the first row decoder circuit in response to the first selection signal, and a second depletion MOS transistor to the second row decoder circuit in response to the second selection signal. A flash memory device comprising a second depletion MOS transistor that carries a corresponding drive signal.

제 11 항에 있어서,The method of claim 11,

상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치.The array further includes a spare field memory area, wherein the spare field memory area is divided into spare memory blocks corresponding to the first and second memory blocks, respectively, wherein each of the spare memory blocks is a corresponding memory block. Flash memory device disposed with.

제 14 항에 있어서,The method of claim 14,

동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코 더 회로에 의해서 제어되는 플래시 메모리 장치.A memory block and a spare memory block arranged in the same area are controlled by the same row decoder circuit.

복수 개의 메모리 블록들로 분리된 어레이와;An array divided into a plurality of memory blocks;

상기 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며;Each of the memory blocks has a plurality of NAND strings, each NAND string including memory cells connected respectively to corresponding word lines;

상기 메모리 블록들에 각각 대응하며, 각각이 대응하는 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 복수 개의 행 디코더 회로들과;A plurality of row decoder circuits respectively corresponding to the memory blocks, each of which selects one of the word lines of the corresponding memory block and drives the selected word line as a program voltage and the unselected word lines as a pass voltage; ;

상기 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와;A discriminating circuit, in response to a column address for selecting the memory blocks, for determining in which memory block the data loaded in the page buffer circuit is to be programmed, and generating selection signals as a discrimination result;

상기 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하되, 프로그램 동작 동안 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 갖는 구동 신호 발생 회로와;Generating driving signals to be supplied to corresponding word lines of each of the memory blocks, wherein one of the driving signals has the program voltage and the other driving signals have the pass voltage during a program operation; ;

상기 판별 회로로부터의 선택 신호들에 응답하여 상기 행 디코더 회로들로 상기 구동 신호들을 선택적으로 스위치하는 스위치 회로를 포함하며, 상기 구동 신호들은 A switch circuit for selectively switching the drive signals to the row decoder circuits in response to selection signals from the determination circuit, the drive signals

상기 페이지 버퍼 회로에 로드된 데이터가 프로그램될 하나 또는 그 보다 많은 행 디코더 회로들로 전달되는 플래시 메모리 장치.Flash memory device wherein data loaded in the page buffer circuit is passed to one or more row decoder circuits to be programmed.

제 16 항에 있어서,The method of claim 16,

상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치.The array further includes a spare field memory area, wherein the spare field memory area is divided into spare memory blocks corresponding to the memory blocks, respectively, wherein each of the spare memory blocks is disposed with a corresponding memory block. Memory device.

제 17 항에 있어서,The method of claim 17,

동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어되는 플래시 메모리 장치.A flash memory device and a spare memory block arranged in the same area are controlled by the same row decoder circuit.