KR100543035B1 - Thin Film Transistor Liquid Crystal Display - Google Patents
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Abstract
박막트랜지스터 액정표시장치를 개시한다. 이 박막트랜지스터 액정표시장치는 외부로부터 비디오 신호 및 제어 신호를 입력받아서 타이밍 신호를 출력하는 타이밍 컨트롤러를 포함하고, 타이밍 컨트롤러는 액정 패널로 인가되는 게이트 온 전압의 기준이 되는 게이트 온 이네이블 신호를 게이트 구동부로 출력한다. 이 때, 타이밍 컨트롤러로부터 게이트 구동부로 출력되는 게이트 온 이네이블 신호의 폭이 다르게 출력된다. 액정 패널의 상측에 가까운 게이트 구동부로 입력되는 게이트 온 이네이블 신호의 폭이 가장 크고, 액정 패널의 하측에 가까운 게이트 구동부로 입력되는 게이트 온 이네이블 신호의 폭이 가장 작도록 타이밍 컨트롤러로부터 게이트 구동부로 출력된다. 따라서, 액정 패널의 각 픽셀에 충전되는 전하량이 동일하게 유지됨으로서, 상하측 대비비 차가 최소가 되어 패널의 균일성이 향상되고, 더 나아가서는 패널이 고품질화되며, 또한 상하측 플리커 유의차도 줄어든다.A thin film transistor liquid crystal display device is disclosed. The thin film transistor liquid crystal display includes a timing controller that receives a video signal and a control signal from an external source and outputs a timing signal, wherein the timing controller gates a gate on enable signal that is a reference for a gate on voltage applied to the liquid crystal panel. Output to the driver. At this time, the width of the gate on enable signal output from the timing controller to the gate driver is output differently. From the timing controller to the gate driver so that the width of the gate-on enable signal input to the gate driver close to the upper side of the liquid crystal panel is the largest, and the width of the gate-on enable signal input to the gate driver close to the lower side of the liquid crystal panel is smallest. Is output. Therefore, the amount of charges charged in each pixel of the liquid crystal panel is kept the same, thereby minimizing the difference between the upper and lower sides, thereby improving the uniformity of the panel, further improving the quality of the panel, and also reducing the significant difference between the upper and lower flicker.
Description
이 발명은 박막트랜지스터 액정표시장치에 관한 것으로서, 더욱 상세하게 말하자면 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하여 액정 패널의 균일성을 향상시키는 박막트랜지스터 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor liquid crystal display device, and more particularly, to a thin film transistor liquid crystal display device which improves uniformity of a liquid crystal panel by equalizing the amount of charges charged in each pixel of the liquid crystal panel.
이하, 첨부된 도면을 참조로 하여 종래의 박막트랜지스터 액정표시장치의 구동방법에 대하여 설명한다.Hereinafter, a driving method of a conventional thin film transistor liquid crystal display device will be described with reference to the accompanying drawings.
도 1은 종래 박막트랜지스터 액정표시장치에서 데이터 전압과 충전 비의 관계를 나타낸 파형도이고,1 is a waveform diagram illustrating a relationship between a data voltage and a charge ratio in a conventional thin film transistor liquid crystal display device.
도 2는 종래 박막 트랜지스터 액정표시장치에서 게이트 온 펄스를 인가하는 방식을 도시한 도면이다.2 is a diagram illustrating a method of applying a gate on pulse in a conventional thin film transistor liquid crystal display.
도 1 및 도 2에 도시되어 있듯이, 종래 박막트랜지스터 액정표시장치의 패널(12)은 게이트 배선과 데이터 배선이 서로 교차하여 그 사이의 픽셀(pixel)을 스위칭하여 충전시키는 구조이다. As shown in FIG. 1 and FIG. 2, the panel 12 of the conventional thin film transistor liquid crystal display device has a structure in which a gate line and a data line cross each other to switch and charge pixels therebetween.
이러한 박막트랜지스터 액정표시장치는 고정세, 고해상도 및 대형화가 요구되어 지고 있는 추세이다. 따라서, 패널(12)은 게이트 배선 및 데이터 배선 저항 성분이 증가하고 배선 자체 면적에 의해 생기는 기생 용량이 증대되기 때문에, 이 두 값의 곱에 의해 결정되는 시정수(τ=RC) 만큼 펄스 딜레이(pulse delay)가 발생하게 되는데, 이러한 펄스 딜레이는 패널(12) 사이즈가 커질수록 더 심해진다.Such thin film transistor liquid crystal display devices are required to have high definition, high resolution, and large size. Therefore, since the panel 12 increases the gate wiring and data wiring resistance components and increases the parasitic capacitance caused by the area of the wiring itself, the panel 12 has a pulse delay by the time constant τ = RC determined by the product of these two values. pulse delay occurs, and this pulse delay becomes more severe as the size of the panel 12 increases.
게이트 배선의 경우는 바로 인접한 다음 게이트 배선의 펄스와 겹치는 부분이 생기게 되어 화소에 충전되었던 전하가 순간적으로 빠져나가게 되고 가로 방향으로 밝기의 변화가 생긴다.In the case of the gate wiring, a portion overlapping with the pulse of the next immediately adjacent gate wiring causes instantaneous discharge of charges charged in the pixel and changes in brightness in the horizontal direction.
한편, 데이터 배선의 관점에서 본다면 패널(12) 사이즈가 커짐으로써 데이터 배선이 갖는 저항 및 기생 용량 성분이 증가하기 때문에 펄스 딜레이가 더 심해져서 배선 끝단 데이터 펄스는 픽셀을 완전히 충전시킬 수 없다.On the other hand, from the viewpoint of the data wiring, since the size of the panel 12 increases, the resistance and parasitic capacitance components of the data wiring increase, so that the pulse delay becomes more severe and the data at the end of the wiring cannot fully charge the pixel.
다시 말하면, 현재 소스(source) 구동 회로(10)의 출력은 1H 동안 데이터 전압이 발생되어 각 필셀에 충전된다. 그러나, 패널(12)의 고해상도 및 대형 사이즈로 인해 데이터 1라인에는 저항 성분과 기생 용량에 의한 데이터 딜레이가 발생하여 전 픽셀에 똑같은 전하량을 공급하지 못한다.In other words, the output of the current source driving circuit 10 generates a data voltage for 1H and charges each of the cells. However, due to the high resolution and large size of the panel 12, a data delay occurs due to a resistance component and parasitic capacitance in one data line and thus cannot supply the same amount of charge to all pixels.
아래와 같은 [수학식1]에서 보듯이 전하량(Q)은 전압(V)과 충전 시간(t)에 비례하는 것을 알 수 있기 때문에, 도 1에 도시되어 있듯이, 빗금친 부분이 전하량(Q, Q')이 되고, 디스플레이되는 정도에 따라 전하량(Q, Q') 값이 달라진다.As shown in Equation 1 below, since the charge amount Q is proportional to the voltage V and the charging time t, as shown in FIG. 1, the hatched portion is the charge amount Q, Q. '), And the amount of charge (Q, Q') varies depending on the degree of display.
여기에서, Q는 전하량, i는 전류량, t는 충전 시간, C는 커패시턴스(capacitance), 그리고 V는 충전 전압을 나타낸다.Where Q is the charge amount, i is the current amount, t is the charge time, C is the capacitance, and V is the charge voltage.
이해를 돕기위해 패널(12) 각 라인별 충전되어지는 파형이 도 1에 도시되어 있는데, 딜레이가 적은 데이터 파형이 패널(12)의 상측에 있는 데이터 라인에 충전되는 데이터 파형이고, 딜레이가 심한 데이터 파형이 패널(12)의 하측에 있는 데이터 라인에 충전되는 데이터 파형이다.For the sake of understanding, a waveform filled in each line of the panel 12 is shown in FIG. 1. A data waveform having a low delay is a data waveform filled in a data line on the upper side of the panel 12, and data having a high delay. The waveform is a data waveform filled in the data line at the bottom of the panel 12.
한편, 도 2에 도시되어 있듯이, 게이트 구동 회로(11)는 타이밍 컨트롤러(도시되지 않음)로부터 게이트 온 펄스를 구동하기 위한 게이트 온 이네이블(OE:gate On Enable) 신호를 받아서 이 게이트 온 이네이블(OE) 신호가 이네이블될 때 게이트 온 전압을 패널(12)로 인가한다.Meanwhile, as shown in FIG. 2, the gate driving circuit 11 receives a gate on enable (OE) signal for driving a gate on pulse from a timing controller (not shown). When the (OE) signal is enabled, a gate on voltage is applied to the panel 12.
이로인해, 싱글 뱅크(single bank) 구동 방식을 적용하고 있는 패널(12)에서는 패널(12)의 상측과 하측의 대비비(contrast ratio)의 차가 발생하고, 플리커(flicker) 차를 발생하여 제품의 질을 저하시키는 문제가 있다.As a result, in the panel 12 employing a single bank driving method, a difference in contrast ratio between the upper side and the lower side of the panel 12 occurs, and a flicker difference is generated to produce a product. There is a problem of degrading the quality.
따라서, 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 패널의 상하측 대비비 차를 최소화함으로서 패널의 균일성을 향상시키고, 더 나아가서는 패널을 고품질화시키며, 또한 상하측 플리커 유의차도 줄이는 박막트랜지스터 액정표시장치를 제공하는 데 있다.Accordingly, an object of the present invention is to solve the above-described problems, and by minimizing the difference between the upper and lower sides of the panel, the uniformity of the panel is improved, and further, the panel is made of high quality, and the upper and lower flicker significant differences are also achieved. The present invention provides a thin film transistor liquid crystal display device.
상기한 목적을 달성하기 위한 수단으로서 이 발명은 타이밍 컨트롤러로부터 게이트 구동부로 출력되는 게이트 온 이네이블 신호의 폭을 가변시켜 출력하여 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하는 것을 특징으로 한다. As a means for achieving the above object, the present invention is characterized by equalizing the amount of charges charged in each pixel of the liquid crystal panel by varying the width of the gate on enable signal output from the timing controller to the gate driver.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention may be easily implemented by those skilled in the art with reference to the accompanying drawings.
도 3은 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 블록도이다.3 is a block diagram of a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention.
도 3에 도시되어 있듯이, 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치는 다수의 박막 트랜지스터와 액정을 통하여 화면을 표시하는 액정 패널(100)과, 액정 패널(100)의 주사선을 구동하는 게이트 구동부(110)와, 액정 패널(100)의 데이터 신호선을 구동하는 소스 구동부(120)와, 외부 장치로부터 액정 패널(100) 상의 화면 표시에 필요한 입력 신호를 받아서 게이트 구동부(110)와, 소스 구동부(120)의 타이밍을 처리하는 타이밍 컨트롤러(130)를 포함한다.As shown in FIG. 3, a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel 100 displaying a screen through a plurality of thin film transistors and a liquid crystal, and a gate driving a scanning line of the liquid crystal panel 100. The driver 110, the source driver 120 for driving the data signal line of the liquid crystal panel 100, and the gate driver 110, the source driver, by receiving an input signal required for screen display on the liquid crystal panel 100 from an external device. And a timing controller 130 that processes the timing of 120.
여기에서, 게이트 구동부(110)는 타이밍 컨트롤러(130)로부터 입력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)에 따라서 게이트 온 전압을 액정 패널(100)로 인가한다.Here, the gate driver 110 applies the gate-on voltage to the liquid crystal panel 100 according to the gate-on enable signals OE, OE1, OE2, and OE3 input from the timing controller 130.
액정 패널(100)의 각 픽셀에 충전되는 데이터 전하량은 게이트 온 전압이 인가되면 방전되기 때문에 결국 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)에 의해 픽셀에 충전되는 데이터 전하량이 결정된다.Since the amount of data charge charged in each pixel of the liquid crystal panel 100 is discharged when the gate-on voltage is applied, the pixel is finally discharged to the pixel by the gate-on enable signals OE, OE1, OE2, and OE3 output from the timing controller 130. The amount of data charge to be charged is determined.
한편, 타이밍 컨트롤러(130)는 게이트 구동부(110)로 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 출력하고, 게이트 구동부(110)는 이러한 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 입력받아서 4개의 다른 구동 블록(111, 113, 115, 117)에서 각각 해당 게이트 온 전압을 액정 패널(100)로 인가한다.The timing controller 130 outputs four gate on enable signals OE, OE1, OE2, and OE3 to the gate driver 110, and the gate driver 110 outputs the four gate on enable signals OE. , OE1, OE2, and OE3 are input, and the corresponding gate-on voltages are applied to the liquid crystal panel 100 from four different driving blocks 111, 113, 115, and 117, respectively.
첨부한 도 4는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호의 타이밍도이다.4 is a timing diagram of a gate-on enable signal output from the timing controller 130 of the thin film transistor liquid crystal display according to the exemplary embodiment of the present invention.
도 4에 도시되어 있듯이, 타이밍 컨트롤러(130)는 게이트 온 전압을 인가하는 기준이 되는 신호인 게이트 클럭(CPV)과 4개의 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 게이트 구동부(110)로 출력한다.As illustrated in FIG. 4, the timing controller 130 may include a gate clock CPV and four gate on enable signals OE, OE1, OE2, and OE3, which are signals for applying a gate-on voltage. Output to 110).
이 때, 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)는 제1게이트 온 이네이블 신호(OE)의 하이 신호 구간이 가장 크고, 제2게이트 온 이네이블 신호(OE1)가 다음으로 크고, 제3게이트 온 이네이블 신호(OE2)가 그 다음으로 크고, 그리고 제4게이트 온 이네이블 신호(OE3)의 하이 신호 구간이 가장 작다.In this case, the gate on enable signals OE, OE1, OE2, and OE3 have the largest high signal period of the first gate on enable signal OE and the second gate on enable signal OE1 next larger. The third gate on enable signal OE2 is next largest, and the high signal period of the fourth gate on enable signal OE3 is smallest.
게이트 구동부(110)의 제1블록(111)은 타이밍 컨트롤러(130)로부터 제1게이트 온 이네이블 신호(OE)를 입력받아서 액정 패널(100)의 해당 주사선을 구동하고, 제2블록(113)은 제2게이트 온 이네이블 신호(OE1)를 입력받아서 해당 주사선을 구동하고, 제3블록(115)은 제3게이트 온 이네이블 신호(OE2)를 입력받아서 해당 주사선을 구동하고, 그리고 제4블록(117)은 제4게이트 온 이네이블 신호(OE3)를 입력받아서 해당 주사선을 구동한다.The first block 111 of the gate driver 110 receives the first gate on enable signal OE from the timing controller 130 to drive the corresponding scan line of the liquid crystal panel 100, and the second block 113. Receives a second gate on enable signal OE1 to drive a corresponding scan line, and a third block 115 receives a third gate on enable signal OE2 to drive a corresponding scan line, and a fourth block. 117 receives the fourth gate on enable signal OE3 and drives the corresponding scan line.
결국, 제1블록(111)에 의해 구동되는 주사선은 제1게이트 온 이네이블 신호(OE)의 하이 신호 구간이 넓고 미리 발생하기 때문에 그만큼 해당 주사선의 픽셀에 충전되는 전하량이 적고, 제2블록(113)에 의해 구동되는 제2게이트 온 이네이블 신호(OE1)의 하이 신호 구간은 제1게이트 온 이네이블 신호(OE)보다 좁기 때문에 그만큼 해당 주사선의 픽셀에 충전되는 전하량이 많다.As a result, the scan line driven by the first block 111 has a high signal period of the first gate on enable signal OE and is generated in advance, so that the amount of charges charged in the pixels of the scan line is less. Since the high signal section of the second gate on enable signal OE1 driven by 113 is narrower than the first gate on enable signal OE, the amount of charge charged in the pixel of the corresponding scan line is greater.
마찬가지로, 제3블록(115)에 의해 구동되는 제3게이트 온 이네이블 신호(OE2)의 하이 신호 구간은 제2게이트 온 이네이블 신호(OE2)보다 좁기 때문에 해당 주사선의 픽셀에 충전되는 전하량은 더욱 많고, 마지막으로 제4블록(117)에 의해 구동되는 제4게이트 온 이네이블 신호(OE3)의 하이 신호 구간은 가장 좁고 가장 늦게 발생되기 때문에 해당 주사선의 픽셀에 충전되는 전하량이 가장 많게 된다.Similarly, since the high signal period of the third gate on enable signal OE2 driven by the third block 115 is narrower than the second gate on enable signal OE2, the amount of charge charged in the pixel of the corresponding scan line is further increased. In addition, since the high signal period of the fourth gate on enable signal OE3 driven by the fourth block 117 is the narrowest and the latest, the amount of charge charged in the pixel of the corresponding scan line is the highest.
첨부한 도 5는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 액정 패널에 인가되는 데이터의 파형을 도시한 도면이다.5 is a view showing waveforms of data applied to a liquid crystal panel of a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention.
도 5에 도시되어 있듯이, 종래 액정 패널에 인가되는 데이터 파형은 그 폭이 일정하지만 데이터 파형이 소스 구동부(120)로부터 제1블록, 제2블록, 제3블록, 그리고 제4블록의 순서대로 떨어져 있을 때, 제1블록으로부터 제4블록으로 갈수록 데이터 파형에 왜곡이 발생하여 각 블록의 픽셀에 충전되는 전하량 또한 제1블록으로부터 제4블록으로 갈수록 감소하게 된다.As shown in FIG. 5, the data waveform applied to the conventional liquid crystal panel has a constant width, but the data waveform is separated from the source driver 120 in the order of the first block, the second block, the third block, and the fourth block. When present, distortion occurs in the data waveform from the first block to the fourth block so that the amount of charge charged in the pixels of each block also decreases from the first block to the fourth block.
그러나, 이 발명의 실시예에서는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)의 폭을 변경하여 인가함으로서 제1블록으로부터 제4블록으로 갈수록 해당 픽셀에 인가되는 데이터 파형 또한 그 폭이 넓어지기 때문에 왜곡으로 인한 충전 감소를 데이터 폭을 증가시켜 상쇄시키기 때문에 각 블록의 픽셀에 충전되는 전하량이 거의 동일해진다.However, in the exemplary embodiment of the present invention, the width of the gate-enable signals OE, OE1, OE2, and OE3 is changed so that the data waveform applied to the corresponding pixel from the first block to the fourth block also has a wider width. Since the charge reduction due to distortion is canceled out by increasing the data width, the amount of charge charged in the pixels of each block is almost the same.
따라서, 액정 패널(100)의 데이터 배선이 갖는 저항 및 기생 용량 성분의 증가 때문에 펄스 딜레이가 심해져서 액정 패널의 주사선이 소스 구동부(120)로부터 멀어질수록 충전되는 전하량이 감소되는 것을 타이밍 컨트롤러(130)로부터 출력되는 게이트 온 이네이블 신호(OE, OE1, OE2, OE3)를 조정하여 게이트 구동부(110)를 구동함으로서 액정 패널(100)의 각 주사선의 픽셀에 충전되는 전하량을 어느정도 동일하게 유지할 수가 있다.Accordingly, the timing controller 130 indicates that the pulse delay increases due to an increase in resistance and parasitic capacitance components of the data line of the liquid crystal panel 100 so that the charge amount charged as the scan line of the liquid crystal panel moves away from the source driver 120 decreases. By driving the gate driver 110 by adjusting the gate-on enable signals OE, OE1, OE2, and OE3 outputted from the?, The amount of charge charged in the pixels of each scan line of the liquid crystal panel 100 can be maintained to some degree. .
이상에서와 같이 이 발명의 실시예에서, 액정 패널의 각 픽셀에 충전되는 전하량을 동일하게 하여 상하측 대비비 차를 최소화함으로서 패널의 균일성을 향상시키고, 더 나아가서는 패널을 고품질화시키며, 또한 상하측 플리커 유의차도 줄이는 박막트랜지스터 액정표시장치를 제공할 수 있다.As described above, in the embodiment of the present invention, the uniformity of the panel is improved by minimizing the difference in the upper and lower sides by equalizing the amount of charges charged in each pixel of the liquid crystal panel, and furthermore, the panel is made of high quality and It is possible to provide a thin film transistor liquid crystal display device which also reduces the significant difference in side flicker.
비록, 이 발명이 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 특허청구범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.Although this invention has been described with reference to the most practical and preferred embodiments, the invention is not limited to the embodiments disclosed above, but also includes various modifications and equivalents within the scope of the following claims.
도 1은 종래 박막트랜지스터 액정표시장치에서 데이터 전압과 충전 비의 관계를 나타낸 파형도이고,1 is a waveform diagram illustrating a relationship between a data voltage and a charge ratio in a conventional thin film transistor liquid crystal display device.
도 2는 종래 박막 트랜지스터 액정표시장치에서 게이트 온 펄스를 인가하는 방식을 도시한 도면이고,2 is a diagram illustrating a method of applying a gate on pulse in a conventional thin film transistor liquid crystal display device;
도 3은 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 블록도이고,3 is a block diagram of a thin film transistor liquid crystal display device according to an embodiment of the present invention;
도 4는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 타이밍 컨트롤러로부터 출력되는 게이트 온 이네이블 신호의 타이밍도이고,4 is a timing diagram of a gate on enable signal output from a timing controller of a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention.
도 5는 이 발명의 실시예에 따른 박막트랜지스터 액정표시장치의 액정 패널에 인가되는 데이터의 파형을 도시한 도면이다.5 is a diagram illustrating waveforms of data applied to a liquid crystal panel of a thin film transistor liquid crystal display according to an exemplary embodiment of the present invention.
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