KR100543028B1 - Thin film transistor - Google Patents
Thin film transistor Download PDFInfo
- Publication number
- KR100543028B1 KR100543028B1 KR1019980012780A KR19980012780A KR100543028B1 KR 100543028 B1 KR100543028 B1 KR 100543028B1 KR 1019980012780 A KR1019980012780 A KR 1019980012780A KR 19980012780 A KR19980012780 A KR 19980012780A KR 100543028 B1 KR100543028 B1 KR 100543028B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- gate electrode
- gate
- source electrode
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명에 따른 박막 트랜지스터 구조는, 드레인 전극을 중심으로 양쪽에 게이트 전극과 소스 전극이 각각 중첩되어 있다. 따라서 게이트선을 중심으로 상하 또는 좌우 방향으로 오정렬이 되더라도 게이트 전극과 소스 전극이 중첩되는 면적은 항상 일정하므로 이 부분에서 발생하는 기생 용량은 항상 일정하다. 그러므로 게이트 전극과 소스 전극의 중첩으로 인하여 발생하는 기생 용량은 항상 일정하기 때문에 킥백 전압의 편차를 최소화할 수 있다.In the thin film transistor structure according to the present invention, the gate electrode and the source electrode are respectively superposed on both sides of the drain electrode. Therefore, even if misaligned in the vertical direction or the left and right direction around the gate line, the area where the gate electrode and the source electrode overlap is always constant, so the parasitic capacitance generated in this portion is always constant. Therefore, since the parasitic capacitance generated by the overlap of the gate electrode and the source electrode is always constant, the variation of the kickback voltage can be minimized.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는, 행렬 형태로 형성되어 있는 다수의 화소를 구동하는 박막 트랜지스터에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to a thin film transistor for driving a plurality of pixels formed in a matrix form.
박막 트랜지스터 액정 표시 장치는 행렬 형태로 배열된 다수의 화소 각각에 화소 전극 및 박막 트랜지스터가 형성되어 있는 하판과 컬러 필터 및 공통 전극이 형성되어 있는 상판으로 구성되어 있으며, 두 개의 기판 사이에는 액정 층이 있다. The thin film transistor liquid crystal display includes a lower plate in which pixel electrodes and thin film transistors are formed in each of a plurality of pixels arranged in a matrix form, and an upper plate in which color filters and a common electrode are formed. have.
하판에 형성되어 있는 박막 트랜지스터는 도 1에서 보는 바와 같이, 가로 방향과 세로 방향으로 각각 형성되어 있는 게이트선(1)과 데이터선(2)이 교차하는 부분에 형성되어 있다. 이러한 박막 트랜지스터의 게이트 전극(11)은 게이트선(1)의 일부이고, 드레인 전극(21)은 데이터선의 일부이며, 소스 전극(22)은 데이터선(2)과 동일한 물질로 형성되어 화소 전극(도시하지 않음)과 연결되어 있다.As shown in FIG. 1, the thin film transistor formed on the lower plate is formed at a portion where the gate line 1 and the data line 2 formed in the horizontal direction and the vertical direction cross each other. The gate electrode 11 of the thin film transistor is part of the gate line 1, the drain electrode 21 is part of the data line, and the source electrode 22 is formed of the same material as the data line 2 so that the pixel electrode ( Not shown).
평면적인 구조로 설명하면, 도 1에서 보는 바와 같이 소스 전극(22)과 드레인 전극(21)은 게이트 전극(11)을 중심으로 양쪽에 형성되어 있으며, 드레인 전극(21)과 소스 전극(22)의 일부는 게이트 전극(11)과 중첩되어 있다. 이때, 도면에는 도시되어 있지 안치만 소스/드레인 전극(22, 21)과 게이트 전극(11) 사이에는 절연막 및 반도체층이 형성되어 있으므로, 이들은 서로 절연되어 있다. Referring to the planar structure, as shown in FIG. 1, the source electrode 22 and the drain electrode 21 are formed on both sides of the gate electrode 11, and the drain electrode 21 and the source electrode 22 are formed. A part of overlaps with the gate electrode 11. At this time, since the insulating layer and the semiconductor layer are formed between the source / drain electrodes 22 and 21 and the gate electrode 11, although not shown in the drawing, they are insulated from each other.
이러한, 박막 트랜지스터는, 게이트선(1) 및 게이트 전극(11)에 전압이 인가되면 박막 트랜지스터의 반도체층에 활성 채널이 형성되고, 데이터선(2) 및 드레인 전극(21)에 인가된 데이터 신호는 활성 채널을 통하여 소스 전극(22)에 전달되며, 소스 전극(22)에 전달된 데이터 신호는 화소 전극에 전달된다.In the thin film transistor, when a voltage is applied to the gate line 1 and the gate electrode 11, an active channel is formed in the semiconductor layer of the thin film transistor, and a data signal applied to the data line 2 and the drain electrode 21. Is transmitted to the source electrode 22 through the active channel, and the data signal transmitted to the source electrode 22 is transmitted to the pixel electrode.
그러나, 하나의 기판을 여러 영역을 나누어 여러 번의 마스킹 공정을 실시하는 제조 공정에서, 미세한 오정렬(misalign)이 발생하는 경우에 이러한 종래의 박막 트랜지스터의 구조에서는 스티치(stitch) 불량이 발생한다. 즉, 오정렬로 인하여 게이트 전극(11)과 소스 전극(22)이 중첩되는 면적이 여러 영역에 따라 다르게 나타나고, 이로 인하여 소스 전극(22)과 게이트 전극(11)의 중첩으로 인하여 발생하는 기생 용량(CGS)의 차이로 킥백(kickback) 전압의 편차가 발생하여 여러 영역에 따라 화면의 밝기가 다르게 나타난다.However, in a manufacturing process in which a single substrate is divided into several regions and subjected to several masking processes, when a fine misalignment occurs, a stitch defect occurs in the structure of the conventional thin film transistor. That is, due to misalignment, the area where the gate electrode 11 and the source electrode 22 overlap each other varies according to various regions, and as a result, the parasitic capacitance caused by the overlap of the source electrode 22 and the gate electrode 11 ( The difference in C GS ) causes the kickback voltage to vary, resulting in different screen brightnesses for different areas.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 미스얼라인이 발생하더라도 화질의 불량에 영향을 미치는 스티치 불량을 최소화하는 것이다. The present invention is to solve this problem, it is to minimize the stitch defects affecting the poor quality of image even if a misalignment occurs.
이러한 본 발명에 따른 박막 트랜지스터의 구조에는 소스 전극과 게이트 전극이 중첩되는 부분이 드레인 전극을 중심으로 양쪽에 형성되어 있다.In the structure of the thin film transistor according to the present invention, a portion where the source electrode and the gate electrode overlap is formed on both sides of the drain electrode.
이러한 본 발명의 박막 트랜지스터 구조에서는 소스/드레인 전극과 게이트 전극이 오정렬되더라도 한쪽의 변화만큼 다른 쪽에서 보상하기 때문에 소스 전극과 게이트 전극의 중첩되는 면적이 서로 보상되어 소스 전극과 게이트 전극이 중첩되는 총면적은 항상 일정하므로, 이들 사이에서 발생하는 기생 용량은 항상 일정하게 된다.In the thin film transistor structure of the present invention, even if the source / drain electrodes and the gate electrode are misaligned, the other side is compensated by the change of one side, so that the overlapping areas of the source electrode and the gate electrode are compensated to each other so that the total area of the source electrode and the gate electrode overlaps. Since they are always constant, parasitic doses occurring between them are always constant.
이러한 구조의 박막 트랜지스터에서는 신호가 인가되는 경우에 드레인 전극을 중심으로 채널이 형성된다.In a thin film transistor having such a structure, a channel is formed around a drain electrode when a signal is applied.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Then, embodiments of the thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can be easily implemented.
도 2, 도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 도시한 평면도이다.2, 3 and 4 are plan views schematically illustrating the structure of a thin film transistor according to an exemplary embodiment of the present invention.
본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판(500)에는 다수의 게이트선(100)과 다수의 데이터선(200)이 서로 교차하면서 행렬 형태의 화소를 정의하고 있다. 각각의 화소에는 게이트선(100)과 연결되어 있는 게이트 전극(110), 데이터선(200)과 연결되어 있는 드레인 전극(210), 액정 용량(CLC)을 만드는 축전기의 일측 단자와 연결되어 있는 소스 전극(220)으로 이루어진 박막 트랜지스터(TFT)가 형성되어 있다. 이때, 박막 트랜지스터(TFT)의 게이트 전극(110)과 소스 전극(220) 사이에는 기생 용량(CGS)이 형성된다. 그리고 각각의 화소에는 화소 전극(도시하지 않음)과 전단의 게이트선(100)을 양 단자로 하여 유지 용량(CST)을 만드는 축전기가 형성되어 있다.In the thin film transistor substrate 500 for a liquid crystal display according to the present invention, a plurality of gate lines 100 and a plurality of data lines 200 cross each other to define pixels in a matrix form. Each pixel is connected to a gate electrode 110 connected to the gate line 100, a drain electrode 210 connected to the data line 200, and one terminal of a capacitor for forming a liquid crystal capacitor C LC . The thin film transistor TFT formed of the source electrode 220 is formed. At this time, the parasitic capacitance C GS is formed between the gate electrode 110 and the source electrode 220 of the thin film transistor TFT. Each pixel is provided with a capacitor for making the storage capacitor C ST with the pixel electrode (not shown) and the gate line 100 at the front end as both terminals.
이때, 박막 트랜지스터(TFT)에서 발생하는 기생 용량(CGS)은 통상적으로 게이트 전압(VG)이 온 전압(VON)에서 오프 전압(VOFF)으로 변할 때, 화소 전압을 낮추는 쪽으로만 작용한다. 이때, 낮추는 정도를 킥백 전압(kickback voltage, ΔVK)이라고 하며, ΔVK는 다음과 같은 식(1)으로 표현한다.In this case, the parasitic capacitance C GS generated in the thin film transistor TFT typically operates only to lower the pixel voltage when the gate voltage V G changes from the on voltage V ON to the off voltage V OFF . do. In this case, the lowering degree is referred to as a kickback voltage (ΔV K ), and ΔV K is expressed by the following equation (1).
ΔVK = (CGS * ΔVG) / (CST + CGS + CLC) -------------(1)ΔV K = (C GS * ΔV G ) / (C ST + C GS + C LC ) ------------- (1)
여기서, ΔVG는 게이트 온/오프 전압(VOFF, VON)의 차이다. 이와 같은 식에서 볼 수 있는 바와 같이, ΔVK는 CGS와 ΔVG에 비례하고, CST>>CGS, CLC라고 가정하면 CST에 반비례한다. 이때, ΔVG와 CST는 기판(500)의 전면에서 일정한 값을 가진다고 가정하면, ΔVK는 CGS의 변화에 따라 편차가 발생한다. 따라서, CGS의 값을 일정하게 할 수 있는 구조가 요구된다.ΔV G is a difference between the gate on / off voltages V OFF and V ON . As can be seen from this equation, ΔV K is proportional to C GS and ΔV G , and is inversely proportional to C ST , assuming C ST >> C GS , C LC . At this time, assuming that ΔV G and C ST have a constant value on the entire surface of the substrate 500, ΔV K is a deviation occurs according to the change of C GS . Therefore, a structure capable of keeping the value of C GS constant is required.
이를 위해서는 항상 소스/드레인 전극(220, 210)과 게이트 전극(110)이 오정렬되더라도 소스 전극(220)과 게이트 전극(110)이 중첩되는 면적을 일정하도록 박막 트랜지스터의 구조를 설계하면 된다. For this purpose, even if the source / drain electrodes 220 and 210 and the gate electrode 110 are misaligned, the structure of the thin film transistor may be designed so that the area where the source electrode 220 and the gate electrode 110 overlap is constant.
도 2 내지 도 5는 소스 전극(220)과 게이트 전극(110)이 오정렬이 발생하더라도 이들이 중첩되는 면적이 일정한 구조를 도시한 도면이다.2 to 5 are diagrams illustrating a structure in which the source electrode 220 and the gate electrode 110 have a constant overlapping area even when misalignment occurs.
도 2 내지 도 5에서 보는 바와 같이, 소스 전극(220)은 게이트 전극(110)의 둘레에 형성되어 있으며, 소스 전극(220)의 양쪽 끝부분이 게이트 전극(110)의 양쪽 가장자리와 중첩되어 있다. 이때, 드레인 전극(210)은 게이트 전극(110)의 중앙 상부에 형성되어 있다.As shown in FIGS. 2 to 5, the source electrode 220 is formed around the gate electrode 110, and both ends of the source electrode 220 overlap both edges of the gate electrode 110. . In this case, the drain electrode 210 is formed on the center of the gate electrode 110.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 구조에서는 게이트선(100)에 전압이 인가되면 드레인 전극(210)을 중심으로 양쪽에 각각 활성 채널이 형성된다.In the thin film transistor structure according to the exemplary embodiment of the present invention, when a voltage is applied to the gate line 100, active channels are formed on both sides of the drain electrode 210, respectively.
또한, 이러한 본 발명의 실시예에 따른 박막 트랜지스터의 구조에서는 기판을 제조하는 공정 중에 오정렬이 발생하더라도 드레인 전극(210)의 양쪽에 대칭으로 박막 트랜지스터(TFT)의 소스 전극(220)이 형성되어 있기 때문에, 상하 또는 좌우로 오정렬이 발생하더라도 게이트 전극(110)과 각각의 소스 전극(220)이 중첩되는 면적을 합하면 항상 동일하므로 모든 화소에서 게이트 전극(110)과 소스 전극(220)이 중첩하는 총면적은 항상 동일하게 된다.In addition, in the structure of the thin film transistor according to the exemplary embodiment of the present invention, even when misalignment occurs in the process of manufacturing a substrate, the source electrode 220 of the thin film transistor TFT is formed symmetrically on both sides of the drain electrode 210. Therefore, even if misalignment occurs up, down, left, or right, the sum of the overlapping areas of the gate electrode 110 and the source electrode 220 is always the same, so that the total area of the gate electrode 110 and the source electrode 220 overlaps in all the pixels. Will always be the same.
이때, 각각의 단위 화소에는 기생 용량(CGS)이 게이트 전극(100)의 양쪽에서 각각 두 개씩 형성되어 직렬로 연결된 구조를 취한다. 이로 인하여 기생 용량(CGS)의 크기가 증가하게 되는데, 이는 잔상 등의 또다른 문제점을 발생시킬 수 있으므로 소스 전극(220)의 폭 또는 길이를 작게 하는 것이 바람직하다.In this case, each unit pixel has two parasitic capacitances C GS formed on both sides of the gate electrode 100 to form a structure connected in series. As a result, the size of the parasitic capacitance C GS increases, which may cause another problem such as an afterimage, and thus, it is preferable to reduce the width or length of the source electrode 220.
그러나, 소스 전극(220)의 폭을 줄이는 경우에 드레인 전극(210)과 소스 전극(210) 사이에 형성되는 채널의 폭이 줄어들게 되므로, 이를 확보하기 위해서는 도 3 및 도 4에서 보는 바와 같이, 게이트 전극(110)과 드레인 전극(210)이 중첩되는 부분의 모양을 Ｉ 또는 T 모양이 되도록 드레인 전극(210)을 형성할 수도 있다. However, when the width of the source electrode 220 is reduced, the width of the channel formed between the drain electrode 210 and the source electrode 210 is reduced, so as to secure this, as shown in FIGS. 3 and 4, the gate The drain electrode 210 may be formed to have an I or T shape where the electrode 110 and the drain electrode 210 overlap each other.
따라서 본 발명에 따른 박막 트랜지스터의 구조에서는 드레인 전극을 중심으로 양쪽에 대칭적으로 소스 전극이 게이트 전극과 각각 중첩되어 상하 또는 좌우로 오정렬이 되더라도 게이트 전극과 소스 전극이 중첩되는 부분이 서로 보상하는 구조로 형성되어 있다. 따라서, 하나의 단위 화소에서 발생하는 총 기생 용량은 하나의 기판에서 항상 일정하게 발생한다. 이에 따라, 기판 내에서 기생 용량의 변화는 발생하기 않게 되므로, 이로 인한 스티치 불량을 줄어들어 표시 제품의 품질이 향상된다.Therefore, in the structure of the thin film transistor according to the present invention, even when the source electrode is symmetrically disposed on both sides of the drain electrode and is misaligned vertically or horizontally, the overlapping portions of the gate electrode and the source electrode compensate for each other. It is formed. Therefore, the total parasitic capacitance generated in one unit pixel always occurs constantly in one substrate. As a result, the parasitic capacitance does not change in the substrate, thereby reducing stitch defects and improving the quality of the display product.
도 1은 종래의 기술에 따른 박막 트랜지스터의 구조를 개략적으로 도시한 평면도이고,1 is a plan view schematically showing the structure of a thin film transistor according to the prior art,
도 2, 도 3 및 도 4는 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 도시한 평면도이다.2, 3 and 4 are plan views schematically illustrating the structure of a thin film transistor according to an exemplary embodiment of the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012780A KR100543028B1 (en) | 1998-04-10 | 1998-04-10 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980012780A KR100543028B1 (en) | 1998-04-10 | 1998-04-10 | Thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990079893A KR19990079893A (en) | 1999-11-05 |
| KR100543028B1 true KR100543028B1 (en) | 2006-08-31 |
Family
ID=37625438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980012780A KR100543028B1 (en) | 1998-04-10 | 1998-04-10 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100543028B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063592A (en) * | 1999-12-23 | 2001-07-09 | 박종섭 | Thin film transistor of liquid crystal display device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165368A (en) * | 1986-01-16 | 1987-07-21 | Sharp Corp | Thin film transistor |
| JPH05283659A (en) * | 1992-04-03 | 1993-10-29 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH05283695A (en) * | 1992-04-03 | 1993-10-29 | Nec Corp | Thin film transistor |
| US5656824A (en) * | 1995-06-02 | 1997-08-12 | Ois Optical Imaging Systems, Inc. | TFT with reduced channel length and method of making same |
| KR19990016188A (en) * | 1997-08-13 | 1999-03-05 | 윤종용 | Thin film transistor substrate for liquid crystal display |
-
1998
- 1998-04-10 KR KR1019980012780A patent/KR100543028B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165368A (en) * | 1986-01-16 | 1987-07-21 | Sharp Corp | Thin film transistor |
| JPH05283659A (en) * | 1992-04-03 | 1993-10-29 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH05283695A (en) * | 1992-04-03 | 1993-10-29 | Nec Corp | Thin film transistor |
| US5656824A (en) * | 1995-06-02 | 1997-08-12 | Ois Optical Imaging Systems, Inc. | TFT with reduced channel length and method of making same |
| KR19990016188A (en) * | 1997-08-13 | 1999-03-05 | 윤종용 | Thin film transistor substrate for liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990079893A (en) | 1999-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100840470B1 (en) | Vertical alignment liquid crystal display device | |
| US6956633B2 (en) | Active matrix type liquid crystal display apparatus | |
| KR100211008B1 (en) | Lcd panel | |
| JP4392737B2 (en) | Array substrate for liquid crystal display device and manufacturing method thereof | |
| US8045083B2 (en) | Liquid crystal display | |
| KR101309552B1 (en) | Array substrate and display panel having the same | |
| US20080013009A1 (en) | Color Liquid Crystal Display Device | |
| KR0162109B1 (en) | Active matrix liquid crystal display device | |
| KR100223901B1 (en) | Liquid crystal display device and manufacturing method | |
| KR100531388B1 (en) | Display device | |
| JPWO2009125532A1 (en) | Active matrix substrate and liquid crystal display device | |
| KR100218508B1 (en) | Thin film transistor of lcd | |
| KR100543028B1 (en) | Thin film transistor | |
| US7932519B1 (en) | Pixel structure | |
| KR19990052286A (en) | Liquid crystal display | |
| US20070296882A1 (en) | Thin film transistor array | |
| KR19990001859A (en) | A thin film transistor substrate for a liquid crystal display | |
| KR100336888B1 (en) | LCD | |
| KR20200127073A (en) | Display device | |
| KR100212285B1 (en) | Thin film transistor | |
| KR20020016311A (en) | Liquid crystal display device of thin film transistor | |
| KR100309063B1 (en) | Liquid Crystal Display Device | |
| KR19990056771A (en) | Liquid crystal display | |
| JPH1090712A (en) | Liquid crystal display device | |
| KR100333178B1 (en) | Thin Film Transistor Liquid Crystal Display Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111214 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |