KR100541603B1

KR100541603B1 - 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시2684의 에이에이엘5 상의 브릿지드 이더넷 인캡슐레이션처리 시스템 및 그 방법

Info

Publication number: KR100541603B1
Application number: KR1020030047342A
Authority: KR
Inventors: 문상철
Original assignee: 웰링크 주식회사
Priority date: 2003-07-11
Filing date: 2003-07-11
Publication date: 2006-01-10
Also published as: KR20050007746A

Abstract

본 발명은 ATM망에 이더넷(Ethernet) 액세스를 위한 이더넷 투 ATM 연동을 위해 RFC 2684(구 RFC 1483)에 규정된 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation)을 구현하기 위한 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템 및 그 방법에 관한 것이다.

본 발명은 이더넷과 ATM간의 연동을 위한 RFC 2684에 규정된 브릿지드 이더넷 인캡슐레이션 처리를 최소한의 메모리를 사용하여 고속의 이더넷 투 ATM 게이트웨이에 적합하도록 하드웨어적으로 처리함으로 ATM망에서 최소한의 처리 지연(delay)과 고속의 데이터 처리를 함으로 OC-3(Optical Carrier level, 155.52 Mbps) 급을 비롯한 그 이상의 OC-12(622.08Mbps), OC-24(1,244Mbps)급에도 적용 가능하도록 하는 부가적인 효과가 있다.

이더넷, ATM. AAL5, 인캡슐레이션, 게이트웨이

Description

고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 에이에이엘5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템 및 그 방법{Processing System And Method of Bridged Ethernet Encapsulation over ATM Adaptation Layer 5 of RFC 2684 for High Speed Ethernet to ATM Gateｗay}

도 1은 IEEE 802 표준 구조, OSI 기준모델과 ATM계층 간의 계층관계를 나타낸 구조도.

도 2는 AAL5 CPCS-PDU의 포맷 구조를 설명하기 위한 구조도.

도 3은 locally assigned values of OUI 00-80-C2의 리스트.

도 4는 Bridged Ethernet/802.3 PDUs을 위한 페이로드 포맷 구조.

도 5의 (A)는 MII 프레임 포맷 구조, (B)는 MAC 시리얼 비트 스트림의 니블 오더 구조.

도 6은 Ethernet to ATM 게이트웨이의 하드웨어 구조.

도 7은 도 6의 LLC 인캡슐레이션 & AAL5 프로세스 블록의 구성을 나타낸 블록도.

도 8은 도 6의 LLC 인캡슐레이션 & AAL5 프로세스 블록의 구성을 상세하게 나타낸 블록도.

도 9는 CPCS & SAR 송신 과정을 설명하기 위한 순서도.

도 10은 CPCS & SAR 수신 과정을 설명하기 위한 순서도.

본 발명은 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템 및 그 방법에 관한 것으로, 보다 상세하게는 ATM망에 이더넷(Ethernet) 액세스를 위한 Ethernet to ATM 연동을 위해 RFC 2684(구 RFC 1483)에 규정된 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation)을 구현하기 위한 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템 및 그 방법에 관한 것이다.

일반적으로, ATM(Asynchronous Transfer Mode)은 넓은 지역, 학교, LAN (Local Area Network)에서 호스트, 라우터, 브리지와 다른 네트워크 장치들 사이에서 IP 데이터그램(datagram)과 다른 비연결성 트래픽을 전송하기 위해서 사용되어진다.

도 1은 Ethernet과 ATM의 계층을 OSI(Open Systems Interconnection) 7 계층에 대비한 그림이다.

LLC(Logical Link Control) 인캡슐레이션(Encapsulation) 방법은 하나의 ATM 가상 커넥션(ATM virtual connection) 상의 다양한 프로토콜의 다중화를 할 수 있다.

각각의 PDU(Protocol Data Unit)의 프로토콜의 타입은 IEEE802.2 LLC header의 앞부분에 의해 알 수 있다. 다양한 프로토콜이 전송되어질 때, 각각을 위해 구분되는 가상 커넥션을 가지고 있다.

ATM에서의 전송의 기본 단위는 셀(Cell)이라고 하는 53바이트 고정 길이 PDU이다. 한 셀은 5바이트의 헤더와 48바이트의 페이로드(pay load)로 구성되어 있다. 가변길이의 PDU들은 48바이트의 ATM 셀 페이로드에 맞게 전송자에 의해 분리되어야 하고 수신자에 의해 재조립되어야 한다.

이 것은 ITU-T(International Telecommunications Union - Telecommunication Standardization Sector) 권고 I.363.5에 명시 되어있다.

가변길이의 PDU들은 AAL5 CPCS(Common Part Convergence Sublayer) PDU의 페이로드 필드에 전송되어진다.

1. 다중화 방법의 선택

시스템 요구사항이나 구현에 따라 LLC 인캡슐레이션(Encapsulation)을 사용하거나 가상 커넥션 다중화 방법을 결정한다. 일반적으로 LLC 인캡슐레이션은 다양한 프로토콜 환경에서 보다 소수의 가상 커넥션을 필요로 하는 경향이 있다. 가상 커넥션 다중화는 단편화(fragmentation) 오버헤드를 줄일 수 있는 경향이 있다(예를 들면, 하나의 셀에 정확히 일치하지 않는 IP나 TCP 옵션을 가진 TCP 제어 패킷을 포함한 IPv4 데이터그램).

두개의 ATM 종단 시스템이 ATM PVC(Permanent Virtual Circuit)을 통해서 비연결형 PDU를 서로 교환할 때, 다중화 방법의 선택은 구성에 의해 이루어진다. ATM 연결 제어 시그널링 절차는 ATM SVCs(Switched Virtual Connections)가 사용되어 졌을 때 인캡슐레이션 방법을 협상하기 위해서 사용된다.

2. AAL5 PDU 포맷(도 2 참조)

두개의 다중화 방법을 위해 라우팅과 브릿지된(routed and bridged) PDUs는 AAL5 CPCS-PDU의 페이로드 필드에 인캡슐레이션된다. ITU-T 권고 I.363.5는 송신자와 수신자에서 AAL5 PDU 포맷과 절차의 완벽한 정의를 제공한다.

동작의 논-어슈어드(Non-assured) 모드에서 AAL5 메시지 모드 서비스는 사용되어야 한다. 커럽티드 딜리버리 옵션(Corrupted delivery option)은 사용되지 않는다. 리어셈블리 타이머(Reassembly timer)는 사용된다.

도 2는 AAL5 CPCS-PDU의 포맷 구조를 나타낸 것이다.

도 2에서 보는 바와 같이, 페이로드 필드는 최고 (2^16)-1바이트의 사용자 정보를 포함한다. SAR(Segmentation And Reassembly) 서브레이어(sublayer)에 의해 만들어진 마지막 48바이트는 셀에서 CPCS-PDU 트레일러 라이트 저스티화이드(Trailer right justified)를 가지는 ATM 셀들 안으로 정확하게 맞추기 위해 CPCS-PDU에 PAD 필드가 붙여진다. CPCS-UU(User-to-User indication) 필드는 사용자간(User to User) 정보인 CPCS를 투명하게 전송하기 위해 사용되며, 이 필드는 다양한 ATM 인캡슐레이션에 의해서는 사용되지 않는다. 그리고 어떤 값도 설정되지 않는다.

CPI(Common Part Indicator) 필드는 64비트의 CPCS-PDU 트레일러(trailer)에 할당된다. 이 필드는 0x00으로 코드된다. 길이(LENGTH) 필드는 페이로드 필드의 바 이트 값의 길이를 나타낸다. 길이 필드의 최대 값은 65535바이트이다. 어보트 펑션(Abort function)을 위해서는 0x00으로 코드된다. CRC(cyclic redundancy check) 필드는 CPCS-PDU에서 비트 에러를 검출하기 위해 사용되며, CRC-32 방식에 의하여 페이로드, PAD, 트레일러의 선두 4바이트를 대상으로 확인된 결과가 적용된다.

3. 브릿지드 프로토콜을 위한 LLC 인캡슐레이션(LLC Encapsulation for Bridged Protocols)

LLC 인캡슐레이션은 하나 또는 그 이상의 프로토콜을 같은 가상 커넥션 상에서 전송하고자 할 때 필요하다. 수신기에서 들어오는 AAL5 CPCS-PDU의 적절한 진행을 위해 페이로드 필드는 라우팅 또는 브릿지된(routed 또는 bridged) PDU의 프로토콜을 나타내기 위해 필요한 정보를 포함한다, 이 정보는 전송되는 PDU의 앞에 놓여지는 LLC 헤더에 코드되어야 한다.

비록 이 것이 단지 LLC 타입 1(unacknowledged connectionless mode) 서비스 상에서 동작하는 프로토콜만 다루지만, 같은 인캡슐레이션 원리는 또한 LLC 타입 2(connection-mode) 서비스 상에서 동작하는 프로토콜들을 적용한다. 후자의 경우에 포맷과 LLC 헤더의 구성은 IEEE 802.1과 IEEE 802.2에 설명되어있다.

LLC 인캡슐레이션에서 브릿지드(bridged) PDU는 SNAP(Subnetwork Attachment Point) 헤더에 브릿지드 미디어의 식별 타입에 의해 인캡슐레이션된다.

SNAP 헤더의 존재는 LLC 헤더의 값 0xAA-AA-03으로 나타내어진다. SNAP 헤더에 OUI(Organizationally Unique Identifier) 값은 802.1 조직 코드 0x00-80-C2이 다. 브릿지드 미디어의 타입은 두 바이트의 PID(Protocol Identifier)에 의해 규정된다. PID는 또한 브릿지드 PDU 안에 본래의 FCS(Frame Check Sequence)가 예정되어 있는지를 나타낸다.

도 3은 각각의 미디어에 대해 예정된 FCS의 유무에 따른 PID의 값을 나타낸다.

"802.3/Ethernet" 미디어 브릿지드 PDU를 전송하는 AAL5 CPCS-PDU 페이로드 필드는 도 4의 포맷과 같다.

패딩(Padding) 바이트의 필요한 수는 Ethernet/802.3 LLC 데이터 필드에 정렬(맞추기)을 위해 PID 필드 다음에 추가된다. MAC(Media Access Control) 어드레스(address)는 LAN 또는 MAN 상에서의 비트(bit) 순서와 같아야 한다.

도 5는 MII 프레임 포맷(A)과, MII 니블 오더(Nibble Order) 구조를 나타낸다.

"Ethernet/802.3" 물리 계층은 최소 사이즈(size)의 프레임을 위해 패딩(padding)이 필요하다.

어떤 브릿지(Bridge)는 패딩을 포함한 보존된 LAN FCS가 있는 "bridged Ethernet/802.3 Encapsulation" 포맷을 사용하고, 어떤 브릿지는 패딩을 포함하거나 또는 생략하거나, 보존된 LAN FCS가 없는 "bridged Ethernet/802.3 Encapsulation" 포맷을 사용한다. 브릿지가 LAN FCS가 없는 포맷으로 한 프레임을 받았을 때, "Ethernet/802.3" 서브 네트웍(sub network)으로 전달하기 전에 필요한 패딩을 삽입할 수 있어야 한다.

기존의 RFC1483기반의 AAL5 상의 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation over ATM Adaptation Layer 5) 처리 방식은 LLC 인캡슐레이션과 AAL5 처리를 프로세서에서 소프트웨어 기반으로 처리하므로 전체적인 처리 속도가 하드웨어 기반에 비해서 느릴 뿐 아니라, 10Mbps 이상의 패스트 이더넷(Fast Ethernet)이나 기가비트 이더넷(Gigabit Ethernet)의 고속 데이터 처리에는 한계가 있다.

따라서, 본 발명은 이러한 종래 기술의 문제점을 감안하여 안출된 것으로, 그 목적은 RFC 2684에 규정된 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation)을 최소한의 메모리를 사용하여 고속의 이더넷과 ATM간의 게이트웨이(Ethernet to ATM Gateway)에 적합하도록 하드웨어적으로 처리함으로써 10Base-T, 패스트 이더넷(Fast Ethernet), 기가비트 이더넷(Gigabit Ethernet) 등 어떤 속도 기반에도 동작 할 수 있는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템 및 그 방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여, 본 발명은 고속의 이더넷 투 에이티엠 게이트웨이(Ethernet to ATM Gateｗay)에 적합한 알에프시(RFC) 2684의 AAL5의 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation) 처리 시스템에 있어서, MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위 의 이더넷 프레임 데이터로 변환한 후에, 이더넷측 시리얼 클럭의 바이트 클럭인 제 1클럭을 이용하여 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하여 출력하는 LLC 인캡슐레이션 처리 수단; 상기 LLC 인캡슐레이션 처리 수단으로부터 출력된 이더넷 프레임 데이터를 입력받아 48바이트 단위로 분할하여 다수의 셀을 만든 후에 각 셀에 1바이트를 추가한 49번째 바이트에 이더넷 프레임을 카운트한 값, 이더넷 프레임의 시작과 끝 및 계속을 나타내는 값을 포함시키면서, 각 셀의 48바이트는 상기 제 1클럭으로 쓰기하고, 49번째 바이트는 상기 제 1클럭의 2배수 클럭인 제 2클럭을 이용하여 프레임의 마지막 페이로드의 크기가 40바이트 이하이면 그 카운트 값과 프레임의 끝임을 표기하고, 41바이트 이상이면 그 카운트 값과 프레임의 계속임을 표기하고 한 셀을 추가한 후에, 추가한 셀의 49번째 바이트에는 바로 앞 셀의 카운트 값과 프레임의 끝임을 표기한 후에, ATM측 시리얼 클럭을 바이트 클럭으로 변환한 제 3클럭을 이용하여 상기 49번째 바이트부터 읽기한 후에, 첫 번째 바이트부터 48번째 바이트까지 읽기를 하여 출력하는 CPCS-PDU 페이로드 처리 수단; 상기 제 3클럭을 이용하여, 상기 CPCS-PDU 페이로드 처리 수단에서 출력되는 CPCS-PDU의 마지막 페이로드에 CPCS-PDU 트레일러와 CPCS 트레일러를 제외한 나머지 부분에 PAD 필드로 채워서 CPCS-PDU를 출력하는 CPCS 패딩 & 트레일러 처리 수단; 상기 제 3클럭을 이용하여, 상기 CPCS 패딩 & 트레일러 처리 수단으로 입력되는 CPCS-PDU를 분할한 각 세그먼트의 시작, 계속 및 끝을 알리는 AUU 값과 ATM 헤더를 탑재하여 UTOPIA2를 통하여 ATM측으로 출력하는 송신 ATM 처리 수단으로 이루어지는 송신 수단, 및 상기 제 3클럭을 이용하여, UTOPIA2를 통하여 ATM 측으로부터 해당 ATM 셀 만을 수신하여 ATM 헤더를 제거하고 AUU 값과 CPCS-PDU를 출력하는 수신 ATM 처리 수단; 상기 수신 ATM 처리 수단으로부터 CPCS-PDU를 제 3클럭 속도로 입력받아 제 1클럭 속도로 출력하는 프레임 처리 수단; 상기 제 1클럭을 이용하여 상기 프레임 처리 수단으로부터 입력되는 CPCS-PDU에서 PAD와 트레일러를 제거하여 출력하는 CPCS 수신 수단; 상기 제 1클럭을 이용하여 상기 CPCS 수신 수단으로부터 입력된 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임에 프리앰블과 SFD를 삽입한 후에 니블 단위의 이더넷 프레임으로 변환하여 제 2클럭 속도로 이더넷측으로 출력하는 이더넷 프레임 처리 수단으로 이루어지는 수신 수단으로 구성되는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템을 제공한다.

CPCS-PDU 페이로드 처리 수단 및 프레임 처리 수단은 각각 DPRAM으로 구성된다.

상기 LLC 인캡슐레이션 처리 수단은 MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위의 이더넷 프레임 데이터로 변환하는 4-8 변환 수단; 바이트 단위의 이더넷 프레임 데이터에 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하는 LLC 헤더 삽입 수단으로 구성된다.

상기 CPCS 패딩 & 트레일러 처리 수단 CPCS-PDU의 CRC 결과를 트레일러의 CRC 필드에 삽입하는 송신 CRC 확인 수단을 더 포함하여 구성된다.

상기 이더넷 프레임 처리 수단은 제 1클럭 속도를 이용하여 상기 CPCS 수신 수단으로부터 입력된 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임 에 프리앰블과 SFD를 삽입하여 출력하는 프리앰블 SFD 삽입 수단과, 바이트 단위의 이더넷 프레임을 니블 단위의 이더넷 프레임으로 변환하여 제 2클럭 속도로 이더넷측으로 출력하는 8-4 변환 수단으로 구성된다.

그리고, 본 발명은 고속의 이더넷 투 에이티엠 게이트웨이(Ethernet to ATM Gateｗay)에 적합한 알에프시(RFC) 2684의 AAL5의 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation) 처리 방법에 있어서, (a1) MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위의 이더넷 프레임 데이터로 변환한 후에, 이더넷측 시리얼 클럭의 바이트 클럭인 제 1클럭을 이용하여 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하여 출력하는 단계; (a2) 입력과 출력이 서로 다른 포트를 통하여 이루어지는 제 1메모리를 통하여, 상기 LLC 인캡슐레이션 처리된 이더넷 프레임 데이터를 입력받아 48바이트 단위로 분할하여 다수의 셀을 만든 후에 각 셀에 1바이트를 추가한 49번째 바이트에 이더넷 프레임을 카운트한 값, 이더넷 프레임의 시작과 끝 및 계속을 나타내는 값을 포함시키면서, 각 셀의 48바이트는 상기 제 1클럭으로 쓰기하고, 49번째 바이트는 상기 제 1클럭의 2배수 클럭인 제 2클럭을 이용하여 프레임의 마지막 페이로드의 크기가 40바이트 이하이면 그 카운트 값과 프레임의 끝임을 표기하고, 41바이트 이상이면 그 카운트 값과 프레임의 계속임을 표기하고 한 셀을 추가한 후에, 추가한 셀의 49번째 바이트에는 바로 앞 셀의 카운트 값과 프레임의 끝임을 표기한 후에, ATM측 시리얼 클럭을 바이트 클럭으로 변환한 제 3클럭을 이용하여 상기 49번째 바이트부터 읽기한 후에, 첫 번째 바이트부터 48번째 바이트까지 읽기를 하여 출력하는 단 계; (a3) 제 3클럭을 이용하여, 상기 제 1메모리에서 출력되는 CPCS-PDU의 마지막 페이로드에 CPCS-PDU 트레일러와 CPCS 트레일러를 제외한 나머지 부분에 PAD 필드로 채워서 CPCS-PDU를 출력하는 단계; (a4) 제 3클럭을 이용하여 상기 CPCS-PDU를 분할한 각 세그먼트의 시작과 계속 및 끝을 알리는 AUU 값과 ATM 헤더를 탑재하여 UTOPIA2를 통하여 ATM측으로 출력하는 단계로 된 송신 과정, 및 (b1) UTOPIA2를 통하여 ATM 측으로부터 해당 ATM 셀만을 수신하여 상기 제 3클럭의 속도로 ATM 헤더를 제거하고 AUU 값과 CPCS-PDU를 출력하는 단계; (b2) 입력과 출력이 서로 다른 포트를 통하여 이루어지는 제 2메모리를 통하여, 상기 CPCS-PDU를 상기 제 3클럭 속도로 입력받아 상기 제 1클럭 속도로 출력하는 단계; (b3) 상기 제 1클럭을 이용하여 상기 제 2메모리로부터 입력되는 CPCS-PDU에서 PAD와 트레일러를 제거하여 LLC 인캡슐레이션된 이더넷 프레임을 출력하는 단계; (b4) 상기 제 1클럭을 이용하여 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임에 프리앰블과 SFD를 삽입한 후에 니블 단위의 이더넷 프레임으로 변환하여 상기 제 2클럭 속도로 이더넷측으로 출력하는 단계로 된 수신 과정으로 이루어진 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 방법을 아울러 제공하며, 상기 제 1메모리 및 제 2메모리는 각각 DPRAM으로 이루어진다.

(실시예)

본 발명에 따른 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 브릿지드 이더넷 인캡슐레이션 시스템은 도 6에 나타낸 바와 같은 하드웨어 구성으로 이루어진다.

도 6에서 보면, 본 발명에 따른 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 브릿지드 이더넷 인캡슐레이션 시스템은 트랜스포머 & RJ45(또는 화이버 트랜시버; 11, 12)에 각각 연결되는 SONET/SDH ATM UNI PHY 트랜시버(13)와 이더넷 PHY 트랜시버(14) 사이에 연결되는 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)으로 구성된다.

상기 SONET/SDH ATM UNI PHY 트랜시버(13)와 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)은 로컬버스를 통하여 연결되는 CPU(15)에 의하여 그 동작이 제어된다.

상기 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)은 상기 이더넷 PHY 트랜시버(14)와 MII(Media Independent Interface), RMII, GMII 중 어느 한 인터페이스를 통하여 연결되고, 상기 SONET/SDH ATM UNI PHY 트랜시버(13)와는 ATM 인터페이스인 UTOPIA-2(Universal Test & Operations PHY Interface for ATM Level 2)를 통하여 연결된다.

상기와 같은 하드웨어 상에 구현되는 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)은 도 7에 나타낸 바와 같은 세부 구성으로 이루어진다.

즉, 상기 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)은 도 7에 나타낸 바와 같이, Tx 블록(30)과 Rx 블록(40) 부분으로 나눠지는데, 상기 Tx 블록(30)은 이더넷을 ATM으로 변환하는 부분이며, Rx 블록(40)은 ATM을 이더넷으로 변환하는 부분이다.

상기 Tx 블록(30)은 LLC 인캡슐레이션 처리기(21), AAL5 CPCS 센더(22), ATM 계층 처리기(23), ATM Cell FIFO(First In First Out; 24)로 구성되고, 상기 Rx 블록(40)은 ATM 계층 처리기(25), AAL5 리어셈블리 DPRAM(26), AAL5 CPCS 리시버(27), 이더넷 프레임 처리기(28)로 구성된다.

상기와 같이 구성된 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)을 보다 상세 구조로 구분하여 설명하면 도 8과 같다.

즉, 상기 Tx 블록(30)의 LLC 인캡슐레이션 처리기(21)는 4-8컨버터(41), LLC 헤더 삽입부(42)로 구성되며, 상기 AAL5 CPCS 센더(22)는 CPCS-PDU 페이로드 DPRAM(43), CPCS 패딩 & 트레일러 처리기(44), CRC-32 처리기(45)로 구성되고, 상기 ATM 계층 처리기(23)는 SAR 세그먼트(46), ATM 헤더 삽입부(47), AUU SAR-CI SAR-LP(ATM User-to-User Indication, SAR-Congestion Indication) SAR-Loss Priority; 48)로 구성되며, ATM 셀 FIFO(24)는 ATM 셀 FIFO(49)로 구성된다.

그리고, 상기 Rx 블록(40)의 ATM 계층 처리기(25)는 ATM 헤더 처리/제거부(31), SAR 리어셈블리(32), AUU-CI SAR-LP(33)로 구성되며, AAL5 리어셈블리 DPRAM(26)은 프레임 DPRAM(34)으로 구성되며, AAL5 CPCS 리시버(27)는 CRC 체커(35), CPCS 리시버(36)로 구성되며, 이더넷 프레임 처리기(28)는 프리앰블 SFD 삽입부(37), 8-4 컨버터(38)로 구성된다.

상기와 같이 구성된 LLC 인캡슐레이션 & AAL5 프로세스 블록(20)의 구성 및 동작을 도 8∼도 10을 참조하여 설명하면 다음과 같다.

먼저, Tx 블록(30)의 구성 및 동작에 대하여 설명하면, 4-8 컨버터(41)는 MII 인터페이스를 통하여 입력되는 니블(nibble) 단위의 이더넷 프레임을 먼저 바이트 연산을 위해 바이트로 변환하고, LLC 헤더 삽입부(42)는 LLC 인캡슐레이션을 위해 바이트 단위로 변환된 이더넷 프레임의 앞에 LLC 헤더를 삽입한다.

그리고 CPCS-PDU 페이로드 DPRAM(43)은 연속해서 들어오는 48바이트 이상의 이더넷 프레임의 처리 속도를 빠르게 하고 최소 용량의 DPRAM을 사용하여 별도의 외부 프레임 메모리에 저장하지 않고 AAL5 처리하기 위해서 48바이트씩 자르고, 48바이트 다음엔 제 1클럭(12.5MHz)보다 2배 빠른 제 2클럭(25MHz)으로 49바이트의 위치에 48바이트 단위의 들어온 프레임의 카운트 값과 프레임의 첫 48바이트면 01, 프레임의 마지막이 아니면 10, 프레임의 마지막일 경우는 11을 같이 저장한다(도 9의 S10).

여기서, 상기 제 1클럭은 이더넷측 시리얼 클럭을 바이트 클럭으로 변환한 클럭 주파수로써 예를 들어 이더넷측 시리얼 클럭이 100MHz이면 바이트 클럭은 12.5MHz이고, 제 2클럭은 이더넷측 클럭을 니블(1/2바이트, 4비트) 단위로 나눈 클럭 주파수로써 이더넷측 시리얼 클럭이 100MHz이면 제 2클럭은 25MHz이며, 아래에 사용되는 제 3클럭은 ATM측 시리얼 클럭을 바이트 클럭으로 변환한 것으로 예를 들면 ATM측 시리얼 클럭이 STM-1(Synchronous Transport Module-1, 155.52MHz)일 경우에 바이트 클럭인 19.44MHz 클럭이 제 3클럭이다.

한편, 이더넷 프레임의 마지막 데이터가 48바이트의 버퍼에 프레임이 정확히 일치한다 하더라도(S 11), 8바이트 크기의 CPCS 트레일러(trailer)가 들어가야 하므로 41바이트 이상 데이터가 들어올 경우(S 12)는 추가적으로 한 셀을 더 만들어 야 한다(S 13).

그러면 마지막 셀은 CPCS-PDU의 트레일러를 제외한 나머지는 PAD 필드로 채워진다. 그런 후 CPCS-PDU 페이로드(payload) DPRAM(43)은 49번째 바이트를 먼저 액세스하고 첫 번째 바이트부터 순서대로 48바이트까지 읽어 나간다.

CPCS 패딩 & 트레일러(Padding & Trailer) 처리기(44)는 들어오는 데이터의 첫 번째 바이트의 정보를 보고 CPCS-PDU의 처음과 끝의 정보를 파악하고 CPCS-PDU의 트레일러가 들어갈 셀의 페이로드에 PAD(0∼47octets), CPCS-UU(1octet), CPI(1octet), 길이(Length; 2octets) 필드에 값을 부과한다(S 14).

다음 CRC 체커(45)는 들어오는 데이터의 첫 번째 바이트의 정보를 보고 CPCS-PDU의 처음과 끝의 정보를 파악하고 CRC-32를 계산한 후 CPCS-PDU 트레일러의 마지막 4바이트 CRC 필드에 채워 넣는다(S 15). 여기서, 상기 CRC-32 확인은 CPCS-PDU를 구성하는 페이로드, PAD, 트레일러의 선두 4바이트를 대상으로 한다.

그런 후 SAR 세그먼트(Segment; 46), AUU(48), ATM 헤더(Header) 삽입부(47)에서는 ATM 가상 커넥션에 맞는 VPI/VCI (virtual path identifier/ virtual channel Identifier) 필드를 채우고, 첫 번째 바이트의 정보를 보고 SAR 세그먼트, AUU 정보를 추출하여 CPCS-PDU의 마지막 셀이 아닐 경우는 AUU 비트를 0으로 표기하고, 마지막일 경우는 1로 표기하고(S 16), ATM 헤더를 붙여서 UTOPIA-2의 ATM 셀 인터페이스인 ATM 셀(cell) FIFO(49)를 통하여 출력된다(S 17).

그리고, Rx 블록(40)의 ATM 헤더 처리/제거기(31)는 UTOPIA-2 인터페이스를 통하여 들어오는 ATM 셀을 현재 설정된 VPI/VCI 값을 가진 ATM 셀만 선택하여 받아 들인 후 ATM 헤더를 제거하고(도 10의 S 20), ATM 셀의 헤더를 제외한 페이로드를 프레임 DPRAM(32)에 저장한다(S 21).

SAR 리어셈블리(32)는 AUU(33)에 의하여 ATM 계층의 유저(user)간의 지시자로 SAR-SDU의 시작과 계속을 가리키면 "0", 끝을 가리키면 "1"로 표현되는 AUU 값을 프레임 DPRAM(34)에 알려준다(S 22).

프레임 DPRAM(34)은 AUU의 마지막을 알리는 비트가 입력되었을 때 DPRAM의 어드레스를 역 추적하여 CPCS-PDU의 트레일러의 CPCS-SDU의 2바이트로 이루어진 길이 필드의 길이 값을 추출한다(S 23). 그리고, CRC 체커(35)는 CRC-32를 수행한다(S 24).

CPCS 리시버(Receiver; 36)는 CPCS-PDU의 PAD 필드와 트레일러 필드를 제거한다(S 25).

프리앰블 SFD(Preamble Start of Frame Delimiter) 삽입부(37)는 상기 CPCS 리시버(36)로부터 입력된 LLC 인캡슐레이션된 프레임의 헤더를 제거하고(S 26), 이더넷 프레임에 프리앰블(Preamble)과 SFD를 삽입하고, 8-4 컨버터(38)는 이더넷 프레임을 MII에 맞게 4비트로 변환한 후 출력한다(S 27).

상기 Tx 블록(30) 및 Rx 블록(40)의 데이터 처리 과정을 각 단계별로 사용되는 클럭 주파수와 관련하여 설명하면 다음과 같다.

Tx 블록(30)의 송신 과정에서 4-8 컨버터(41)부터 CPCS-PDU 페이로드 DPRAM(43) 전까지의 과정은 100Mbps의 이더넷 프레임의 바이트 클럭인 12.5MHz 클럭을 사용하고, CPCS-PDU 페이로드 DPRAM(43)의 쓰기(Write) 과정은 12.5MHz 클럭 과 25MHz 클럭을 동시 사용 즉, 48바이트까지의 정보는 12.5MHz 클럭으로 쓰고 마지막 49바이트의 정보는 25MHz 클럭으로 쓰는데 CPCS-PDU의 48바이트 단위의 길이 정보, CPCS-SDU의 시작과 끝을 알리는 정보와 CPCS-SDU의 마지막이 48바이트 단위의 페이로드가 41바이트 이상일 경우는 한 셀의 48바이트의 페이로드를 추가적으로 생성하여 같이 저장한다.

CPCS-PDU 페이로드 DPRAM(43)의 읽기(Read) 과정은 STM-1(Synchronous Transport Module-1, 155.52MHz)의 바이트 클럭인 19.44MHz 클럭으로 각각 49바이트 단위의 페이로드를 49번째, 1번째, ..., 48번째 바이트의 순서로 읽어간다.

상기 CPCS-PDU 페이로드 DPRAM(43)이 DPRAM 메모리로 이루어진 이유는 12.5MHz의 이더넷 프레임의 바이트 클럭과 19.44MHz의 STM-1의 바이트 클럭의 속도 차이를 극복하기 위해서이고, ATM 인터페이스로의 전송에 있어서 클럭의 변동 없이 처리하기 위해서 DPRAM 메모리를 사용한다.

상기 Rx 블록(40)의 수신 과정에서 도7의 ATM 계층 처리기(25)인 도 8의 ATM 헤더 처리/제거부(31), SAR 리어셈블리(32), AUU-CI SAR-LP(33)와 도 7의 AAL5 리어셈블리 DPRAM(26)인 도 8의 프레임 DPRAM(34)의 쓰기 과정은 19.44MHz 클럭으로 ATM 계층을 처리한다.

AAL5 리어셈블리 DPRAM(26) 즉, 프레임 DPRAM(34)의 읽기 과정은 12.5MHz 클럭으로 8-4 컨버터(38)까지 최소 용량의 DPRAM 메모리의 사용과 클럭의 변동 없이 AAL5의 CRC 체커(35), CPCS 리시버(36), 프리앰블 SFD 삽입부(37)를 순차적이고 외부 메모리를 통한 저장이나 지연 없이 처리하여 이더넷 프레임을 MII을 통해 전송 한다.

AAL5 리어셈블리 DPRAM(26)의 내부에는 읽기 과정보다 빠른 쓰기 과정의 데이터 유입에 따라 읽기 과정 이후의 데이터 처리 속도의 차이로 인해 데이터의 손실을 방지하기 위해 CPCS-PDU 단위의 상태 인자를 두어 저장되어 있는 각각의 CPCS-PDU의 마지막 바이트의 어드레스를 포인터로 저장하여 순차적으로 데이터를 출력한다.

상기한 바와 같이 이루어진 본 발명은 이더넷과 ATM간의 연동을 위한 RFC 2684에 규정된 브릿지드 이더넷 인캡슐레이션 처리를 최소한의 메모리를 사용하여 고속의 이더넷 투 ATM 게이트웨이에 적합하도록 하드웨어적으로 처리함으로 ATM망에서 최소한의 처리 지연(delay; TCP의 응답 속도가 빨라짐으로 전체적 속도가 빨라짐)과 고속의 데이터 처리를 함으로 OC-3(Optical Carrier level, 155.52 Mbps) 급을 비롯한 그 이상의 OC-12(622.08Mbps), OC-24(1,244Mbps)급에도 적용 가능하도록 하는 부가적인 효과가 있다.

이상에서는 본 발명을 특정의 바람직한 실시예를 예로 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims

고속의 이더넷 투 에이티엠 게이트웨이(Ethernet to ATM Gateｗay)에 적합한 알에프시(RFC) 2684의 AAL5의 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation) 처리 시스템에 있어서,

MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위의 이더넷 프레임 데이터로 변환한 후에, 이더넷측 시리얼 클럭의 바이트 클럭인 제 1클럭을 이용하여 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하여 출력하는 LLC 인캡슐레이션 처리 수단;

상기 LLC 인캡슐레이션 처리 수단으로부터 출력된 이더넷 프레임 데이터를 입력받아 48바이트 단위로 분할하여 다수의 셀을 만든 후에 각 셀에 1바이트를 추가한 49번째 바이트에 이더넷 프레임을 카운트한 값, 이더넷 프레임의 시작과 끝 및 계속을 나타내는 값을 포함시키면서, 각 셀의 48바이트는 상기 제 1클럭으로 쓰기하고, 49번째 바이트는 상기 제 1클럭의 2배수 클럭인 제 2클럭을 이용하여 프레임의 마지막 페이로드의 크기가 40바이트 이하이면 그 카운트 값과 프레임의 끝임을 표기하고, 41바이트 이상이면 그 카운트 값과 프레임의 계속임을 표기하고 한 셀을 추가한 후에, 추가한 셀의 49번째 바이트에는 바로 앞 셀의 카운트 값과 프레임의 끝임을 표기한 후에, ATM측 시리얼 클럭을 바이트 클럭으로 변환한 제 3클럭을 이용하여 상기 49번째 바이트부터 읽기한 후에, 첫 번째 바이트부터 48번째 바이트까지 읽기를 하여 출력하는 CPCS-PDU 페이로드 처리 수단;

상기 제 3클럭을 이용하여, 상기 CPCS-PDU 페이로드 처리 수단에서 출력되는 CPCS-PDU의 마지막 페이로드에 CPCS-PDU 트레일러와 CPCS 트레일러를 제외한 나머지 부분에 PAD 필드로 채워서 CPCS-PDU를 출력하는 CPCS 패딩 & 트레일러 처리 수단;

상기 제 3클럭을 이용하여, 상기 CPCS 패딩 & 트레일러 처리 수단으로 입력되는 CPCS-PDU를 분할한 각 세그먼트의 시작, 계속 및 끝을 알리는 AUU 값과 ATM 헤더를 탑재하여 UTOPIA2를 통하여 ATM측으로 출력하는 송신 ATM 처리 수단으로 이루어지는 송신 수단, 및

상기 제 3클럭을 이용하여, UTOPIA2를 통하여 ATM 측으로부터 해당 ATM 셀만을 수신하여 ATM 헤더를 제거하고 AUU 값과 CPCS-PDU를 출력하는 수신 ATM 처리 수단;

상기 수신 ATM 처리 수단으로부터 CPCS-PDU를 제 3클럭 속도로 입력받아 제 1클럭 속도로 출력하는 프레임 처리 수단;

상기 제 1클럭을 이용하여 상기 프레임 처리 수단으로부터 입력되는 CPCS-PDU에서 PAD와 트레일러를 제거하여 출력하는 CPCS 수신 수단;

상기 제 1클럭을 이용하여 상기 CPCS 수신 수단으로부터 입력된 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임에 프리앰블과 SFD를 삽입한 후에 니블 단위의 이더넷 프레임으로 변환하여 제 2클럭 속도로 이더넷측으로 출력하는 이더넷 프레임 처리 수단으로 이루어지는 수신 수단

을 포함하는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템.
제 1항에 있어서, CPCS-PDU 페이로드 처리 수단 및 프레임 처리 수단은 각각 DPRAM으로 구성되는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템.
제 1항에 있어서, 상기 LLC 인캡슐레이션 처리 수단은 MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위의 이더넷 프레임 데이터로 변환하는 4-8 변환 수단;

바이트 단위의 이더넷 프레임 데이터에 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하는 LLC 헤더 삽입 수단으로 구성되는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템.
제 1항에 있어서, 상기 CPCS 패딩 & 트레일러 처리 수단은 CPCS-PDU의 CRC 결과를 트레일러의 CRC 필드에 삽입하는 송신 CRC 확인 수단을 더 포함하는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템.
제 1항에 있어서, 상기 이더넷 프레임 처리 수단은 제 1클럭 속도를 이용하 여 상기 CPCS 수신 수단으로부터 입력된 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임에 프리앰블과 SFD를 삽입하여 출력하는 프리앰블 SFD 삽입 수단과, 바이트 단위의 이더넷 프레임을 니블 단위의 이더넷 프레임으로 변환하여 제 2클럭 속도로 이더넷측으로 출력하는 8-4 변환 수단으로 구성되는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 시스템.
고속의 이더넷 투 에이티엠 게이트웨이(Ethernet to ATM Gateｗay)에 적합한 알에프시(RFC) 2684의 AAL5의 브릿지드 이더넷 인캡슐레이션(Bridged Ethernet Encapsulation) 처리 방법에 있어서,

(a1) MII 인터페이스를 통하여 입력된 니블 단위의 이더넷 프레임 데이터를 바이트 단위의 이더넷 프레임 데이터로 변환한 후에, 이더넷측 시리얼 클럭의 바이트 클럭인 제 1클럭을 이용하여 LLC 헤더를 삽입하여 LLC 인캡슐레이션 처리를 하여 출력하는 단계;

(a2) 입력과 출력이 서로 다른 포트를 통하여 이루어지는 제 1메모리를 통하여, 상기 LLC 인캡슐레이션 처리된 이더넷 프레임 데이터를 입력받아 48바이트 단위로 분할하여 다수의 셀을 만든 후에 각 셀에 1바이트를 추가한 49번째 바이트에 이더넷 프레임을 카운트한 값, 이더넷 프레임의 시작과 끝 및 계속을 나타내는 값을 포함시키면서, 각 셀의 48바이트는 상기 제 1클럭으로 쓰기하고, 49번째 바이트는 상기 제 1클럭의 2배수 클럭인 제 2클럭을 이용하여 프레임의 마지막 페이로드 의 크기가 40바이트 이하이면 그 카운트 값과 프레임의 끝임을 표기하고, 41바이트 이상이면 그 카운트 값과 프레임의 계속임을 표기하고 한 셀을 추가한 후에, 추가한 셀의 49번째 바이트에는 바로 앞 셀의 카운트 값과 프레임의 끝임을 표기한 후에, ATM측 시리얼 클럭을 바이트 클럭으로 변환한 제 3클럭을 이용하여 상기 49번째 바이트부터 읽기한 후에, 첫 번째 바이트부터 48번째 바이트까지 읽기를 하여 출력하는 단계;

(a3) 제 3클럭을 이용하여, 상기 제 1메모리에서 출력되는 CPCS-PDU의 마지막 페이로드에 CPCS-PDU 트레일러와 CPCS 트레일러를 제외한 나머지 부분에 PAD 필드로 채워서 CPCS-PDU를 출력하는 단계;

(a4) 제 3클럭을 이용하여 상기 CPCS-PDU를 분할한 각 세그먼트의 시작과 계속 및 끝을 알리는 AUU 값과 ATM 헤더를 탑재하여 UTOPIA2를 통하여 ATM측으로 출력하는 단계로 된 송신 과정, 및

(b1) UTOPIA2를 통하여 ATM 측으로부터 해당 ATM 셀만을 수신하여 상기 제 3클럭의 속도로 ATM 헤더를 제거하고 AUU 값과 CPCS-PDU를 출력하는 단계;

(b2) 입력과 출력이 서로 다른 포트를 통하여 이루어지는 제 2메모리를 통하여, 상기 CPCS-PDU를 상기 제 3클럭 속도로 입력받아 상기 제 1클럭 속도로 출력하는 단계;

(b3) 상기 제 1클럭을 이용하여 상기 제 2메모리로부터 입력되는 CPCS-PDU에서 PAD와 트레일러를 제거하여 LLC 인캡슐레이션된 이더넷 프레임을 출력하는 단계;

(b4) 상기 제 1클럭을 이용하여 LLC 인캡슐레이션된 프레임의 헤더를 제거하고 이더넷 프레임에 프리앰블과 SFD를 삽입한 후에 니블 단위의 이더넷 프레임으로 변환하여 상기 제 2클럭 속도로 이더넷측으로 출력하는 단계로 된 수신 과정을 포함하는 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 방법.
제 6항에 있어서, 상기 제 1메모리 및 제 2메모리는 각각 DPRAM으로 이루어진 것을 특징으로 하는 고속의 이더넷 투 에이티엠 게이트웨이에 적합한 알에프시 2684의 AAL5 상의 브릿지드 이더넷 인캡슐레이션 처리 방법.