KR100539011B1 - 디에스엠 디바이스에서의 트랜지스터 제조방법 - Google Patents
디에스엠 디바이스에서의 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100539011B1 KR100539011B1 KR10-2003-0100490A KR20030100490A KR100539011B1 KR 100539011 B1 KR100539011 B1 KR 100539011B1 KR 20030100490 A KR20030100490 A KR 20030100490A KR 100539011 B1 KR100539011 B1 KR 100539011B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- layer
- teos
- teos layer
- rie
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000002513 implantation Methods 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 238000004140 cleaning Methods 0.000 claims abstract description 7
- 238000011065 in-situ storage Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 230000009977 dual effect Effects 0.000 claims abstract description 5
- 239000000126 substance Substances 0.000 claims abstract description 3
- 230000008021 deposition Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 디에스엠 디바이스에서의 트랜지스터 제조방법에 관한 것이다.
본 발명에 따른 디에스엠 디바이스에서의 트랜지스터 제조방법은, 실리콘 기판 상에 TEOS층을 LPCVD 공법으로 증착하는 공정과; 상기 TEOS층 상에 패터닝하고 Cl2 RIE를 시행하여 상기 TEOS층의 중앙부를 식각하여 개방한후 습식 세정하여 게이트의 영역을 형성하는 공정과; FTP 공법에 의해 싱글 및 듀얼 산화 공정을 진행하여 상기 TEOS층 상에 게이트 산화층을 형성하고, 인시츄(in-situ)로 진행하여 상기 게이트 산화층 상에 폴리 실리콘을 증착하여 폴리 실리콘층을 형성하는 공정과; CMP 공법으로 상기 TEOS층 상부가 개방되도록 상기 폴리 실리콘층을 제거하여 평탄화한 후, 게이트 폴리 실리콘의 측벽에 게이트 산화층과 TEOS층이 남아있도록 패터닝하고, RIE를 시행하여 게이트를 형성하되 게이트 부근의 상기 실리콘 기판상에 TEOS층이 남도록 에칭 조건을 조절하여 RIE를 진행하는 공정과; 상기 게이트와 해당 게이트 측벽의 게이트 산화층과 TEOS 상부를 패터닝하여 대 경사각 비대칭(Large Tilted Angle Asymmetry) LDD 주입 공정을 진행하여 상기 게이트 하부에 접하게 LDD 영역을 형성하는 공정과; LPCVD 방법으로 질화 실리콘을 증착하여 질화 실리콘층을 형성하고 자체 정렬 RIE(Self-aligned RED) 방법으로 해당 질화 실리콘층을 제거하여 게이트 스페이서을 형성하는 공정과; 이온 주입을 시행하여 소오스와 드레인을 형성하는 공정과; 습식 화학 처리를 통해 게이트 스페이서 부근의 상기 TEOS층 및 LDD 영역을 제거하고, 해당 TEOS층 및 LDD 영역을 제거한 위치에 코 실리사이드를 형성함과 아울러 게이트 상에 ILD막을 형성한 후 코 실리사이드상에 소오스 단자 및 드레인 단자를 형성하고 상기 ILD막상에 게이트 단자를 형성하는 공정을 포함하여 이루어 진다.
Description
본 발명은 DSM 디바이스(Deep Sub-Micron Device)에 관한 것으로, 특히 드레인과 게이트의 중첩 영역에서 발생되는 깊은 공핍(deep depletion) 현상을 최소화함으로써 DSM 디바이스에서의 GIDL(Gate Induced Drain Leakage) 현상을 방지하여 디바이스 특성 및 신뢰성을 향상시키도록 하는 디에스엠 디바이스에서의 트랜지스터 제조방법에 관한 것이다.
일반적으로 CMOS 다바이스의 설계 방식이 DSM(Deep Sub-Micron)으로 전환되면서 숏 채널 효과(Short Channel Effect), GIDL. DIBL, 좁은 폭 효과(Narrow Width Effect), 핫 캐리어 효과(Hot Carrier Effect) 등과 같은 디바이스 특성 및 신뢰성을 감소시키는 여러가지 문제점이 부각되고 있다.
종래에는 DSM 디바이스의 트랜지스터를 제조하는 경우에 도1a 내지 도1e에 도시된 바와 같은 공정을 통해 제조한다. 먼저, 실리콘 기판에 웰(Well)을 형성하고 채널 이온주입 공정을 완료한 후 패드 산화막(Pad Oxide)을 습식 세정한다. 그후, 도1a에 도시된 바와 같이 실리콘 기판(1) 상에 FTP(Furnace Temperature Process) 방법으로 750∼850℃ 조건에서 30∼50Å 두께로 싱글 및 듀얼 산화 처리 공정을 진행하여 산화막(2)을 형성하고, 인시츄(in-situ)로 진행하여 게이트 형성을 위한 폴리 실리콘막(3)을 2000∼2200Å 두께로 증착한 후, 포토 리소그래피 방법으로 게이트 영역 설정을 위한 패터닝을 진행하여 포토레지스트(4)를 적층한다.
그리고, RIE(Reactive Ion Etching)을 시행하여 도1b에 도시된 바와 같이 게이트(3)를 형성하고, 750∼850℃ 조건에서 50∼70Å 두께로 게이트(3)의 측벽을 산화 처리하여 산화막(5)을 형성한 후, 포토 리소그래피 공정을 시행하고 주입 공정을 시행하여 게이트(3)의 주변에 LDD(6)를 형성한다. 그후, 도1c에 도시된 바와 같이 게이트 스페이스 형성을 위해 LPCVD(Low Pressure CVD) 공법으로 200∼300Å 두께의 TEOS(7; Tetra Ethyl Ortho Silicate)를 증착하고, 해당 TEOS(7) 위에 질화 실리콘막(8)을 증착한다.
이와 같이 질화 실리콘막(8)을 형성한 상태에서 황산(H2SO4)과 과산화 수소(H2O2)를 이용하여 습식 세정을 시행한후, 게이트(3) 양쪽 옆의 TEOS(7)와 질화 실리콘막(8)을 제거하고, 소오스와 드레인 영역 설정을 위한 포토 리소그래피에 의한 패터닝을 시행하여 이온 주입을 시행함으로써 도1d에 도시된 바와 같이 소오스(9)와 드레인(10)을 형성한다
그리고, 도1e과 같이 산화막(2)의 일부를 제거하여 코 살리사이드(11, 12; Co-Salicide)를 형성함과 아울러 게이트(3)상에 ILD막(15)을 형성하고, 해당 코 실리사이드(11, 12)에 텅스텐 플러그를 형성하여 소오스 단자(13)와 드레인 단자(14)를 형성함과 아울러 ILD막(15)상에 텅스텐 플러그를 형성하여 게이트 단자(16)를 형성한다.
이상과 같은 종래의 제조 공법으로 만든 DSM 디바이스의 트랜지스터는 드레인(10)과 게이트(3)의 중첩되는 영역(20)에서 발생되는 깊은 공핍(Deep Depletion)에 의해 유도되는 고 전계로 인하여 드레인 누설 전류 레벨이 급격히 증가하는 GIDL(Gate Induced Drain Leakage) 현상이 발생되어 디바이스의 특성 및 신뢰성이 저하되는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 그 목적은 드레인과 게이트의 중첩 영역에서 발생되는 깊은 공핍 현상을 최소화함으로써 DSM 디바이스에서의 GIDL 현상을 방지하여 디바이스 특성 및 신뢰성을 향상시키도록 하는 디에스엠 디바이스에서의 트랜지스터 제조방법을 제공하는데 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 디에스엠 디바이스에서의 트랜지스터 제조방법은, 실리콘 기판 상에 TEOS층을 LPCVD 공법으로 증착하는 공정과; 상기 TEOS층 상에 패터닝하고 Cl2 RIE를 시행하여 상기 TEOS층의 중앙부를 식각하여 개방한후 습식 세정하여 게이트의 영역을 형성하는 공정과; FTP 공법에 의해 싱글 및 듀얼 산화 공정을 진행하여 상기 TEOS층 상에 게이트 산화층을 형성하고, 인시츄(in-situ)로 진행하여 상기 게이트 산화층 상에 폴리 실리콘을 증착하여 폴리 실리콘층을 형성하는 공정과; CMP 공법으로 상기 TEOS층 상부가 개방되도록 상기 폴리 실리콘층을 제거하여 평탄화한 후, 게이트 폴리 실리콘의 측벽에 게이트 산화층과 TEOS층이 남아있도록 패터닝하고, RIE를 시행하여 게이트를 형성하되 게이트 부근의 상기 실리콘 기판상에 TEOS층이 남도록 에칭 조건을 조절하여 RIE를 진행하는 공정과; 상기 게이트와 해당 게이트 측벽의 게이트 산화층과 TEOS 상부를 패터닝하여 대 경사각 비대칭(Large Tilted Angle Asymmetry) LDD 주입 공정을 진행하여 상기 게이트 하부에 접하게 LDD 영역을 형성하는 공정과; LPCVD 방법으로 질화 실리콘을 증착하여 질화 실리콘층을 형성하고 자체 정렬 RIE(Self-aligned RED) 방법으로 해당 질화 실리콘층을 제거하여 게이트 스페이서을 형성하는 공정과; 이온 주입을 시행하여 소오스와 드레인을 형성하는 공정과; 습식 화학 처리를 통해 게이트 스페이서 부근의 상기 TEOS층 및 LDD 영역을 제거하고, 해당 TEOS층 및 LDD 영역을 제거한 위치에 코 실리사이드를 형성함과 아울러 게이트 상에 ILD막을 형성한 후 코 실리사이드상에 소오스 단자 및 드레인 단자를 형성하고 상기 ILD막상에 게이트 단자를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에서는 드레인과 게이트의 중첩 영역에서 깊은 공핍 현상을 최소화할 수 있는 버퍼 측벽 TEOS 층을 이용하여 게이트를 형성하는 공정과, 이로 인해 발생될 수 있는 핫 캐리어 효과를 완화할 수 있는 대 경사각 비대칭(Large Tilted Angle Asymmetry) LDD 주입공정을 적용함으로써 DSM 디바이스에 발생하는 GIDL 현상으로 인한 디바이스 특성 및 신뢰성 저하 문제를 해결한다.
본 발명에 따라 DSM 디바이스의 트랜지스터를 제조하는 경우에 도2a 내지 도2i에 도시된 바와 같은 공정을 통해 제조한다. 먼저, 실리콘 기판에 웰(Well)을 형성하고 채널 이온주입 공정을 완료한 후 패드 산화막(Pad Oxide)을 습식 세정한다. 그후, 도2a에 도시된 바와 같이 실리콘 기판(31) 상에 버퍼 측벽 및 소오스/드레인 이온 주입시 버퍼층으로 사용할 TEOS층(32)을 2000∼2200Å 두께로 증착하되 LPCVD 공법으로 증착하고, 게이트 영역을 형성하기 위하여 포토 리소그래피 방법으로 패터닝하여 TEOS(32)상에 포토 레지스트(33)를 적층한다.
그리고, 도2b에 도시된 바와 같이 Cl2를 이용해 RIE를 시행하여 TEOS층(32)의 중앙부를 식각하여 개방하고 해당 개방된 표면을 습식 세정하여 실리콘기판(31) 상에 게이트의 영역을 형성한다. 그후에, 도2c에 도시된 바와 같이, FTP(Furnace Temperature Process) 방법에 의해 750∼850℃ 조건에서 30∼50Å 두께로 싱글 및 듀얼 산화 공정을 진행하여 해당 TEOS층(32) 상에 게이트 산화층(33)을 형성하고, 인시츄(in-situ)로 진행하여 해당 게이트 산화층(33) 상에 폴리 실리콘을 4000∼4500Å 두께로 증착하여 폴리 실리콘층(34)를 형성한다. 이때, 게이트 산화층(33)의 형성시에 게이트 스택 및 측벽에도 동시에 산화층이 형성되기 때문에 게이트 측벽에 대해서 별도의 산화 공정을 진행하지 않아도 되어 공정을 단순화하는 장점이 있다.
또한, 도2d와 같이 CMP 방법으로 TEOS층(32) 상부가 개방되도록 폴리 실리콘층(34) 4000∼4500Å를 제거하여 평탄화한 후, 게이트 폴리 실리콘(33)의 측벽에 게이트 산화층(33)과 TEOS층(32)이 각각 30∼50Å 및 200∼300Å 만큼 남아있도록 포토 리소그래피 방법을 이용해 패터닝하여 포토 레지스트(35)를 적층하고, RIE를 시행하여 도2e와 같이 게이트(34)를 형성하되, 이때 실리콘 기판(31)상에 TEOS층(32)이 200∼300Å 만큼 남도록 에칭 조건을 조절하여 RIE를 진행한다.
그리고, 도2f와 같이 포토 리소그래피 공정을 진행하여 포토 레지스트(35)를 적층하고, 대 경사각 비대칭(Large Tilted Angle Asymmetry) LDD 주입 공정을 진행하여 LDD 영역(36, 37)을 형성한다. 이와 같은 대 경사각 비대칭 LDD 주입 공정을 시행하는 이유는 게이트 측벽에 산화층(33) 이외의 TEOS층(32)이 형성되어 있기 때문에, 기존의 LDD 주입 공정 진행시에 야기되는 LDD와 게이트 중첩 영역이 감소되면서 발생될 수 있는 핫 캐리어 효과와 같은 트랜지스터 특성 및 신뢰성을 감소시키는 원인을 방지하기 위함이다.
그후에, 도2g와 같이 스페이서 형성을 위하여 LPCVD 방법으로 질화 실리콘(SiN)을 700∼800Å 두께로 증착하여 질화 실리콘층(38)을 형성하고, 자체 정렬 RIE(Self-aligned RED) 방법으로 해당 질화 실리콘층(38)을 700∼800Å 만큼 제거하여 도2h와 같이 게이트 스페이서(38)을 형성한다. 또한, 소오스와 드레인을 형성하기 위하여 포토 리소그래피 및 이온 주입 공정을 시행하여 도2h와 같이 소오스(39)와 드레인(40)을 형성하는데, 이때 TEOS층(32)으로 인하여 극히 얕은 소오스/드레인 접합(junction; 41, 42)을 형성할 수 있다.
그리고, 도2f와 같이 살리사이드 공정을 위하여 습식 화학 공정을 통해 게이트 스페이서 부근의 TEOS층(32)과 LDD 영역(36, 37)을 제거하고, 해당 TEOS층(32)과 LDD 영역(36, 37)을 제거한 위치에 코 살리사이드(43, 44; Co-Salicide)를 형성하고, ILD막(45)을 형성한 후, 텅스텐 플러그를 형성하여, 코 실리사이드(43)상에 소오스 단자(46)를 형성하고, 코 실리사이드(44)상에 드레인 단자(48)를 형성하고, ILD막(45)상에 게이트 단자(47)를 형성한다.
이상과 같은 본 발명의 제조방법에 의해 제조된 디에스엠 디바이스의 트랜지스터는 도2i에 도시된 바와 같이 게이트로부터 이격된 위치에 드레인(40)이 얕게 형성되어 있는 구조를 가지므로 종래에 비하여 깊은 공핍 현상이 완화되어 GIDL을 감소시키게 된다.
상술한 바와 같이, 본 발명에서는 게이트의 측벽에 대해 TEOS층을 형성하는 공정을 먼저 진행한 후 게이트 산화층 및 게이트 전도체를 형성 함으로써 게이트 측벽을 종래에 비하여 두껍게 형성하고, 해당 두껍게 형성된 게이트 산화층, TEOS 측벽에 대 경사각 비대칭 LDD 주입 공정을 시행함으로써 핫 캐리어 효과로 인한 디바이스 특성 및 신뢰성 저하 문제를 해결할 수 있다.
또한, 본 발명은 게이트 형성을 위한 측벽 TEOS층을 RIE 한 후 게이트 산화층 형성 공정과 인시츄로 진행하여 폴리 실리콘을 증착하므로, 별도로 게이트 측벽에 대한 산화 처리를 하지 않아도, 게이트 측벽에 산화층과 TEOS층이 형성되어 공정을 단순화하게 된다.
그리고, 본 발명은 두꺼운 게이트 측벽과 실리콘 기판 상부에 TEOS층 상에서 소오스 및 드레인 형성을 위한 이온 주입 공정을 진행함으로써, 드레인의 위치를 게이트로부터 최대한 이격시킴과 아울러 얕은 소오스 및 드레인 접합을 형성할 수 있으므로, 트랜지스터 동작시 게이트와 드레인의 중첩 영역에 발생하는 깊은 공핍을 최소화할 수 있어서 GIDL을 감소시켜 디바이스 특성 및 신뢰성 저하의 문제를 해결한다.
도1a 내지 도1e는 종래 DSM 디바이스(Deep Sub-Micron Device)에서의 트랜지스터 제조 공정을 도시한 도.
도2a 내지 도2i는 본 발명에 따른 DSM 디바이스에서의 트랜지스터 제조 공정을 도시한 도.
* 도면의 주요 부분에 대한 부호의 설명 *
31; 실리콘 기판 32; TEOS층
33; 게이트 산화층 34; 게이트
36, 37; LDD 영역 39; 소오스
40; 드레인
Claims (7)
- 디에스엠 디바이스에서의 트랜지스터 제조방법에 있어서,실리콘 기판 상에 TEOS층을 LPCVD 공법으로 증착하는 공정과;상기 TEOS층 상에 패터닝하고 Cl2 RIE를 시행하여 상기 TEOS층의 중앙부를 식각하여 개방한후 습식 세정하여 게이트의 영역을 형성하는 공정과;FTP 공법에 의해 싱글 및 듀얼 산화 공정을 진행하여 상기 TEOS층 상에 게이트 산화층을 형성하고, 인시츄(in-situ)로 진행하여 상기 게이트 산화층 상에 폴리 실리콘을 증착하여 폴리 실리콘층을 형성하는 공정과;CMP 공법으로 상기 TEOS층 상부가 개방되도록 상기 폴리 실리콘층을 제거하여 평탄화한 후, 게이트 폴리 실리콘의 측벽에 게이트 산화층과 TEOS층이 남아있도록 패터닝하고, RIE를 시행하여 게이트를 형성하되 게이트 부근의 상기 실리콘 기판상에 TEOS층이 남도록 에칭 조건을 조절하여 RIE를 진행하는 공정과;상기 게이트와 해당 게이트 측벽의 게이트 산화층과 TEOS 상부를 패터닝하여 대 경사각 비대칭(Large Tilted Angle Asymmetry) LDD 주입 공정을 진행하여 상기 게이트 하부에 접하게 LDD 영역을 형성하는 공정과;LPCVD 방법으로 질화 실리콘을 증착하여 질화 실리콘층을 형성하고 자체 정렬 RIE(Self-aligned RED) 방법으로 해당 질화 실리콘층을 제거하여 게이트 스페이서을 형성하는 공정과;이온 주입을 시행하여 소오스와 드레인을 형성하는 공정과;습식 화학 처리를 통해 게이트 스페이서 부근의 상기 TEOS층 및 LDD 영역을 제거하고, 해당 TEOS층 및 LDD 영역을 제거한 위치에 코 실리사이드를 형성함과 아울러 게이트 상에 ILD막을 형성한 후 코 실리사이드상에 소오스 단자 및 드레인 단자를 형성하고 상기 ILD막상에 게이트 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 실리콘 기판 상에 TEOS층을 LPCVD 공법으로 증착하는 경우에 2000∼2200Å 두께로 증착하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 상기 TEOS층의 중앙부를 식각하는 경우에 2000∼2200Å 두께 만큼 식각하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 TEOS층 상에 게이트 산화층을 형성하는 경우에 750∼850℃ 조건에서 30∼50Å 두꼐로 형성하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 산화층 상에 폴리 실리콘을 증착하는 경우에 4000∼4500Å 두께로 증착하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 게이트 폴리 실리콘의 측벽에 게이트 산화층과 TEOS층이 남아있도록 패터닝하는 경우에, 각각 20∼50Å, 200∼300Å 만큼 남아있게 패터닝하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
- 제1항에 있어서,상기 RIE를 시행하여 게이트를 형성하는 경우에 게이트 부근의 상기 실리콘 기판상에 TEOS층이 200∼300Å 두께로 남도록 RIE를 진행하는 것을 특징으로 하는 디에스엠 디바이스에서의 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0100490A KR100539011B1 (ko) | 2003-12-30 | 2003-12-30 | 디에스엠 디바이스에서의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0100490A KR100539011B1 (ko) | 2003-12-30 | 2003-12-30 | 디에스엠 디바이스에서의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050070673A KR20050070673A (ko) | 2005-07-07 |
| KR100539011B1 true KR100539011B1 (ko) | 2005-12-27 |
Family
ID=37260727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0100490A KR100539011B1 (ko) | 2003-12-30 | 2003-12-30 | 디에스엠 디바이스에서의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100539011B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102065973B1 (ko) | 2013-07-12 | 2020-01-15 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
-
2003
- 2003-12-30 KR KR10-2003-0100490A patent/KR100539011B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050070673A (ko) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100338766B1 (ko) | 티(ｔ)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자 | |
| US7960790B2 (en) | Self-aligned planar double-gate transistor structure | |
| US9230959B2 (en) | FinFETs having dielectric punch-through stoppers | |
| US6908801B2 (en) | Method of manufacturing semiconductor device | |
| KR100868098B1 (ko) | 집적 회로 장치의 제조 방법, 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 | |
| US20090114979A1 (en) | FinFET Device with Gate Electrode and Spacers | |
| KR100498476B1 (ko) | 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법 | |
| US8372718B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| US20080079087A1 (en) | Semiconductor devices including multiple stress films in interface area and methods of producing the same | |
| KR100252039B1 (ko) | 자기정렬 콘택홀 형성방법 | |
| KR100539011B1 (ko) | 디에스엠 디바이스에서의 트랜지스터 제조방법 | |
| KR20040060565A (ko) | 반도체 소자의 더미 게이트 및 도핑을 이용한 이중 게이트산화막 제조방법 | |
| KR100481987B1 (ko) | 반도체 소자의 ｍｏｓ 커패시터 형성 방법 | |
| KR100400782B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100235625B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070071698A (ko) | 반도체 소자의 리세스 채널용 트렌치 형성방법 | |
| KR100497194B1 (ko) | 반도체 소자의 게이트 및 실리사이드 형성 방법 | |
| KR100353535B1 (ko) | 트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법 | |
| KR100589498B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100442784B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100400780B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100314478B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR100674645B1 (ko) | 반도체 소자 제조 방법 | |
| KR100562294B1 (ko) | 선택적 실리사이드층을 구비한 반도체 소자 및 상기실리사이드층의 형성 방법 | |
| KR100606952B1 (ko) | 반도체 소자의 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |