KR100536703B1 - Color signal conversion apparatus and method for video - Google Patents
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Abstract
본 발명은 시프터와 덧셈기만을 이용함으로써 하드웨어적인 로직 간소화 및 저전력화를 실현할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 하드웨어적인 로직이 복잡하고 사이즈가 큰 많은 수의 곱셈기들을 이용하여 RGB 신호를 YUV 신호 변환하는 종래 기술과는 달리, 고정된 계수 값을 일정한 값으로 근사화시키고, 곱셈기에 비해 상대적으로 간단한 로직 구조를 갖는 덧셈기와 시프터를 이용하여 RGB 신호를 YUV 신호로 변환시킴으로써, 색신호 변환 장치의 전체 로직 구조를 간소화할 수 있을 뿐만 아니라 색신호 변환 장치의 크기 및 제조 비용을 절감할 수 있는 것이다.The present invention enables hardware logic simplification and low power consumption by using only a shifter and an adder. To this end, the present invention uses a large number of multipliers having a complicated hardware logic and a large size to convert an RGB signal into a YUV signal. Unlike the prior art of converting, the overall logic of the color signal converter is approximated by a fixed coefficient value to a constant value, and by converting the RGB signal into a YUV signal using an adder and a shifter having a relatively simple logic structure compared to the multiplier. Not only can the structure be simplified, but the size and manufacturing cost of the color signal conversion device can be reduced.
Description
본 발명은 영상용 색신호 변환 기법에 관한 것으로, 더욱 상세하게는 RGB 신호를 YUV 색신호로 변환하는데 적합한 영상용 색신호 변환 장치 및 그 방법에 관한 것이다.The present invention relates to an image color signal conversion technique, and more particularly, to an image color signal conversion apparatus and method suitable for converting an RGB signal into a YUV color signal.
잘 알려진 바와 같이, 디지털 칼라 영상을 표현하는 방법으로는 RGB, YUV, YIQ, YCrCb 등 다양한 방법이 있으며, 여기에서 RGB는 칼라 텔레비전에 주로 이용되고, YUV, YIQ 및 YCrCb 등은 이미지 프로세싱 등에 주로 이용되고 있다.As is well known, there are various methods for representing digital color images, such as RGB, YUV, YIQ, YCrCb, where RGB is mainly used for color television, and YUV, YIQ and YCrCb are mainly used for image processing. It is becoming.
따라서, 칼라 영상을 처리하는데 있어서, 필요 또는 용도에 따라 상호간에 변환이 필요한데, 여기에서 본 발명은 RGB 색신호를 YUV 색신호로 변환하는 기법에 관련된다.Therefore, in processing a color image, a mutual conversion is necessary according to a need or a use, in which the present invention relates to a technique for converting an RGB color signal into a YUV color signal.
일반적으로, RGB 신호를 YUV 신호로 변환하는 데는 아래와 같은 수학식 1을 사용한다.In general, Equation 1 is used to convert an RGB signal into a YUV signal.
U = -0.147 R - 0.289 G + 0.436 BU = -0.147 R-0.289 G + 0.436 B
V = 0.615 R - 0.515 G - 0.100 BV = 0.615 R-0.515 G-0.100 B
즉, 종래 방법에 따라 RGB 신호를 YUV 신호로 변환하기 위해서는 각 RGB 입력 신호마다 적당한 계수를 곱한 다음 세 항을 더하는 방식으로 구현되고 있다.That is, according to the conventional method, in order to convert an RGB signal to a YUV signal, each RGB input signal is multiplied by an appropriate coefficient and then implemented by adding three terms.
따라서, 종래 방법에 따라 RGB 신호를 YUV 신호로 변환하는 로직에서는 필연적으로 많은 수의 곱셈기와 덧셈기를 필요로 한다.Therefore, the logic for converting an RGB signal to a YUV signal inevitably requires a large number of multipliers and adders.
잘 알려진 바와 같이, 곱셈기는 덧셈기 등과 비교해 볼 때 하드웨어적인 로직이 매우 복잡하고 사이즈가 크며 소모 전력이 크다는 문제가 있다. 따라서, 종래 방법에 따라 RGB → YUV 색신호 변환 로직을 구현하는 경우 설계가 매우 복잡하고 그 사이즈가 크며 소모 전력이 과다하게 되는 문제가 있다. 또한, 복잡한 로직 설계와 큰 사이즈는 결국 색신호 변환 로직의 가격 상승을 유발시키는 요인으로 작용하고 있는 실정이다.As is well known, the multiplier has a problem in that the hardware logic is very complicated, large in size, and high in power consumption compared to an adder. Therefore, when implementing the RGB to YUV color signal conversion logic according to the conventional method, there is a problem that the design is very complicated, its size is large, and the power consumption is excessive. In addition, the complicated logic design and large size eventually contribute to the price increase of the color signal conversion logic.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 시프터와 덧셈기만을 이용함으로써 하드웨어적인 로직 간소화 및 저전력화를 실현할 수 있는 영상용 색신호 변환 장치 및 그 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a color signal conversion apparatus and method for image that can realize hardware logic simplification and low power by using only a shifter and an adder.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, RGB 신호로 된 영상신호를 YUV 신호로 변환하는 장치에 있어서, 변환하고자 하는 RGB 신호를 제공하는 입력 수단과, 상기 입력 수단으로부터 제공되는 각 RGB 신호를 기 설정된 계수 조합에 따라 각각 시프팅 및 덧셈 처리하여 Y 신호를 생성하는 Y 신호 생성 수단과, 상기 입력 수단으로부터 제공되는 각 RGB 신호를 기 설정된 계수 조합에 따라 각각 시프팅 및 덧셈 처리하여 U 신호를 생성하는 U 신호 생성 수단과, 상기 입력 수단으로부터 제공되는 각 RGB 신호를 기 설정된 계수 조합에 따라 각각 시프팅 및 덧셈 처리하여 V 신호를 생성하는 V 신호 생성 수단과, 상기 생성된 각 YUV 신호를 다중화하여 출력하는 수단을 포함하는 영상용 색신호 변환 장치를 제공한다.According to an aspect of the present invention, there is provided an apparatus for converting an image signal of an RGB signal into a YUV signal, comprising: input means for providing an RGB signal to be converted, and each RGB provided from the input means; Y signal generating means for generating a Y signal by shifting and adding a signal according to a preset coefficient combination, and shifting and adding a RGB signal provided from the input means, respectively, according to a preset coefficient combination. U signal generating means for generating a signal, V signal generating means for generating a V signal by shifting and adding each RGB signal provided from the input means according to a predetermined combination of coefficients, and each of the generated YUV signals It provides a color signal conversion apparatus for an image comprising a means for multiplexing the output.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, RGB 신호로 된 영상신호를 YUV 신호로 변환하는 방법에 있어서, R 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 Y 신호용의 R 근사화 값을 생성하고, G 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 Y 신호용의 G 근사화 값을 생성하며, B 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 Y 신호용의 B 근사화 값을 생성하는 제 1 과정과, 상기 생성된 Y 신호용의 RGB 근사화 값을 덧셈하여 Y 신호를 생성하는 제 2 과정과, R 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 U 신호용의 R 근사화 값을 생성하고, G 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 U 신호용의 G 근사화 값을 생성하며, B 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 U 신호용의 B 근사화 값을 생성하는 제 3 과정과, 상기 생성된 U 신호용의 RGB 근사화 값을 덧셈하여 U 신호를 생성하는 제 4 과정과, R 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 V 신호용의 R 근사화 값을 생성하고, G 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 V 신호용의 G 근사화 값을 생성하며, B 신호를 기 설정된 계수 조합만큼 시프트한 후 덧셈하여 V 신호용의 B 근사화 값을 생성하는 제 5 과정과, 상기 생성된 V 신호용의 RGB 근사화 값을 덧셈하여 V 신호를 생성하는 제 6 과정과, 상기 생성된 각 YUV 신호를 다중화하는 제 7 과정을 포함하는 영상용 색신호 변환 방법을 제공한다.According to another aspect of the present invention, there is provided a method of converting an image signal of an RGB signal into a YUV signal, wherein the R signal is shifted by a predetermined combination of coefficients and then added to add an R approximation value for the Y signal. Generating a G approximation value for the Y signal by shifting the G signal by a predetermined combination of coefficients, and adding the shifted signal after shifting the B signal by a predetermined combination of coefficients, and generating a B approximation value for the Y signal. And a second process of generating the Y signal by adding the generated RGB approximation value for the Y signal, shifting the R signal by a predetermined combination of coefficients, and adding to generate the R approximation value for the U signal, and generating a G signal. Is shifted by a predetermined combination of coefficients and added to generate a G approximation value for the U signal, and the B signal is shifted by a predetermined combination of coefficients and then added to add the B approximation for the U signal. A third process of generating a normalized value, a fourth process of generating a U signal by adding the generated RGB approximation value for the U signal, and shifting the R signal by a predetermined combination of coefficients and then adding and approximating the R for the V signal. Generating a G approximation value for the V signal by generating a value, shifting the G signal by a predetermined combination of coefficients, and adding and generating a B approximation value for the V signal by shifting and adding the B signal by a predetermined combination of coefficients. And a fifth step of generating a V signal by adding the generated RGB approximation value for the V signal, and a seventh step of multiplexing the generated YUV signals. .
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 핵심 기술요지는, 하드웨어적인 로직이 복잡하고 사이즈가 큰 많은 수의 곱셈기들을 이용하여 RGB 신호를 YUV 신호 변환하는 전술한 종래 기술과는 달리, 고정된 계수 값을 일정한 값으로 근사화시키고, 곱셈기에 비해 상대적으로 간단한 로직 구조를 갖는 덧셈기와 시프터를 이용하여 RGB 신호를 YUV 신호로 변환한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.A key technical aspect of the present invention is to approximate a fixed coefficient value to a constant value, unlike the above-described conventional technique of converting an RGB signal to a YUV signal using a large number of multipliers with complex hardware logic and a large size. By converting an RGB signal to a YUV signal using an adder and a shifter having a relatively simple logic structure compared to a multiplier, it is easy to achieve the object of the present invention through such technical means.
도 1은 본 발명의 바람직한 실시 예에 따른 영상용 색신호 변환 장치의 블록구성도로서, 영상 메모리(102), Y 신호 생성 블록(104), U 신호 생성 블록(106), V 신호 생성 블록(108) 및 영상 다중화 블록(110)을 포함한다.FIG. 1 is a block diagram of an image color signal conversion apparatus according to an exemplary embodiment of the present invention, which includes an image memory 102, a Y signal generation block 104, a U signal generation block 106, and a V signal generation block 108. ) And image multiplexing block 110.
본 발명에서는 색신호 변환을 위한 고정된 계수 값을 1/2, 1/4, 1/8, 1/16, 1/32, 1/64 값의 조합으로 근사화시킨다. 이러한 근사화 한 RGB 값은 시프터를 이용하여 나타낼 수 있기 때문이며, 이를 통해 본 발명에서는 덧셈기와 시프터를 이용하여 색신호 변환을 구현한다.In the present invention, a fixed coefficient value for color signal conversion is approximated by a combination of 1/2, 1/4, 1/8, 1/16, 1/32, and 1/64 values. This approximated RGB value can be represented by using a shifter. Thus, the present invention implements color signal conversion using an adder and a shifter.
도 1을 참조하면, 영상 메모리(102)는 외부로부터 제공되는 RGB의 영상신호를 저장하는 것으로, 여기에 저장된 각 화소의 RGB 신호들은 도시 생략된 제어기로부터의 제어신호(CS)에 응답하여 Y 신호 생성 블록(104), U 신호 생성 블록(106) 및 V 신호 생성 블록(108)으로 각각 전달된다.Referring to FIG. 1, the image memory 102 stores an image signal of RGB provided from the outside, and the RGB signals of each pixel stored therein are Y signals in response to a control signal CS from a controller not shown. It is passed to the generation block 104, the U signal generation block 106 and the V signal generation block 108, respectively.
먼저, Y 신호 생성 블록(104)은 영상 메모리(102)로부터 RGB 신호를 제공받아 다수의 시프터와 덧셈기들을 이용하여 시프팅 및 덧셈 처리를 수행하는 방식으로 Y 신호를 생성하는 것으로, 이러한 Y 신호 생성 블록(104)은, 일 예로서 도 2에 도시된 바와 같이 구성할 수 있다.First, the Y signal generation block 104 generates an Y signal by receiving an RGB signal from the image memory 102 and performing shifting and addition processing using a plurality of shifters and adders. Block 104 may be configured as shown in FIG. 2 as an example.
도 2는 도 1에 도시된 Y 신호 생성 블록(104)의 블록구성도로서, R 처리 블록(202), G 처리 블록(204), B 처리 블록(206) 및 덧셈기(208)를 포함한다. 여기에서, R 처리 블록(202)은 세 개의 시프터(2021, 2023, 2025)와 덧셈기(2027)로 구성되고, G 처리 블록(204)은 세 개의 시프터(2041, 2043, 2045)와 덧셈기(2047)로 구성되며, B 처리 블록(206)은 세 개의 시프터(2061, 2063, 2065)와 덧셈기(2067)로 구성된다.FIG. 2 is a block diagram of the Y signal generation block 104 shown in FIG. 1, which includes an R processing block 202, a G processing block 204, a B processing block 206, and an adder 208. Here, the R processing block 202 consists of three shifters 2021, 2023, 2025 and the adder 2027, and the G processing block 204 includes three shifters 2041, 2043, 2045 and the adder 2047. The B processing block 206 is composed of three shifters 2061, 2063, 2065 and an adder 2067.
도 2를 참조하면, R 처리 블록(202)에 있어서, 시프터(2021)에서는 입력 R 값을 오른쪽으로 두 번 시프트하여 R/4 값을 출력하며, 시프터(2023)에서는 입력 R 값을 오른쪽으로 다섯 번 시프트하여 R/32 값을 출력하고, 시프터(2025)에서는 입력 R 값을 오른쪽으로 여섯 번 시프트하여 R/64 값을 출력하며, 덧셈기(2027)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 R 값을 생성한다.Referring to FIG. 2, in the R processing block 202, the shifter 2021 shifts the input R value to the right twice to output the R / 4 value, and the shifter 2023 shifts the input R value to the right by five. Shifts the output R / 32 value, shifter 2025 shifts the input R value six times to the right to output the R / 64 value, and adder 2027 adds each of these output values to approximate the R value. Create
다음에, G 처리 블록(202)에 있어서, 시프터(2041)에서는 입력 G 값을 오른쪽으로 한 번 시프트하여 G/2 값을 출력하며, 시프터(2043)에서는 입력 G 값을 오른쪽으로 네 번 시프트하여 G/16 값을 출력하고, 시프터(2045)에서는 입력 G 값을 오른쪽으로 다섯 번 시프트하여 G/32 값을 출력하며, 덧셈기(2047)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 G 값을 생성한다.Next, in the G processing block 202, the shifter 2041 shifts the input G value to the right once to output the G / 2 value, and the shifter 2043 shifts the input G value to the right four times. The G / 16 value is output, the shifter 2045 shifts the input G value to the right five times to output the G / 32 value, and the adder 2047 adds each of these output values to generate an approximated G value. .
또한, B 처리 블록(206)에 있어서, 시프터(2061)에서는 입력 B 값을 오른쪽으로 네 번 시프트하여 B/16 값을 출력하며, 시프터(2063)에서는 입력 B 값을 오른쪽으로 다섯 번 시프트하여 B/32 값을 출력하고, 시프터(2065)에서는 입력 B 값을 오른쪽으로 여섯 번 시프트하여 B/64 값을 출력하며, 덧셈기(2067)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 B 값을 생성한다.In the B processing block 206, the shifter 2061 shifts the input B value to the right four times to output the B / 16 value, and the shifter 2063 shifts the input B value to the right five times to B. A / 32 value is output, the shifter 2065 shifts the input B value to the right six times to output a B / 64 value, and the adder 2067 adds each of these output values to generate an approximated B value.
마지막으로, 덧셈기(208)에서는 세 개의 각 덧셈기(2027, 2047, 2067)로부터 제공되는 근사화된 각각의 RGB 값들을 덧셈함으로써, Y 신호를 생성하며, 이와 같이 생성된 Y 신호는 도 1의 영상 다중화 블록(110)으로 전달된다.Finally, the adder 208 generates a Y signal by adding approximated respective RGB values provided from each of the three adders 2027, 2047, and 2067, and the generated Y signal is the multiplexed image of FIG. Passed to block 110.
즉, 본 발명에 채용되는 Y 신호 생성 블록(104)에서는, 종래 기술에서와 같이 곱셈기를 이용함이 없이, 고정된 계수 값을 일정하게 근사화시킨 후 상술한 바와 같이 다수의 시프터와 덧셈기들을 이용하여 Y 신호를 생성한다.That is, in the Y signal generation block 104 employed in the present invention, without using a multiplier as in the prior art, a constant approximation of fixed coefficient values is performed, and then Y is generated using a plurality of shifters and adders as described above. Generate a signal.
상술한 바와 같이 본 발명에 따라 시프터와 덧셈기를 이용하여 Y 신호를 생성하는 과정은 아래의 수학식 2와 같이 표현할 수 있다.As described above, the process of generating the Y signal using the shifter and the adder according to the present invention may be expressed as Equation 2 below.
≒ (1/4+1/32+1/64) R + (1/2+1/16+1/32) G + (1/16+1/32+1/64) B 1 (1/4 + 1/32 + 1/64) R + (1/2 + 1/16 + 1/32) G + (1/16 + 1/32 + 1/64) B
= 0.2969 R + 0.5938 G + 0.1094 B = 0.2969 R + 0.5938 G + 0.1094 B
다시 도 1을 참조하면, U 신호 생성 블록(106)은 영상 메모리(102)로부터 RGB 신호를 제공받아 다수의 시프터와 덧셈기들을 이용하여 시프팅 및 덧셈 처리를 수행하는 방식으로 U 신호를 생성하는 것으로, 이러한 U 신호 생성 블록(106)은, 일 예로서 도 3에 도시된 바와 같이 구성할 수 있다.Referring back to FIG. 1, the U signal generating block 106 receives the RGB signal from the image memory 102 to generate the U signal by performing shifting and addition processing using a plurality of shifters and adders. The U signal generation block 106 may be configured as shown in FIG. 3 as an example.
도 3은 도 1에 도시된 U 신호 생성 블록(106)의 블록구성도로서, R 처리 블록(302), G 처리 블록(304), B 처리 블록(306) 및 덧셈기(308)를 포함한다. 여기에서, R 처리 블록(302)은 두 개의 시프터(3021, 3023)와 덧셈기(3025)로 구성되고, G 처리 블록(304)은 두 개의 시프터(3041, 3043)와 덧셈기(3045)로 구성되며, B 처리 블록(306)은 세 개의 시프터(3061, 3063, 3065)와 덧셈기(3067)로 구성된다.FIG. 3 is a block diagram of the U signal generation block 106 shown in FIG. 1, which includes an R processing block 302, a G processing block 304, a B processing block 306, and an adder 308. Here, the R processing block 302 is composed of two shifters 3021 and 3023 and the adder 3025, and the G processing block 304 is composed of two shifters 3041 and 3043 and the adder 3045. , B processing block 306 is composed of three shifters 3031, 3063, 3065 and adder 3067.
도 3을 참조하면, R 처리 블록(302)에 있어서, 시프터(3021)에서는 입력 R 값을 오른쪽으로 세 번 시프트하여 R/8 값을 출력하고, 시프터(3023)에서는 입력 R 값을 오른쪽으로 여섯 번 시프트하여 R/64 값을 출력하며, 덧셈기(3025)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 R 값을 생성한다.Referring to FIG. 3, in the R processing block 302, the shifter 3021 shifts the input R value three times to the right to output the R / 8 value, and the shifter 3023 shifts the input R value to the right six. R / 64 values are output by shifting times, and the adder 3025 adds each of these output values to generate an approximated R value.
다음에, G 처리 블록(304)에 있어서, 시프터(3041)에서는 입력 G 값을 오른쪽으로 두 번 시프트하여 G/4 값을 출력하고, 시프터(3043)에서는 입력 G 값을 오른쪽으로 다섯 번 시프트하여 G/32 값을 출력하며, 덧셈기(3045)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 G 값을 생성한다.Next, in the G processing block 304, the shifter 3041 shifts the input G value to the right twice to output a G / 4 value, and the shifter 3043 shifts the input G value to the right five times. A G / 32 value is output, and the adder 3045 adds each of these output values to generate an approximated G value.
또한, B 처리 블록(306)에 있어서, 시프터(3061)에서는 입력 B 값을 오른쪽으로 두 번 시프트하여 B/4 값을 출력하며, 시프터(3063)에서는 입력 B 값을 오른쪽으로 세 번 시프트하여 B/8 값을 출력하고, 시프터(3065)에서는 입력 B 값을 오른쪽으로 네 번 시프트하여 B/16 값을 출력하며, 덧셈기(3067)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 B 값을 생성한다.In the B processing block 306, the shifter 3031 shifts the input B value to the right twice to output the B / 4 value, and the shifter 3063 shifts the input B value to the right three times to B. A / 8 value is output, the shifter 3065 shifts the input B value to the right four times to output a B / 16 value, and the adder 3067 adds each of these output values to generate an approximated B value.
마지막으로, 덧셈기(308)에서는 세 개의 각 덧셈기(3025, 3045, 3067)로부터 제공되는 근사화된 각각의 RGB 값들을 덧셈함으로써, U 신호를 생성하며, 이와 같이 생성된 U 신호는 도 1의 영상 다중화 블록(110)으로 전달된다.Finally, the adder 308 generates the U signal by adding the approximated respective RGB values provided from each of the three adders 3025, 3045, and 3067, and the generated U signal is the multiplexed image of FIG. Passed to block 110.
상술한 바와 같이 본 발명에 따라 시프터와 덧셈기를 이용하여 U 신호를 생성하는 과정은 아래의 수학식 3과 같이 표현할 수 있다.As described above, the process of generating the U signal using the shifter and the adder according to the present invention may be expressed as Equation 3 below.
≒ -(1/8+1/64) R - (1/4+1/32) G + (1/4+1/8+1/16) B≒-(1/8 + 1/64) R-(1/4 + 1/32) G + (1/4 + 1/8 + 1/16) B
= -0.1406 R - 0.2813 G + 0.4375 B= -0.1406 R-0.2813 G + 0.4375 B
즉, 본 발명에 채용되는 U 신호 생성 블록(106)에서는, 종래 기술에서와 같이 곱셈기를 이용함이 없이, 고정된 계수 값을 일정하게 근사화시킨 후 상술한 바와 같이 다수의 시프터와 덧셈기들을 이용하여 U 신호를 생성한다.That is, in the U signal generation block 106 employed in the present invention, without using a multiplier as in the prior art, a fixed approximation of the fixed coefficient values is made and then U is generated using a plurality of shifters and adders as described above. Generate a signal.
다시 도 1을 참조하면, V 신호 생성 블록(108)은 영상 메모리(102)로부터 RGB 신호를 제공받아 다수의 시프터와 덧셈기들을 이용하여 시프팅 및 덧셈 처리를 수행하는 방식으로 V 신호를 생성하는 것으로, 이러한 V 신호 생성 블록(108)은, 일 예로서 도 4에 도시된 바와 같이 구성할 수 있다.Referring back to FIG. 1, the V signal generating block 108 receives the RGB signal from the image memory 102 and generates the V signal by shifting and adding using a plurality of shifters and adders. The V signal generation block 108 may be configured as shown in FIG. 4 as an example.
도 4는 도 1에 도시된 V 신호 생성 블록(108)의 블록구성도로서, R 처리 블록(402), G 처리 블록(404), B 처리 블록(406) 및 덧셈기(408)를 포함한다. 여기에서, R 처리 블록(402)은 두 개의 시프터(4021, 4023)와 덧셈기(4025)로 구성되고, G 처리 블록(404)은 두 개의 시프터(4041, 4043)와 덧셈기(4045)로 구성되며, B 처리 블록(406)은 세 개의 시프터(4061, 4063, 4065)와 덧셈기(4067)로 구성된다.FIG. 4 is a block diagram of the V signal generation block 108 shown in FIG. 1, which includes an R processing block 402, a G processing block 404, a B processing block 406, and an adder 408. Here, the R processing block 402 consists of two shifters 4021 and 4023 and the adder 4025, and the G processing block 404 consists of two shifters 4041 and 4043 and the adder 4045. , B processing block 406 is comprised of three shifters 4041, 4063, 4065 and adder 4067.
도 4를 참조하면, R 처리 블록(402)에 있어서, 시프터(4021)에서는 입력 R 값을 오른쪽으로 한 번 시프트하여 R/2 값을 출력하고, 시프터(4023)에서는 입력 R 값을 오른쪽으로 세 번 시프트하여 R/8 값을 출력하며, 덧셈기(4025)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 R 값을 생성한다.Referring to FIG. 4, in the R processing block 402, the shifter 4021 shifts the input R value to the right once to output the R / 2 value, and the shifter 4023 sets the input R value to the right. The R / 8 value is output by shifting times, and the adder 4025 adds each of these output values to generate an approximated R value.
다음에, G 처리 블록(404)에 있어서, 시프터(4041)에서는 입력 G 값을 오른쪽으로 한 번 시프트하여 G/2 값을 출력하고, 시프터(4043)에서는 입력 G 값을 오른쪽으로 여섯 번 시프트하여 G/64 값을 출력하며, 덧셈기(4045)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 G 값을 생성한다.Next, in the G processing block 404, the shifter 4041 shifts the input G value to the right once to output the G / 2 value, and the shifter 4043 shifts the input G value to the right six times. A G / 64 value is output, and the adder 4045 adds each of these output values to generate an approximated G value.
또한, B 처리 블록(406)에 있어서, 시프터(4061)에서는 입력 B 값을 오른쪽으로 네 번 시프트하여 B/16 값을 출력하며, 시프터(4063)에서는 입력 B 값을 오른쪽으로 다섯 번 시프트하여 B/32 값을 출력하고, 시프터(4065)에서는 입력 B 값을 오른쪽으로 여섯 번 시프트하여 B/64 값을 출력하며, 덧셈기(4067)에서는 이러한 각 출력 값들을 덧셈하여 근사화된 B 값을 생성한다.In the B processing block 406, the shifter 4041 shifts the input B value to the right four times to output the B / 16 value, and the shifter 4003 shifts the input B value to the right five times to B. A / 32 value is output, and the shifter 4065 shifts the input B value six times to the right to output a B / 64 value, and the adder 4067 adds each of these output values to generate an approximated B value.
마지막으로, 덧셈기(408)에서는 세 개의 각 덧셈기(4025, 4045, 4067)로부터 제공되는 근사화된 각각의 RGB 값들을 덧셈함으로써, V 신호를 생성하며, 이와 같이 생성된 V 신호는 도 1의 영상 다중화 블록(110)으로 전달된다.Finally, the adder 408 generates a V signal by adding approximated respective RGB values provided from each of the three adders 4025, 4045, and 4067, and the generated V signal is the image multiplexing of FIG. Passed to block 110.
상술한 바와 같이 본 발명에 따라 시프터와 덧셈기를 이용하여 V 신호를 생성하는 과정은 아래의 수학식 4와 같이 표현할 수 있다.As described above, the process of generating the V signal using the shifter and the adder according to the present invention may be expressed as Equation 4 below.
≒ (1/2+1/8) R - (1/2+1/64) G + (1/16+1/32+1/64) B1 (1/2 + 1/8) R-(1/2 + 1/64) G + (1/16 + 1/32 + 1/64) B
= 0.625 R - 0.516 G + 0.1094 B= 0.625 R-0.516 G + 0.1094 B
즉, 본 발명에 채용되는 V 신호 생성 블록(108)에서는, 종래 기술에서와 같이 곱셈기를 이용함이 없이, 고정된 계수 값을 일정하게 근사화시킨 후 상술한 바와 같이 다수의 시프터와 덧셈기들을 이용하여 V 신호를 생성한다.That is, in the V signal generation block 108 employed in the present invention, without using a multiplier as in the prior art, a constant approximation of the fixed coefficient value is performed, and then a number of shifters and adders are used as described above. Generate a signal.
다시, 도 1을 참조하면, Y 신호 생성 블록(104), U 신호 생성 블록(106) 및 V 신호 생성 블록(108)에 의해 각각 생성(즉, RGB를 YUV로 변환)된 YUV 신호들은 영상 다중화 블록(110)을 통해 다중화되어 도시 생략된 모니터 등의 수단으로 제공된다.Referring back to FIG. 1, YUV signals generated by the Y signal generation block 104, the U signal generation block 106, and the V signal generation block 108 (ie, RGB to YUV conversion) are image multiplexed. Multiplexed through block 110 is provided by means such as a monitor not shown.
이상 설명한 바와 같이 본 발명에 따르면, 하드웨어적인 로직이 복잡하고 사이즈가 큰 많은 수의 곱셈기들을 이용하여 RGB 신호를 YUV 신호 변환하는 전술한 종래 기술과는 달리, 고정된 계수 값을 일정한 값으로 근사화시키고, 곱셈기에 비해 상대적으로 간단한 로직 구조를 갖는 덧셈기와 시프터를 이용하여 RGB 신호를 YUV 신호로 변환시킴으로써, 색신호 변환 장치의 전체 로직 구조를 간소화할 수 있을 뿐만 아니라 색신호 변환 장치의 크기 및 제조 비용을 절감할 수 있다.As described above, according to the present invention, unlike the above-described conventional technique of converting an RGB signal to a YUV signal using a large number of multipliers with complex hardware logic and a large size, the fixed coefficient value is approximated to a constant value. By converting RGB signals to YUV signals using adders and shifters, which have a relatively simple logic structure compared to multipliers, the overall logic structure of the color signal converter can be simplified, and the size and manufacturing cost of the color signal converter can be reduced. can do.
도 1은 본 발명의 바람직한 실시 예에 따른 영상용 색신호 변환 장치의 블록구성도,1 is a block diagram of an image color signal conversion apparatus according to an embodiment of the present invention;
도 2는 도 1에 도시된 Y 신호 생성 블록의 블록구성도,FIG. 2 is a block diagram of a Y signal generation block shown in FIG. 1;
도 3은 도 1에 도시된 U 신호 생성 블록의 블록구성도,3 is a block diagram of a U signal generation block shown in FIG. 1;
도 4는 도 1에 도시된 V 신호 생성 블록의 블록구성도.FIG. 4 is a block diagram of the V signal generation block shown in FIG. 1; FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
102 : 영상 메모리 104 : Y 신호 생성 블록102: image memory 104: Y signal generation block
106 : U 신호 생성 블록 108 : V 신호 생성 블록106: U signal generation block 108: V signal generation block
110 : 영상 다중화 블록 202, 302, 402 : R 처리 블록110: image multiplexing block 202, 302, 402: R processing block
204, 304, 404 : G 처리 블록 206, 306, 406 : B 처리 블록204, 304, 404: G processing block 206, 306, 406: B processing block
208, 308, 408 : 덧셈기208, 308, 408: adder
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