KR100536241B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

Abstract

본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다. 본 발명에 따른 플라즈마 표시 장치는 본 발명에 따르면 파워 온 리셋 회로를 암 프로세서로 구성하고 영상부에서 출력되는 릴레이 온 신호를 검출하여 이 신호에 따라 리셋 신호를 소프트웨어적으로 가변한다. 이와 같이 하면 리셋 타임 불일치로 인해 회로가 소손되는 것을 방지할 수 있다.

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}

플라즈마 디스플레이 패널(plasma display panel, PDP)을 포함하는 플라즈마 표시 장치에 관한 것이다.

최근 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 플라즈마 표시 장치 등의 평면 표시 장치가 활발히 개발되고 있다.

이들 평면 표시 장치 중에서 플라즈마 표시 장치는 다른 평면 표시 장치에 비해 휘도 및 발광 효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, 플라즈마 표시 패널이 40인치 이상의 대형 표시 장치에서 종래의 음극선관(cathode ray tube, CRT)을 대체할 표시 장치로서 각광받고 있다.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 표시 장치는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형과 교류형으로 구분된다.

직류형 플라즈마 표시 장치는 전극이 방전 공간이 절연되지 않은 채 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면, 교류형 플라즈마 표시 장치에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.

이러한 PDP용 전원 장치는 역률 조건을 만족시키기 위해서 입력 AC 전원으로부터 전력을 공급받아서 역률을 보상하는 역률 보상(Power Factor Correction:PFC, 이하 PFC라고 함) 회로를 입력단에 구비하여 안정된 전원을 PDP로 제공한다.

즉, PDP 전원 장치에 AC 정격 전압이 입력되어 각 장치에 기본 전원이 인가되면, 영상용 신호처리를 수행하는 장치에서 PFC 기동을 위한 신호, 즉 PDP 전원 장치 내 릴레이(relay)를 온 시키는 신호가 출력되어 PDP 전원 장치로 입력된다.

그러면, PDP 전원 장치는 영상 신호용 전원을 출력하고, 구동 드라이버 스위치를 위한 전원을 출력한 후, PDP를 구동하기 위한 구동용 전원을 출력하여 PDP가 정상적인 동작을 수행할 수 있도록 한다.

한편, 구동 회로에 전압을 공급하는 전원단에는 각각 부트 스토리지 커패시터(boot storage capacitor)가 연결되어 있는데, 이러한 부트 스토리지 커패시터는 전원부로부터 입력되는 전원의 맥동을 고려하여 부트 스토리지 커패시터를 충전함으로써 전원이 다소 불안정하더라도 구동회로에 안정적인 전원을 공급할 수 있도록 하는 역할을 한다.

또한, 로직 회로 내에는 파워 온 리셋(power-on reset) 회로가 포함되어 있다. 로직 회로에 전원이 인가되면 FPGA(field programmable gate array)의 컨피겨레이션 타임(configuration time)이 필요하며, 컨피겨레이션이 완료되면 FPGA가 메모리로부터 데이터를 읽어들여서 구동파형과 데이터를 발생시키며 이에 따라 PDP가 동작한다. 이때, 컨피겨레이션 타임 동안 FPGA가 오동작 하는 것을 방지하기 위하여 FPGA에 파워 온 리셋(n-reset) 신호를 인가하며 컨피겨레이션이 완료되면 파워 온 리셋 신호를 소거하여 FPGA가 정상적으로 동작하도록 한다.

도 1은 이러한 종래의 FPGA 동작 타이밍도이다.

도 1에 도시한 바와 같이, 로직부를 동작시키기 위한 Vdd 전원이 온 되면 FPGA의 컨피겨레이션이 시작되어 FPGA의 게이트 어레이가 진행되고, 파워 온 리셋 회로의 RC 시정수에 따른 소정 시간이 경과되면 파워 온 리셋(n-reset) 신호가 로우 레벨에서 하이 레벨로 전환되며, 다시 소정시간 경과 후에 FPGA로 리셋 신호가 인가되면 FPGA가 초기화되고 메모리로부터 데이터를 다운로드 한다. 이때, 로직부에 Vdd 신호가 인가된 시간부터 FPGA에 리셋 신호가 인가될 때까지의 시간을 리셋 타임(reset time)이라 한다.

그런데, 파워 온 리셋 회로를 구비하지 않았거나 FPGA에 데이터가 충분히 기입되지 않은 상태에서 로직 프로그램이 수행되면 회로의 오동작을 유발하게 되고, 따라서 부트 스토리지 커패시터가 충전되는 시간과 로직 데이터가 출력되는 시간이 매치되지 않아서 전원 온시에 구동 회로가 소손될 우려가 있다. 그러므로 각각의 로직 회로에 사용되는 FPGA의 컨피겨레이션 데이터 사이즈에 따라 정확한 파워 온 리셋 신호를 인가할 필요가 있다.

한편, 종래의 파워 온 리셋 회로는 저항(R)과 커패시터(C)로 구성하였으며, RC 시정수로 파워 온 리셋 신호의 인가 시간(리셋 타임)을 조절하였다. 따라서 리셋 타임을 조절하기 위해서는 저항(R)과 커패시터(C)의 값을 바꿔주어야 하는 번거로움이 있을 뿐만 아니라, 파워 온 리셋 회로가 하드웨어적으로 구성되므로 FPGA별로 정확한 리셋 타임을 조절하는 것이 거의 불가능하였다. 따라서 많은 데이터를 요구하는 컨피겨레이션의 경우 미처 컨피겨레이션이 완료되기도 전에 리셋 타임이 경과되어 FPGA가 비정상적으로 동작하거나 구동보드에 소손을 입힐 수 있으며, 이를 방지하기 위해 도 1과 같이 충분한 리셋 타임을 확보해야 하므로 불필요한 시간이 낭비된다.

본 발명이 이루고자 하는 기술적 과제는 리셋 타임을 소프트웨어적으로 조절할 수 있는 파워 온 리셋 회로를 포함하는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.

이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 표시 장치는 전원을 공급하는 전원부; 외부로부터 입력되는 신호에 따라 영상 데이터 및 제어 신호를 출력하는 영상부; 상기 영상 데이터 및 제어 신호에 따라 상기 전원부로부터 공급된 전압과 전류를 이용하여 플라즈마 표시 패널이 구동되도록 하는 구동부; 상기 플라즈마 표시 패널을 구동하기 위한 데이터가 저장된 메모리와, 상기 메모리에 저장된 데이터를 다운받아서 상기 데이터에 따른 구동파형을 상기 구동부로 출력하는 FPGA(Field programmable gate array)를 포함하는 로직부; 및 상기 출력된 영상 데이터를 표시하는 패널부를 포함하며,

상기 로직부는,

상기 영상부에서 상기 전원부로 입력되는 릴레이 온 신호를 검출하고 일정 시간 경과 후에 상기 FPGA를 동작시키기 위한 신호를 상기 FPGA로 출력한다.

상기 로직부는,

상기 영상부로부터 출력되는 상기 릴레이 온 신호를 검출하는 릴레이 검출부; 및 상기 FPGA를 초기화하기 위하여 필요한 시간인 리셋 타임을 저장하고 있고, 상기 릴레이 검출부의 출력 신호에 따라 상기 기설정된 리셋 타임동안 내부 타이머를 동작시키며, 상기 리셋 타임이 경과되어 상기 내부 타이머의 동작이 멈추면 상기 FPGA를 동작시키기 위한 리셋 신호를 상기 FPGA로 출력하는 리셋 타임 조절부를 더 포함한다.

본 발명의 특징에 따른 플라즈마 표시 장치의 구동 방법은 전원을 공급하는 전원부, 외부로부터 입력되는 신호에 따라 영상 데이터 및 제어 신호를 출력하는 영상부, 상기 제어신호 및 상기 전원부로부터 공급된 전압과 전류를 이용하여 플라즈마 디스플레이 패널이 구동되도록 하는 구동부, 상기 플라즈마 표시 패널을 구동하기 위한 데이터가 저장된 메모리와, 상기 메모리에 저장된 데이터를 다운받아서 상기 데이터에 따른 구동파형을 상기 구동부로 출력하는 FPGA(Field programmable gate array)를 포함하는 로직부 및 상기 출력된 영상 데이터를 표시하는 패널부를 포함하는 플라즈마 표시 장치를 구동하는 방법으로서,

a) 상기 로직부가 상기 영상부로부터 상기 전원부로 인가되는 릴레이 온 신호를 검출하는 단계; 및 b) 상기 릴레이 온 신호 검출 후 일정 시간이 경과하면 상기 FPGA를 동작시키기 위한 신호를 상기 FPGA로 출력하는 단계를 포함한다.

이때, 상기 일정 시간은 상기 FPGA를 초기화하기 위하여 필요한 시간 리셋 타임이며,

상기 b) 단계는,

상기 로직부가 상기 릴레이 검출부의 출력 신호에 따라 기설정된 상기 리셋 타임동안 내부 타이머를 동작시키는 단계; 및 상기 리셋 타임이 경과되어 상기 내부 타이머의 동작이 멈추면 상기 FPGA를 동작시키기 위한 리셋 신호를 상기 FPGA로 출력하는 단계를 포함한다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 세부적인 내부 구성도이다.

도 2에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치(100)는 전원부(100), 구동부(200), 영상부(300), 로직부(400) 및 패널부(500)를 포함한다. 로직부(400)는 FPGA(410) 및 리셋타임 제어부(420)를 포함하며, 구동부(400)는 주사전극(Y 전극)에 인가되는 펄스를 생성하는 Y 구동부(220)와 유지전극(X 전극)에 인가되는 펄스를 생성하는 X 구동부(210) 및 어드레스 전극에 인가되는 펄스를 생성하는 어드레스 구동부(230)를 포함한다.

자세히 설명하면, 먼저 전원부(100)는 소정 크기의 전압과 전류를 구동부(200)와 영상부(300), 로직부(400) 및 패널부(500)와 같은 각 구성부로 공급하며, 구동부(200)는 전원부(100)로부터 공급된 전압과 전류를 이용하여 상기 플라즈마 표시 장치가 구동되도록 한다.

영상부(300)는 외부로부터 입력되는 신호에 따라 영상 데이터 및 제어 신호를 출력하고, 로직부(400)는 출력된 제어 신호에 따라 문자 및 영상을 포함하는 화상 데이터를 출력하며, 패널부(500)는 출력된 화상 데이터를 복원한다.

또한, 본 발명의 실시예에 따른 리셋 타임 제어부(420)는 스탠바이 전원으로 동작하는 암 프로세서(arm processor) 또는 마이크로컨트롤러를 사용하여 FPGA의 컨피겨레이션 타임에 따라 파워 온 리셋 신호가 인가되는 리셋 타임을 조절하며, 릴레이 검출부(421) 및 리셋타임 조절부(422)를 포함한다.

릴레이 검출부(421)는 전원부(100)의 PFC(도시하지 않음)를 동작시키는 릴레이 온 신호를 검출하며, 리셋 타임 조절부(422)는 릴레이 검출부(421)에서 출력된 신호에 따라 내부 타이머(도시하지 않음)를 동작시켜서 리셋 타임을 조절한다.

다음, 도 3을 참조하여 본 발명의 실시예에 따른 리셋타임 제어부(420)의 구성 및 동작에 대하여 자세하게 설명한다.

도 3은 본 발명의 실시예에 따른 FPGA 동작 타이밍도를 나타낸 것이다.

도 3에 도시된 바와 같이, 전원부(100)로 AC 전원이 입력되면 암 프로세서인 리셋타임 제어부(420)가 동작하기 시작한다. 또한 파워 온 리셋 신호가 하이 레벨에서 로우 레벨로 변환되며, 영상부(300)로부터 전원부(100)로 릴레이 온 신호가 인가되고 소정 시간 경과 후 전원부(100)에서 로직부(400)로 Vdd 신호를 인가한다.

또한, 릴레이 검출부(421)는 영상부(300)로부터 전원부(100)로 릴레이 온 신호가 인가되는 것을 검출하고 리셋 타임 조절부(422)로 신호를 출력한다. 그러면 리셋 타임 조절부(422)는 내부 타이머를 동작시킨다. 내부 타이머는 각 제품별로 로직부(400)에 사용되는 FPGA(410)에 따라 소프트웨어적으로 기설정된 리셋 타임이 경과되면 동작을 멈춘다. 타이머가 동작을 멈추면 리셋 타임 조절부(422)는 파워 온 리셋 신호를 로우 레벨에서 하이 레벨로 변환하여 FPGA(410)로 출력한다. 그러면 FPGA(410)가 메모리로부터 데이터를 다운로드하기 시작한다.

이와 같이 본 발명에 따르면 암 프로세서를 이용하여 소프트웨어적으로 FPGA에 따라 리셋 타임을 각각 다르게 설정할 수 있으며, 릴레이 온 신호를 검출하여 이에 따라 파워 온 리셋 신호를 출력하기 때문에 FPGA의 컨피겨레이션 데이터 사이즈의 변화에 관계없이 리셋 신호를 인가할 수 있다. 따라서 리셋 타임 불일치로 인해 회로가 소손되는 것을 방지할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.

이와 같이 본 발명에 따르면 FPGA의 컨피겨레이션 데이터 사이즈의 변화에 관계없이 리셋 신호를 가변할 수 있으므로 리셋 타임 불일치로 인해 회로가 소손되는 것을 방지할 수 있다.

도 1은 종래 기술에 따른 FPGA 구동 타이밍도이다.

도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 세부적인 내부 구성도이다.

도 3은 본 발명의 실시예에 따른 FPGA 구동 타이밍도이다.

Claims (4)

1. 전원을 공급하는 전원부;

   외부로부터 입력되는 신호에 따라 영상 데이터 및 제어 신호를 출력하는 영상부;

   상기 영상 데이터 및 제어 신호에 따라 상기 전원부로부터 공급된 전압과 전류를 이용하여 플라즈마 표시 패널이 구동되도록 하는 구동부;

   상기 플라즈마 표시 패널을 구동하기 위한 데이터가 저장된 메모리와, 상기 메모리에 저장된 데이터를 다운받아서 상기 데이터에 따른 구동파형을 상기 구동부로 출력하는 FPGA(Field programmable gate array)를 포함하는 로직부; 및

   상기 출력된 영상 데이터를 표시하는 패널부를 포함하며,

   상기 로직부는,

   상기 영상부에서 상기 전원부로 입력되는 릴레이 온 신호를 검출하고 일정 시간 경과 후에 상기 FPGA를 동작시키기 위한 신호를 상기 FPGA로 출력하는

   플라즈마 표시 장치.
2. 제1항에 있어서,

   상기 로직부는,

   상기 영상부로부터 출력되는 상기 릴레이 온 신호를 검출하는 릴레이 검출부; 및

   상기 FPGA를 초기화하기 위하여 필요한 시간인 리셋 타임을 저장하고 있고, 상기 릴레이 검출부의 출력 신호에 따라 상기 기설정된 리셋 타임동안 내부 타이머를 동작시키며, 상기 리셋 타임이 경과되어 상기 내부 타이머의 동작이 멈추면 상기 FPGA를 동작시키기 위한 리셋 신호를 상기 FPGA로 출력하는 리셋 타임 조절부

   를 더 포함하는 플라즈마 표시 장치.
3. 전원을 공급하는 전원부, 외부로부터 입력되는 신호에 따라 영상 데이터 및 제어 신호를 출력하는 영상부, 상기 제어신호 및 상기 전원부로부터 공급된 전압과 전류를 이용하여 플라즈마 디스플레이 패널이 구동되도록 하는 구동부, 상기 플라즈마 표시 패널을 구동하기 위한 데이터가 저장된 메모리와, 상기 메모리에 저장된 데이터를 다운받아서 상기 데이터에 따른 구동파형을 상기 구동부로 출력하는 FPGA(Field programmable gate array)를 포함하는 로직부 및 상기 출력된 영상 데이터를 표시하는 패널부를 포함하는 플라즈마 표시 장치를 구동하는 방법에 있어서,

   a) 상기 로직부가 상기 영상부로부터 상기 전원부로 인가되는 릴레이 온 신호를 검출하는 단계; 및

   b) 상기 릴레이 온 신호 검출 후 일정 시간이 경과하면 상기 FPGA를 동작시키기 위한 신호를 상기 FPGA로 출력하는 단계

   를 포함하는 플라즈마 표시 장치의 구동 방법.
4. 제3항에 있어서,

   상기 일정 시간은 상기 FPGA를 초기화하기 위하여 필요한 시간 리셋 타임이며,

   상기 b) 단계는,

   상기 로직부가 상기 릴레이 검출부의 출력 신호에 따라 기설정된 상기 리셋 타임동안 내부 타이머를 동작시키는 단계; 및

   상기 리셋 타임이 경과되어 상기 내부 타이머의 동작이 멈추면 상기 FPGA를 동작시키기 위한 리셋 신호를 상기 FPGA로 출력하는 단계

   를 포함하는 플라즈마 표시 장치의 구동 방법.