KR100532851B1 - Method for fabricating capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 하부 금속층 및 금속 배선을 동시에 상부 금속층보다 먼저 형성하고, MIM의 절연막을 형성한 후에 상부 금속층을 형성함으로써 미세 패턴의 MIM 캐패시터를 안정적으로 구현할 수 있는 MIM 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a metal-insulator-metal (MIM) capacitor, wherein a lower metal layer and a metal wiring are formed before the upper metal layer at the same time, and an upper metal layer is formed after forming an insulating film of the MIM. The present invention relates to a MIM capacitor manufacturing method capable of stably implementing a MIM capacitor having a fine pattern.
본 발명의 반도체 소자의 캐패시터 제조 방법은 소정의 소자가 형성된 기판상에 MIM 캐패시터의 하부 전극으로 사용될 하부 금속층을 증착하는 단계; 상기 하부 금속층을 패턴하여 식각하는 단계; 상기 기판상에 질화막 및 산화층을 증착하는 단계; 상기 하부 금속층 상부의 질화막을 제거하는 단계; 상기 기판상에 MIM의 절연막 및 상부 금속층을 증착하는 단계; 및 상부 금속층을 패턴하고 식각하여 MIM 캐패시터를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.A method of manufacturing a capacitor of a semiconductor device of the present invention includes depositing a lower metal layer to be used as a bottom electrode of a MIM capacitor on a substrate on which a predetermined device is formed; Patterning and etching the lower metal layer; Depositing a nitride film and an oxide layer on the substrate; Removing the nitride film over the lower metal layer; Depositing an insulating film and an upper metal layer of a MIM on the substrate; And forming a MIM capacitor by patterning and etching the upper metal layer.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 MIM 캐패시터의 상부 금속층을 먼저 식각하는 종래의 방식에서는 하부 금속층 및 금속 배선을 식각할 때 형성하는 포토레지스터(Photoresister)가 블로킹(Blocking)을 하지 못하여 상부 금속층을 어택(Attack)하는 문제 등이 발생할 수 있는데, 하부 금속층 및 금속 배선을 먼저 식각함으로써 이와 같은 문제점을 해결할 수 있다는 장점이 있다.Accordingly, in the method of manufacturing a capacitor of the semiconductor device of the present invention, in the conventional method of etching the upper metal layer of the MIM capacitor first, the photoresist formed when the lower metal layer and the metal wiring are etched cannot block the upper part. Problems such as attacking the metal layer may occur, which may be solved by etching the lower metal layer and the metal wire first.
Description
본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 하부 금속층 및 금속 배선을 동시에 상부 금속층보다 먼저 형성하고, MIM의 절연막을 형성한 후에 상부 금속층을 형성함으로써 디자인 룰(Design rule)이 0.28um 이하인 미세 패턴의 MIM 캐패시터를 안정적으로 구현할 수 있는 MIM 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a metal-insulator-metal (MIM) capacitor, wherein a lower metal layer and a metal wiring are formed before the upper metal layer at the same time, and an upper metal layer is formed after forming an insulating film of the MIM. The present invention relates to a MIM capacitor manufacturing method capable of stably implementing a MIM capacitor having a fine pattern having a design rule of 0.28 μm or less.
최근에 반도체 소자의 고집적화가 급진전됨에 따라 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 DRAM의 경우 셀 면적은 0.5㎛2이며, 이 경우 셀의 기본 구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2 이하로 작아져야 한다.Recently, as the integration of semiconductor devices is rapidly advanced, as the degree of integration increases, the area of a cell that reads and writes an electrical signal decreases. For example, in the case of 256 Mb DRAM, the cell area is 0.5 μm 2 , and in this case, the area of the capacitor, which is one of the basic components of the cell, should be reduced to 0.3 μm 2 or less.
이와 같은 반도체 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다. In order to secure high capacitance in a small area according to the improvement of the integration degree of the semiconductor device, a method of forming a capacitor with a dielectric film having a high dielectric constant, forming a thin dielectric film, or increasing the cross-sectional area of the capacitor has been proposed.
캐패시터의 단면적을 증가시키기 위해서 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리 실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.In order to increase the cross-sectional area of the capacitor, various techniques have been proposed, such as a technique for forming a stacked capacitor or a trench capacitor, or a technique using a hemispherical polysilicon film, but these techniques make the structure of the capacitor complicated and the process is too complicated. There are problems such as an increase in manufacturing cost and a decrease in yield.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐패시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.Usually, SiO 2 / Si 3 N 4 -based dielectric material is used as the dielectric film of the capacitor. Depending on the electrode material of the capacitor, a PIP (Poly Insulator Poly) capacitor or a MIM capacitor is used. Thin-film capacitors such as PIP capacitors or MIM capacitors are used in analog products that require the precision of capacitors, unlike MOS capacitors and junction capacitors, because they are bias-independent.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCC(Voltage Coefficient for Capacitor)과 TCC(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.In addition, the MIM capacitor has a disadvantage in that it is difficult to manufacture the capacitance per unit area much larger than that of the PIP capacitor, whereas the VCC (Voltage Coefficient for Capacitor) and the TCC (Temperature Coefficient for Capacitor) of the capacitance according to the voltage or temperature are applied to the PIP capacitor. It is very advantageous for producing precise analog products because it shows very good characteristics.
도 1a 내지 도 1d는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.1A to 1D are cross-sectional views of a capacitor manufacturing process according to the prior art.
먼저, 도 1a는 소정의 소자가 형성된 기판(1)상에 하부 금속층용 금속층(2), 절연막(3) 및 상부 금속층용 금속층(4)을 증착하고 포토레지스터(Photoresister)를 패턴(5)하는 단계이다. 이 때 상기 절연막은 PECVD(Plasma Enhanced Chemical Vapor Deposition, 이하 PECVD)로 증착된 질화막이다.First, FIG. 1A illustrates a method of depositing a lower metal layer metal layer 2, an insulating layer 3, and an upper metal layer metal layer 4 on a substrate 1 on which a predetermined element is formed, and then patterning a photoresist. Step. At this time, the insulating film is a nitride film deposited by PECVD (Plasma Enhanced Chemical Vapor Deposition, PECVD).
다음, 도 1b는 상기에서 형성된 패턴을 이용하여 상부 금속층용 금속층을 건식 식각으로 식각하여 상부 금속층(6)을 형성하는 단계이다. 이 때 상기 형성된 절연막이 식각 정지층(Etch stop layer)으로 이용된다.Next, FIG. 1B is a step of forming the upper metal layer 6 by etching the upper metal layer metal layer by dry etching using the pattern formed above. In this case, the formed insulating layer is used as an etch stop layer.
다음, 도 1c는 포토레지스터로 하부 금속층 패턴(7) 및 금속 배선 패턴(8)을 형성하는 단계이다. 이 때 하부 금속층 패턴을 상부 금속층보다 넓게 형성하는 이유는 하부 금속층 및 금속 배선을 형성할 때 발생할 수 있는 재증착을 블로킹하기 위해서 이다. Next, FIG. 1C is a step of forming the lower metal layer pattern 7 and the metal wiring pattern 8 with the photoresist. The reason for forming the lower metal layer pattern wider than the upper metal layer is to block redeposition that may occur when forming the lower metal layer and the metal wiring.
다음, 도 1d는 하부 금속층 패턴 및 금속 배선 패턴을 이용하여 절연막 및 하부 금속층용 금속층을 식각하여 하부 금속층(9) 및 금속 배선(10)을 형성하여 MIM 캐패시터 및 금속 배선을 형성하는 단계이다.Next, FIG. 1D is a step of forming an MIM capacitor and a metal wire by etching the insulating layer and the lower metal layer metal layer using the lower metal layer pattern and the metal wiring pattern to form the lower metal layer 9 and the metal wire 10.
한국 공개특허 제2003-0058317호는 하부전극을 지지하고 있는 산화물의 습식 제거시 식각용액에 층간 절연막이 어택받는 것을 방지하도록 하기 위해 식각 정지막을 형성하는 것이 특징이고, 한국 공개특허 제2002-0073822호는 유전막이 균일하게 형성되고 또한 단차피복성을 우수하게 하고, 하부전극의 측벽에 스페이서를 구비하는 것이 특징이다.Korean Patent Laid-Open Publication No. 2003-0058317 is characterized in that an etch stop layer is formed to prevent the interlayer insulating film from attacking the etching solution during the wet removal of the oxide supporting the lower electrode. Is characterized in that the dielectric film is uniformly formed and the step coverage is excellent, and the spacer is provided on the sidewall of the lower electrode.
그러나, 상기와 같은 종래의 기술들은 상부 금속층을 먼저 형성하고, 하부 금속층 및 금속 배선을 형성할 때, 포토레지스트로 상부 금속층을 블로킹하게 된다. 그러나, 절연막인 질화막과 포토레지스트의 식각 선택비가 높아서, 절연막을 식각할 때 포토레지스트의 로스(Loss)가 많이 발생하게 때문에 포토레지스트가 상부 금속층을 블로킹하지 못하여 상부 금속층을 어택하게 되는 문제점이 있다.However, the conventional techniques as described above block the upper metal layer with the photoresist when forming the upper metal layer first and then forming the lower metal layer and the metal wiring. However, since the etching selectivity of the nitride film and the photoresist as the insulating film is high, the loss of the photoresist occurs a lot when the insulating film is etched, so that the photoresist does not block the upper metal layer and thus the upper metal layer is attacked.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 하부 금속층 및 금속 배선을 상부 금속층보다 먼저 형성하고, MIM의 절연막을 형성한 후에 상부 금속층을 형성함으로써, 식각 공정시 포토레지스터의 로스에 의해 상부 금속층을 어택하는 문제점을 해결할 수 있는 MIM 캐패시터의 제조 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by forming the lower metal layer and the metal wiring before the upper metal layer, and after forming the insulating film of the MIM to form the upper metal layer, the photoresist during the etching process An object of the present invention is to provide a method for manufacturing a MIM capacitor that can solve the problem of attacking the upper metal layer by the loss.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 MIM 캐패시터의 하부 전극으로 사용될 하부 금속층을 증착하는 단계; 상기 하부 금속층을 패턴하여 식각하는 단계; 상기 기판상에 질화막 및 산화층을 증착하는 단계; 상기 하부 금속층 상부의 질화막을 제거하는 단계; 상기 기판상에 MIM의 절연막 및 상부 금속층을 증착하는 단계; 및 상부 금속층을 패턴하고 식각하여 MIM 캐패시터를 형성하는 단계에 의해 달성된다.The object of the present invention is to deposit a lower metal layer to be used as a lower electrode of a MIM capacitor on a substrate on which a predetermined element is formed; Patterning and etching the lower metal layer; Depositing a nitride film and an oxide layer on the substrate; Removing the nitride film over the lower metal layer; Depositing an insulating film and an upper metal layer of a MIM on the substrate; And patterning and etching the upper metal layer to form a MIM capacitor.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2e는 본 발명에 의한 MIM 캐패시터 제조 공정의 단면도이다.2A to 2E are cross-sectional views of a MIM capacitor manufacturing process according to the present invention.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 MIM의 하부 금속층을 형성할 금속층을 증착한 후에 패턴을 형성하는 단계이다. 이 때 상기 패턴은 하부 금속층의 패턴(21) 뿐만 아니라 필요한 금속 배선의 패턴(22)을 같이 형성하여도 무방하다. 상기 하부 금속층은 확산방지막/배선금속/확산방지막의 순으로 형성되며, 예컨데 확산방지막은 Ti, TiN, Ta, TaN 등의 고융점금속이나 그 질화물로 구성되며, 배선금속은 Al, Cu, Pd, W, Au, Ag 또는 이들의 합금으로서 전기전도성이 우수한 금속으로 구성된다.First, FIG. 2A is a step of forming a pattern after depositing a metal layer to form a lower metal layer of the MIM on a substrate on which a predetermined element is formed. In this case, the pattern may not only form the pattern 21 of the lower metal layer, but also the pattern 22 of the required metal wiring. The lower metal layer is formed in the order of diffusion barrier film / wiring metal / diffusion barrier film, for example, the diffusion barrier film is composed of a high melting point metal such as Ti, TiN, Ta, TaN or nitride thereof, the wiring metal is Al, Cu, Pd, W, Au, Ag or an alloy thereof is composed of a metal having excellent electrical conductivity.
다음, 도 2b는 상기 형성된 패턴을 이용하여 건식 식각하여 하부 금속층(23) 및 금속 배선(24)을 형성한 후에 PECVD로 질화막(25)을 증착하는 단계이다. 이 때 형성된 질화막은 이 후 CMP(Chemical Mechanical Polishing, 이하 CMP) 공정에서 CMP 보호층으로 사용하기 위해 증착한다.Next, FIG. 2B is a step of depositing the nitride film 25 by PECVD after dry etching using the formed pattern to form the lower metal layer 23 and the metal wiring 24. The nitride film formed at this time is then deposited for use as a CMP protective layer in a chemical mechanical polishing (CMP) process.
다음, 도 2c는 하부 금속층 및 금속 배선이 형성된 기판상에 IMD(InterMetallic Dielectric, 이하 IMD)(26)를 증착하고 CMP를 이용하여 평탄화하는 단계이다. 이 때, 상기 증착된 질화막이 CMP 보호층으로 사용된다. 또한, 상기 IMD는 산화막을 PECVD를 이용하여 증착한다.Next, FIG. 2C is a step of depositing an Intermetallic Dielectric (IMD) 26 on the substrate on which the lower metal layer and the metal wiring are formed and planarizing using CMP. At this time, the deposited nitride film is used as the CMP protective layer. In addition, the IMD deposits an oxide film using PECVD.
다음, 도 2d는 CMP에 의해 손상된 질화막(표면에 노출된 질화막)을 제거하고, MIM의 절연막(27) 및 상부 금속층용 금속층(28)을 증착한다. 이 때 상기 질화막의 제거는 블랭킷(Blanket) 건식 식각으로 제거한다. 또한 상기 MIM의 절연막은 200 내지 1000Å의 두께로 증착하고, 증착되는 물질은 Si3N4, SiO2, Al 2O3, TaON, TiO2, Ta2O5, ZrO2, (Ba,Sr)TiO3, (Pb,Zr)TiO 3 및 (Pb,La)(Zr,Ti)O3 중 어느 하나로 이루어진 단일층 또는 이들 중에서 선택된 복층이다.Next, FIG. 2D removes the nitride film (nitride film exposed on the surface) damaged by CMP, and deposits the insulating film 27 of the MIM and the metal layer 28 for the upper metal layer. At this time, the nitride film is removed by a blanket dry etching. In addition, the insulating film of the MIM is deposited to a thickness of 200 to 1000Å, and the deposited material is Si 3 N 4 , SiO 2 , Al 2 O 3 , TaON, TiO 2 , Ta 2 O 5 , ZrO 2 , (Ba, Sr) TiO 3 , (Pb, Zr) TiO 3 and (Pb, La) (Zr, Ti) O 3 It is a single layer or a multilayer selected from these.
다음, 도 2e는 상부 금속층용 금속층을 패턴하여 상부 금속층(29)을 형성하는 단계이다. 상부금속층도 하부금속층과 조성이 동일하거나 유사한 특성을 갖는다.Next, FIG. 2E is a step of forming the upper metal layer 29 by patterning the upper metal layer metal layer. The upper metal layer also has the same or similar properties as the lower metal layer.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 MIM 캐패시터의 상부 금속층을 먼저 식각하는 종래의 방식에서는 하부 금속층 및 금속 배선을 식각할 때 형성하는 포토레지스터(Photoresister)가 블로킹(Blocking)을 하지 못하여 상부 금속층을 어택(Attack)하는 문제등이 발생할 수 있는데, 하부 금속층 및 금속 배선을 먼저 식각함으로써 이와 같은 문제점을 해결할 수 있다는 장점이 있다.Accordingly, in the method of manufacturing a capacitor of the semiconductor device of the present invention, in the conventional method of etching the upper metal layer of the MIM capacitor first, the photoresist formed when the lower metal layer and the metal wiring are etched cannot block the upper part. Problems such as attacking the metal layer may occur, which may be solved by etching the lower metal layer and the metal wiring first.
도 1a 내지 도 1d는 종래기술에 의한 MIM 캐패시터 제조 공정의 단면도.1A to 1D are cross-sectional views of a prior art MIM capacitor manufacturing process.
도 2a 내지 도 2e는 본 발명에 의한 MIM 캐패시터 제조 공정의 단면도.2A to 2E are cross-sectional views of a MIM capacitor manufacturing process according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
23 : 하부 금속층 24 : 금속 배선23: lower metal layer 24: metal wiring
25 : CMP 보호층 26 : IMD25: CMP protective layer 26: IMD
27 : 절연막 29 : 상부 금속층27: insulating film 29: upper metal layer
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