KR100532508B1 - 고속 동작이 가능한 캠 - Google Patents

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Abstract

고속 동작이 가능한 캠이 개시된다. 본 발명의 실시예에 따른 캠은 비트라인과 반전 비트라인을 구비하는 비트라인 쌍, 제 1 메모리 셀, 제 2 메모리 셀, 매치 라인, 제 1 비교부 및 제 2 비교부를 구비한다. 제 1 메모리 셀은 데이터를 저장하는 제 1 저장부와, 상기 비트라인 쌍과 상기 제 1 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비한다. 제 2 메모리 셀은 데이터를 저장하는 제 2 저장부와, 상기 비트라인 쌍과 상기 제 2 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비한다. 제 1 비교부는 상기 매치 라인과 상기 제 1 저장부에 연결되며 서치 라인을 통하여 입력되는 서치 데이터와 상기 제 1 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단한다. 제 2 비교부는 상기 매치 라인과 상기 제 2 저장부에 연결되며 반전 서치 라인을 통하여 입력되는 상기 서치 데이터와 상기 제 2 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 상기 제 1 전압에 연결시키거나 차단한다. 본 발명에 따른 캠 및 메모리 어레이는 캠의 비교 동작과 데이터의 독출 및 기입 동작을 분리시켜 캠의 동작 속도를 개선시키고 서치 데이터에 의해서 매치 라인의 전압 레벨이 흔들리는 문제를 해결하는 장점이 있다.

Description

고속 동작이 가능한 캠{Content Addressable Memory having high speed operation}
본 발명은 캠(CAM :Content Addressable Memory)에 관한 것으로서 특히 고속 동작이 가능한 캠에 관한 것이다.
램(RAM)이나 롬(ROM)은 내부의 메모리 셀 어레이의 특정 위치를 지시하고 지시된 어드레스에 대응되는 저장 데이터를 출력하기 위하여 어드레스를 이용한다. 반면에 캠(CAM :Content Addressable Memory)은 외부 데이터를 수신하여 내부에 저장된 데이터와 매치(match)되는지 여부를 판단하기 위하여 비교하며 비교 결과에 대응되는 어드레스를 출력한다.
캠의 각각의 셀은 비교 로직을 구비한다. 캠으로 입력되는 데이터는 모든 셀들에 저장된 데이터와 비교되고, 출력되는 어드레스는 매치 결과를 나타낸다. 캠은 패턴(pattern)이나 리스트, 이미지 데이터등을 빨리 검색할 필요가 있는 응용분야에 많이 이용된다.
캠은 바이너리 캠(binary CAM)과 티캠(TCAM : Ternary CAM)으로 구분된다. 일반적인 바이너리 캠은 1과 0의 두 논리 상태 중 하나를 저장하기 위한 램(RAM) 셀을 구비한다.
바이너리 캠은 외부에서 제공되는 데이터(이하, 서치(search) 데이터라고 한다.)를 램(RAM) 셀에 저장된 데이터와 비교하고, 서치 데이터와 저장된 데이터가 일치되면 대응되는 매치 라인(match line)을 일정한 논리 상태로 설정하는 비교 회로를 구비한다.
바이너리 캠의 예들은 미국 특허번호 4,646,271 미국 특허번호 4,780,845 미국 특허번호 5,490,102 및 미국 특허번호 5,495,382에 개시되어 있다. 티 캠은 세 가지 논리 상태, 즉, "1", "0" 및 "돈 캐어(don't care)" 상태를 저장할 수 있다. 티 캠의 예는 미국 특허번호 5,319,590에 개시되어 있다.
도 1은 일반적인 티 캠 셀을 설명하는 회로도이다.
도 1을 참조하면, 일반적인 티 캠 셀(100)은 데이터를 저장하는 에스램 셀들(10, 20) 및 비교 회로(71, 72)를 구비한다. 에스램 셀(10)은 두 개의 인버터들(21, 22)을 구비하는 래치와 워드 라인(WL1)에 게이트가 연결되고 데이터 라인(D, /D)의 데이터를 래치로 전송하는 제 1 및 제 2 연결 트랜지스터(31, 32)를 구비한다.
마찬가지로, 에스램 셀(20)은 두 개의 인버터들(51, 52)을 구비하는 래치와 워드 라인(WL2)에 게이트가 연결되고 데이터 라인(D, /D)의 데이터를 래치로 전송하는 제 3 및 제 4 연결 트랜지스터(61, 62)를 구비한다.
비교 회로(71)는 제 1 및 제 2 비교 트랜지스터들(81, 82)을 구비한다. 제 1 및 제 2 비교 트랜지스터(81, 82)는 서로 직렬 연결되며 제 1 비교 트랜지스터(81)의 드레인이 매치 라인(43)과 연결되고 제 2 비교 트랜지스터(82)의 소스가 그라운드에 연결된다.
제 1 비교 트랜지스터(81)의 게이트는 반전 데이터 라인(/D)에 연결되고 제 2 비교 트랜지스터(82)의 게이트는 에스램 셀(10)의 인버터(22)의 출력에 연결된다.
비교 회로(72)는 제 3 및 제 4 비교 트랜지스터들(91, 92)을 구비한다. 제 3 및 제 4 비교 트랜지스터(91, 92)는 서로 직렬 연결되며 제 3 비교 트랜지스터(91)의 드레인이 매치 라인(43)과 연결되고 제 4 비교 트랜지스터(92)의 소스가 그라운드에 연결된다.
제 3 비교 트랜지스터(91)의 게이트는 데이터 라인(D)에 연결되고 제 4 비교 트랜지스터(92)의 게이트는 에스램 셀(20)의 인버터(51)의 출력에 연결된다.
도 1의 캠 셀(100)은 데이터가 전송되는 데이터 라인 쌍(D, /D)으로 데이터와 비교될 서치 데이터도 전송된다. 즉, 데이터를 전송하는 비트 라인과 서치 데이터를 전송하는 서치 라인이 하나의 라인으로 통합된 구조이다. 통합된 하나의 라인이 도 1의 데이터 라인 쌍(D, /D)이다.
도 1의 캠 셀(100)의 기입 동작을 살펴보면, 데이터 라인 쌍(D, /D)을 통하여 전송된 데이터가 번갈아 활성화되는 워드라인(WL1, WL2)에 의해서 에스램 셀들(10, 20)에 차례로 저장된다.
즉, 데이터 라인 쌍(D, /D)을 통하여 데이터가 전송되면 워드라인(WL1)이 턴 온 되어 에스램 셀(10)에 데이터가 저장된다. 그리고 다시 데이터 라인 쌍(D, /D)을 통하여 데이터가 전송되면 워드라인(WL2)이 턴 온 되어 에스램 셀(20)에 데이터가 저장된다.
데이터 라인 쌍(D, /D)을 통하여 서치 데이터가 전송된다. 그러면 비교 회로(71, 72)는 서치 데이터와 에스램 셀들(10, 20)에 저장된 데이터를 비교하고 비교 결과에 따라 매치 라인(43)의 논리 레벨을 결정한다.
그런데, 도 1의 캠 셀(100)을 살펴보면, 데이터 라인 쌍(D, /D)에 에스램 셀들(10, 20)의 연결 트랜지스터들(31, 32, 61, 62)이 직접 연결되고 비교 회로(71, 72)의 제 1 및 제 3 비교 트랜지스터(81, 91)가 직접 연결된다.
데이터 라인 쌍(D, /D)에 직접 연결되는 트랜지스터들이 많을수록 데이터 라인 쌍(D, /D)의 부하는 커진다. 데이터 라인 쌍의 부하가 크면 전송되는 데이터의 기입 및 독출 속도가 늦어지는 문제가 있다.
또한, 도 1의 캠 셀(100)은 데이터 라인 쌍(D, /D)에 비교 회로(71, 72)의 제 1 비교 트랜지스터(81) 및 제 3 비교 트랜지스터(91)가 직접 연결됨으로 인하여 매치 라인(43)의 전압 레벨이 흔들리는(fluctuate) 문제가 발생한다.
매치 라인(43)논리 하이 레벨로 프리 차지 되어 있고 에스램 셀(10)에 데이터 "0" 이 저장되고 반전 데이터 라인(/D)을 통하여 "1"의 값을 가지는 서치 데이터가 전송된다고 가정한다.
그러면, 비교 회로(71)의 제 1 및 제 2 비교 트랜지스터(81, 82)가 모두 턴 온 되는 것이 아니므로 매치 라인(43)의 논리 레벨은 그대로 유지되어야 하지만 제 1 비교 트랜지스터(81)가 서치 데이터에 의하여 턴 온 되므로 매치 라인(43)의 전압 레벨이 제 1 비교 트랜지스터(81)의 턴 온에 의해서 흔들리게 된다.
이와 같이, 도 1의 캠 셀(100)은 데이터 라인 쌍(D, /D)에 많은 트랜지스터들이 연결됨으로써 데이터 라인 쌍(D, /D)의 부하 증가로 인하여 독출 및 기입 동작 속도가 감소되며 캠 셀(100)의 비교 동작 시 매치 라인(43)의 전압 레벨이 안정되지 못하는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 비교 동작과 데이터의 독출 및 기입 동작을 분리시켜 동작 속도를 개선시키는 캠 셀을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 비교 동작과 데이터의 독출 및 기입 동작을 분리시켜 동작 속도를 개선시키는 캠 셀을 구비하는 메모리 어레이를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 캠은 비트라인과 반전 비트라인을 구비하는 비트라인 쌍, 제 1 메모리 셀, 제 2 메모리 셀, 매치 라인, 제 1 비교부 및 제 2 비교부를 구비한다.
제 1 메모리 셀은 데이터를 저장하는 제 1 저장부와, 상기 비트라인 쌍과 상기 제 1 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비한다.
제 2 메모리 셀은 데이터를 저장하는 제 2 저장부와, 상기 비트라인 쌍과 상기 제 2 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비한다.
제 1 비교부는 상기 매치 라인과 상기 제 1 저장부에 연결되며 서치 라인을 통하여 입력되는 서치 데이터와 상기 제 1 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단한다.
제 2 비교부는 상기 매치 라인과 상기 제 2 저장부에 연결되며 반전 서치 라인을 통하여 입력되는 상기 서치 데이터와 상기 제 2 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 상기 제 1 전압에 연결시키거나 차단한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 캠은 데이터를 전송하는 캠은 비트라인과 반전 비트라인을 구비하는 비트라인 쌍, 제 1 및 제 2 워드 라인, 매치 라인, 서치 데이터를 전송하는 서치 라인과 반전 서치 라인을 구비하는 서치 라인 쌍, 제 1 및 제 2 메모리 셀들 및 제 1 및 제 2 비교부를 구비한다.
제 1 및 제 2 메모리 셀들은 상기 제 1 및 제 2 워드 라인과 상기 비트라인 쌍에 각각 연결되며 상기 제 1 및 제 2 워드 라인이 활성화되면 상기 비트라인쌍을 통하여 전송되는 상기 데이터를 저장한다.
제 1 및 제 2 비교부들은 상기 제 1 및 제 2 메모리 셀과 상기 서치라인 쌍 및 상기 매치 라인에 연결되며 상기 제 1 및 제 2 메모리 셀에 저장된 상기 데이터와 상기 서치라인 쌍을 통하여 전송되는 서치 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단한다.
상기 제 1 및 제 2 비교부는 상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 일치하면 상기 매치 라인을 상기 제 1 전압으로부터 차단시킨다.
상기 제 1 및 제 2 비교부는 상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 불일치하면 상기 매치 라인을 상기 제 1 전압에 연결시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 어레이는 칼럼(column) 방향의 N 개의 비트라인 쌍, 로우(row) 방향의 M 개의 어드레스 라인 쌍 및 상기 N 개의 비트라인 쌍 각각 및 상기 M 개의 어드레스 라인 쌍 각각에 연결되는 N x M 메모리 장치들을 구비한다.
상기 각각의 메모리 장치는 상기 칼럼 방향의 비트라인 쌍으로부터 인가되는 데이터를 상기 메모리 장치로 전송하는 비트라인과 반전 비트라인을 구비하는 비트라인 쌍, 상기 각각의 어드레스 라인 쌍에 연결되는 제 1 및 제 2 워드 라인, 매치 라인, 서치 데이터를 전송하는 서치 라인과 반전 서치 라인을 구비하는 서치 라인 쌍, 제 1 및 제 2 메모리 셀들 및 제 1 및 제 2 비교부들을 구비한다.
제 1 및 제 2 메모리 셀들은 제 1 및 제 2 워드 라인과 상기 비트라인 쌍에 각각 연결되며 상기 제 1 및 제 2 워드 라인이 활성화되면 상기 비트라인쌍을 통하여 전송되는 상기 데이터를 저장한다.
제 1 및 제 2 비교부들은 상기 제 1 및 제 2 메모리 셀과 상기 서치라인 쌍 및 상기 매치 라인에 연결되며 상기 제 1 및 제 2 메모리 셀에 저장된 상기 데이터와 상기 서치라인 쌍을 통하여 전송되는 서치 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 캠의 구조를 설명하는 회로도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 캠(200)은 비트라인(BL)과 반전 비트라인(/BL)을 구비하는 비트라인 쌍(BL, /BL), 제 1 메모리 셀(210), 제 2 메모리 셀(220), 매치 라인(ML), 제 1 비교부(230) 및 제 2 비교부(240)를 구비한다.
제 1 메모리 셀(210)은 데이터(DATA) 및 반전 데이터(/DATA)를 저장하는 제 1 저장부(215)와 제 1 연결 수단들(216, 217)을 구비한다.
제 1 연결 수단들(216, 217)은 비트라인 쌍(BL, /BL)과 제 1 저장부(215)를 연결하고 비트라인 쌍(BL, /BL)을 통하여 입력되는 데이터(DATA)를 제 1 저장부(215)로 인가한다.
좀 더 설명하면, 제 1 저장부(215)는 래치를 형성하는 제 1 인버터(I1) 및 제 2 인버터(I2)를 구비한다. 제 1 연결 수단들(216, 217)은 제 1 인버터(I1)를 비트라인(BL)에 연결시키는 제 1 서브 연결 수단(216) 및 제 2 인버터(I2)를 반전 비트라인(BL)에 연결시키는 제 2 서브 연결 수단(217)을 구비한다.
제 2 메모리 셀(220)은 데이터(DATA)를 저장하는 제 2 저장부(225)와 제 2 연결 수단들(226, 227)을 구비한다. 제 2 연결 수단들(226, 227)은 비트라인 쌍(BL, /BL)과 제 2 저장부(225)를 연결하고 비트라인 쌍(BL, /BL)을 통하여 입력되는 데이터(DATA)를 제 2 저장부(225)로 인가한다.
좀 더 설명하면, 제 2 저장부(225)는 래치를 형성하는 제 3 인버터(I3) 및 제 4 인버터(I4)를 구비한다.
제 2 연결 수단들(226, 227)은 제 3 인버터(I3)를 상기 비트라인(BL)에 연결시키는 제 3 서브 연결 수단(226) 및 제 4 인버터(I4)를 반전 비트라인(/BL)에 연결시키는 제 4 서브 연결 수단(227)을 구비한다.
제 1 비교부(230)는 매치 라인(ML)과 제 1 저장부(215)에 연결되며 서치 라인(SL)을 통하여 입력되는 서치 데이터(SD)와 제 1 저장부(215)에 저장되는 데이터에 응답하여 매치 라인(ML)을 소정의 제 1 전압(VSS)에 연결시키거나 차단한다.
좀 더 설명하면, 제 1 비교부(230)는 매치 라인(ML)과 제 1 전압(VSS) 사이에 직렬로 연결되는 제 1 및 제 2 스위칭 소자들(SW1, SW2)을 구비하고, 제 1 스위칭 소자(SW1)는 제 1 저장부(215)에 연결되는 제 1 제어 입력을 구비하고, 제 2 스위칭 소자(SW2)는 서치 라인(SL)에 연결되는 제 2 제어 입력을 구비한다.
제 2 비교부(240)는 매치 라인(ML)과 제 2 저장부(225)에 연결되며 반전 서치 라인 (/SL)을 통하여 입력되는 서치 데이터(SD)와 제 2 저장부(225)에 저장되는 데이터에 응답하여 상기 매치 라인(ML)을 제 1 전압(VSS)에 연결시키거나 차단한다.
좀 더 설명하면, 제 2 비교부(240)는 매치 라인(ML)과 제 1 전압(VSS) 사이에 직렬로 연결되는 제 3 및 제 4 스위칭 소자들(SW3, SW4)을 구비하고, 제 3 스위칭 소자(SW3)는 제 2 저장부(225)에 연결되는 제 3 제어 입력을 구비하고, 제 4 스위칭 소자(SW4)는 반전 서치 라인 (/SL)에 연결되는 제 4 제어 입력을 구비한다.
제 1 전압(VSS)은 접지 전압이다. 제 1 연결 수단들(216, 217) 및 제 2 연결 수단들(226, 227)은 각각 제 1 및 제 2 워드 라인(WL1, WL2)에 연결된다. 제 1 저장부(215) 및 제 2 저장부(225)는 모스(MOS)트랜지스터를 구비한다.
이하, 도 2를 참조하여 본 발명의 실시예에 따른 캠의 구조 및 동작이 상세히 설명된다.
도 2의 캠(200)은 도 1의 캠(100)과 달리 데이터(DATA) 및 반전 데이터(/DATA)가 전송되는 라인과 서치 데이터가 전송되는 라인이 분리된다. 즉, 데이터(DATA) 및 반전 데이터(/DATA)는 비트라인 쌍(BL, /BL)을 통하여 전송되고 서치 데이터(SD) 및 반전 서치 데이터(/SD)는 서치 라인 쌍(SL, /SL)을 통하여 전송된다.
데이터 기입 및 독출 동작이 수행되는 비트 라인 쌍(BL, /BL)과 비교 동작을 수행하기 위한 서치 라인 쌍(SL, /SL)이 분리되며 비트 라인 쌍(BL, /BL)에 연결되는 트랜지스터들의 수가 도 1의 데이터 라인 쌍(D, /D)에 연결되는 트랜지스터들의 수보다 적다.
따라서 도 2의 비트 라인 쌍(BL, /BL)의 부하가 도 1의 데이터 라인 쌍(D, /D)의 부하보다 적으며 데이터 독출 및 기입 동작의 동작 속도가 개선될 수 있다.
또한, 제 1 비교부(230)의 제 1 및 제 2 스위칭 소자(SW2)가 제 1 저장부(215) 및 서치 라인(SL)과 연결되는 방법이 도 1의 비교 회로(71)의 제 1 및 제 2 비교 트랜지스터들(81, 82)이 에스램 셀(10)의 인버터(22) 및 반전 데이터 라인(/D)과 연결되는 방법과 다르다.
역시, 제 2 비교부(240)의 제 3 및 제 4 스위칭 소자(SW4)가 제 2 저장부(225) 및 반전 서치 라인 (/SL)과 연결되는 방법이 도 1의 비교 회로(72)의 제 3 및 제 4 비교 트랜지스터들(91, 92)이 에스램 셀(20)의 인버터(51) 및 데이터 라인(D)과 연결되는 방법과 다르다.
이러한 연결 방법의 차이에 의해서 도 2의 캠(200)은 매치 라인의 전압 레벨이 흔들리는 것을 방지할 수 있다. 이에 대해서는 후술한다.
도 3은 도 2의 캠의 동작을 설명하는 표이다.
도 2 및 도 3을 참조하여 캠(200)의 동작에 대하여 설명한다. 제 1 메모리 셀(210)에 저장될 데이터(DATA) 및 반전 데이터(/DATA)가 비트 라인 쌍(BL, /BL)을 통하여 전송된다. 워드 라인(WL1)이 하이 레벨로 활성화되면 제 1 연결 수단들(216, 217)이 턴 온 된다.
제 1 연결 수단들(216, 217)은 제 1 서브 연결 수단(216) 및 제 2 서브 연결 수단(217)을 구비한다. 제 1 서브 연결 수단(216) 및 제 2 서브 연결 수단(217)은 워드 라인(WL1)에 게이트가 연결되는 엔모스 트랜지스터이다.
제 1 연결 수단들(216, 217)이 턴 온 되면 비트라인 쌍(BL, /BL)을 통하여 전송된 데이터(DATA) 및 반전 데이터(/DATA)가 제 1 및 제 2 인버터(I2)로 구성된 제 1 저장부(215)에 저장되고 워드 라인(WL1)이 비활성화 된다.
다음으로, 제 2 메모리 셀(220)에 저장될 데이터(DATA) 및 반전 데이터(/DATA)가 비트 라인 쌍(BL, /BL)을 통하여 전송된다. 워드 라인(WL2)이 하이 레벨로 활성화되면 제 2 연결 수단들(226, 227)이 턴 온 된다.
제 2 연결 수단들(226, 227)은 제 3 서브 연결 수단(226) 및 제 4 서브 연결 수단(227)을 구비한다. 제 3 서브 연결 수단(226) 및 제 4 서브 연결 수단(227)은 워드 라인(WL2)에 게이트가 연결되는 엔모스 트랜지스터이다.
제 2 연결 수단들(226, 227)이 턴 온 되면 비트라인 쌍(BL, /BL)을 통하여 전송된 데이터(DATA) 및 반전 데이터(/DATA)가 제 3 및 제 4 인버터(I4)로 구성된 제 2 저장부(225)에 저장되고 워드 라인(WL2)이 비활성화 된다.
캠(200)의 검색과 비교 동작에 대해서 설명된다. 매치 라인(ML)의 전압 레벨이 하이 레벨로 프리차지 된 상태에서 서치 데이터(SD) 및 반전 서치 데이터(/SD)는 서치 라인 쌍(SL, /SL)을 통하여 전송된다.
본 발명에서는 설명의 편의를 위하여 매치 라인(ML)의 전압 레벨이 처음에는 하이 레벨로 프리차지 된다고 설명하였으나, 반드시 하이 레벨로만 프리차지 되는 것은 아니며 로우 레벨로 프리차지 될 수 있음은 당업자에게는 자명하다.
만일 입력되는 서치 데이터(SD)와 저장된 데이터(DATA)가 불일치 한다면 매치 라인(ML)의 논리 레벨이 변화된다. 즉, 서치 데이터(SD)와 저장된 데이터(DATA)가 불일치하면 매치 라인(ML)의 논리 레벨은 로우 레벨로 변화된다.
그러나 서치 데이터(SD)와 저장된 데이터(DATA)가 일치하면 매치 라인(ML)의 논리 레벨은 하이 레벨을 그대로 유지한다.
비트라인(BL)에 "0"과 반전 비트라인(/BL)에 "1"이 인가되어 제 1 메모리 셀(210)에 "0"이 저장되고, 비트라인(BL)에 "0"과 반전 비트라인(/BL)에 "1"이 인가되어 제 2 메모리 셀(220)에도 "0"이 저장된다고 가정한다.
서치 라인(SL)으로 "0"이 전송되고 반전 서치 라인(/SL)으로 "1"이 전송된다고 가정한다.
제 1 저장부(215)의 제 1 노드(N1)는 "1"의 값을 가지고 제 2 저장부(225)의 제 2 노드(N2)는 "0"의 값을 가진다.
제 1 비교부(230)의 제 1 스위칭 소자(SW1) 및 제 2 스위칭 소자(SW2)는 엔모스 트랜지스터이다. 제 1 스위칭 소자(SW1)의 게이트는 제 1 제어 입력에 의하여 제어된다. 여기서 제 1 제어 입력은 제 1 노드(N1)에서 출력되는 논리 값이다.
제 2 스위칭 소자(SW2)의 게이트는 제 2 제어 입력에 의하여 제어된다. 여기서 제 2 제어 입력은 서치 라인(SL)에서 출력되는 서치 데이터(SD)의 논리 값이다.
제 1 노드(N1)의 논리 값이 "1"이고 서치 데이터(SD)가 "0"이므로 제 1 스위칭 소자(SW1)는 턴 온 되지만 제 2 스위칭 소자(SW2)는 턴 오프 된다.
따라서, 매치 라인(ML)은 제 1 전압(VSS), 즉 접지 전압과 연결되지 아니한다.
제 2 비교부(240)의 제 3 스위칭 소자(SW3) 및 제 4 스위칭 소자(SW4)는 엔모스 트랜지스터이다. 제 3 스위칭 소자(SW3)의 게이트는 제 3 제어 입력에 의하여 제어된다. 여기서 제 3 제어 입력은 제 2 노드(N2)에서 출력되는 논리 값이다.
제 4 스위칭 소자(SW4)의 게이트는 제 4 제어 입력에 의하여 제어된다. 여기서 제 4 제어 입력은 반전 서치 라인 (/SL)에서 출력되는 반전 서치 데이터(/SD)의 논리 값이다. 제 2 노드(N2)의 논리 값이 "0"이고 반전 서치 데이터(/SD)가 "1"이므로 제 4 스위칭 소자(SW4)는 턴 온 되지만 제 3 스위칭 소자(SW3)는 턴 오프 된다.
따라서, 매치 라인(ML)은 제 1 전압(VSS), 즉 접지 전압과 연결되지 아니한다. 이와 같이, 매치 라인(ML)의 전압 레벨은 초기의 하이 레벨 상태를 그대로 유지하므로 캠(200)은 서치 데이터(SD)와 저장된 데이터(DATA)가 일치하는 상태이다.
위의 가정과 반대로 서치 라인(SL)으로 "1"이 전송되고 반전 서치 라인(/SL)으로 "0"이 전송된다고 가정한다. 제 1 저장부(215)의 제 1 노드(N1)는 "1"의 값을 가지고 제 2 저장부(225)의 제 2 노드(N2)는 "0"의 값을 가진다.
그러면, 제 3 스위칭 소자(SW3)와 제 4 스위칭 소자(SW4)는 모두 턴 오프 되지만 제 1 스위칭 소자(SW1)와 제 2 스위칭 소자(SW2)는 모두 턴 온 된다. 따라서, 매치 라인(ML)은 제 1 전압(VSS), 즉 접지 전압과 연결된다.
이와 같이, 매치 라인(ML)의 전압 레벨은 초기의 하이 레벨 상태에서 로우 레벨 상태로 변화되므로 캠(200)은 서치 데이터(SD)와 저장된 데이터(DATA)가 불일치 하는 상태이다.
도 1의 캠 셀(100)과 같이 서치 라인 쌍(SL, /SL)이 제 1 및 제 3 스위칭 소자(SW3)에 직접 연결되면 서치 데이터(SD)와 데이터(DATA)의 일치 또는 불일치에 상관없이 서치 데이터(SD)의 입력에 의해서 매치 라인(ML)의 전압 레벨이 흔들린다.
그러나, 도 2의 캠(200)은 도 1의 캠(100)과 달리 매치 라인(ML)에 직접 연결된 제 1 및 제 3 스위칭 소자(SW3)에 서치 라인 쌍(SL, /SL)이 직접 연결되지 아니하므로 서치 데이터(SD)의 입력에 의하여 매치 라인(ML)의 전압 레벨이 흔들리는 문제를 해결할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 캠 및 메모리 어레이는 캠의 비교 동작과 데이터의 독출 및 기입 동작을 분리시켜 캠의 동작 속도를 개선시키고 서치 데이터에 의해서 매치 라인의 전압 레벨이 흔들리는 문제를 해결하는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 티 캠 셀을 설명하는 회로도이다.
도 2는 본 발명의 실시예에 따른 캠의 구조를 설명하는 회로도이다.
도 3은 도 2의 캠의 동작을 설명하는 표이다.

Claims (19)

  1. 비트라인과 반전 비트라인을 구비하는 비트라인 쌍 ;
    데이터를 저장하는 제 1 저장부와, 상기 비트라인 쌍과 상기 제 1 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비하는 제 1 메모리 셀 ;
    데이터를 저장하는 제 2 저장부와, 상기 비트라인 쌍과 상기 제 2 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비하는 제 2 메모리 셀 ;
    매치 라인 ;
    상기 매치 라인과 상기 제 1 저장부에 연결되며 서치 라인을 통하여 입력되는 서치 데이터와 상기 제 1 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단하는 제 1 비교부 ; 및
    상기 매치 라인과 상기 제 2 저장부에 연결되며 반전 서치 라인을 통하여 입력되는 상기 서치 데이터와 상기 제 2 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 상기 제 1 전압에 연결시키거나 차단하는 제 2 비교부를 구비하는 것을 특징으로 하는 캠(CAM : Content Addressable Memory).
  2. 제 1항에 있어서, 상기 제 1 저장부는,
    래치를 형성하는 제 1 인버터 및 제 2 인버터를 구비하는 것을 특징으로 하는 캠.
  3. 제 1항에 있어서, 상기 제 1 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 1 및 제 2 스위칭 소자들을 구비하고,
    상기 제 1 스위칭 소자는 상기 제 1 저장부에 연결되는 제 1 제어 입력을 구비하고, 상기 제 2 스위칭 소자는 상기 서치 라인에 연결되는 제 2 제어 입력을 구비하는 것을 특징으로 하는 캠.
  4. 제 1항에 있어서, 상기 제 2 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 3 및 제 4 스위칭 소자들을 구비하고,
    상기 제 3 스위칭 소자는 상기 제 2 저장부에 연결되는 제 3 제어 입력을 구비하고, 상기 제 4 스위칭 소자는 상기 반전 서치 라인에 연결되는 제 4 제어 입력을 구비하는 것을 특징으로 하는 캠.
  5. 제 1항에 있어서, 상기 제 1 연결 수단들 및 상기 제 2 연결 수단들은 각각,
    제 1 및 제 2 워드 라인에 연결되는 것을 특징으로 하는 캠.
  6. 데이터를 전송하는 비트라인과 반전 비트라인을 구비하는 비트라인 쌍 ;
    제 1 및 제 2 워드 라인 ;
    매치 라인 ;
    서치 데이터를 전송하는 서치 라인과 반전 서치 라인을 구비하는 서치 라인 쌍 ;
    상기 제 1 및 제 2 워드 라인과 상기 비트라인 쌍에 각각 연결되며 상기 제 1 및 제 2 워드 라인이 활성화되면 상기 비트라인쌍을 통하여 전송되는 상기 데이터를 저장하는 제 1 및 제 2 메모리 셀들; 및
    상기 제 1 및 제 2 메모리 셀과 상기 서치라인 쌍 및 상기 매치 라인에 연결되며 상기 제 1 및 제 2 메모리 셀에 저장된 상기 데이터와 상기 서치라인 쌍을 통하여 전송되는 서치 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단하는 제 1 및 제 2 비교부들을 구비하는 것을 특징으로 하는 캠(CAM : Content Addressable Memory).
  7. 제 6항에 있어서, 상기 제 1 및 제 2 비교부는,
    상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 일치하면 상기 매치 라인을 상기 제 1 전압으로부터 차단시키는 것을 특징으로 하는 캠.
  8. 제 6항에 있어서, 상기 제 1 및 제 2 비교부는,
    상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 불일치하면 상기 매치 라인을 상기 제 1 전압에 연결시키는 것을 특징으로 하는 캠.
  9. 제 6항에 있어서, 상기 제 1 메모리 셀은,
    상기 데이터를 저장하는 제 1 저장부와, 상기 제 1 워드 라인에 연결되어 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비하고,
    상기 제 2 메모리 셀은
    상기 데이터를 저장하는 제 2 저장부와, 상기 제 2 워드 라인에 연결되어 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비하는 것을 특징으로 하는 캠.
  10. 제 9에 있어서, 상기 제 1 저장부는,
    래치를 형성하는 제 1 인버터 및 제 2 인버터를 구비하고,
    상기 제 2 저장부는,
    래치를 형성하는 제 3 인버터 및 제 4 인버터를 구비하는 것을 특징으로 하는 캠.
  11. 제 6항에 있어서, 상기 제 1 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 1 및 제 2 스위칭 소자들을 구비하고,
    상기 제 1 스위칭 소자는 상기 제 1 저장부에 연결되는 제어 입력을 구비하고, 상기 제 2 스위칭 소자는 상기 서치 라인에 연결되는 제어 입력을 구비하는 것을 특징으로 하는 캠.
  12. 제 6항에 있어서, 상기 제 2 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 3 및 제 4 스위칭 소자들을 구비하고,
    상기 제 3 스위칭 소자는 상기 제 2 저장부에 연결되는 제어 입력을 구비하고, 상기 제 4 스위칭 소자는 상기 반전 서치 라인에 연결되는 제어 입력을 구비하는 것을 특징으로 하는 캠.
  13. 칼럼(column) 방향의 N 개의 비트라인 쌍 및 로우(row) 방향의 M 개의 어드레스 라인 쌍 ; 및
    상기 N 개의 비트라인 쌍 각각 및 상기 M 개의 어드레스 라인 쌍 각각에 연결되는 N x M 메모리 장치들을 구비하고,
    상기 각각의 메모리 장치는,
    상기 칼럼 방향의 비트라인 쌍으로부터 인가되는 데이터를 상기 메모리 장치로 전송하는 비트라인과 반전 비트라인을 구비하는 비트라인 쌍 ;
    상기 각각의 어드레스 라인 쌍에 연결되는 제 1 및 제 2 워드 라인 ;
    매치 라인 ;
    서치 데이터를 전송하는 서치 라인과 반전 서치 라인을 구비하는 서치 라인 쌍 ;
    상기 제 1 및 제 2 워드 라인과 상기 비트라인 쌍에 각각 연결되며 상기 제 1 및 제 2 워드 라인이 활성화되면 상기 비트라인쌍을 통하여 전송되는 상기 데이터를 저장하는 제 1 및 제 2 메모리 셀들 ; 및
    상기 제 1 및 제 2 메모리 셀과 상기 서치라인 쌍 및 상기 매치 라인에 연결되며 상기 제 1 및 제 2 메모리 셀에 저장된 상기 데이터와 상기 서치라인 쌍을 통하여 전송되는 서치 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단하는 제 1 및 제 2 비교부들을 구비하는 것을 특징으로 하는 메모리 어레이.
  14. 제 13항에 있어서, 상기 제 1 및 제 2 비교부는,
    상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 일치하면 상기 매치 라인을 상기 제 1 전압으로부터 차단시키는 것을 특징으로 하는 메모리 어레이.
  15. 제 13항에 있어서, 상기 제 1 및 제 2 비교부는,
    상기 비트라인을 통하여 전송되는 데이터와 상기 서치 라인을 통하여 전송되는 상기 서치 데이터가 서로 불일치하면 상기 매치 라인을 상기 제 1 전압에 연결시키는 것을 특징으로 하는 메모리 어레이.
  16. 제 13항에 있어서, 상기 제 1 메모리 셀은,
    상기 데이터를 저장하는 제 1 저장부와, 상기 제 1 워드 라인에 연결되어 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비하고,
    상기 제 2 메모리 셀은
    상기 데이터를 저장하는 제 2 저장부와, 상기 제 2 워드 라인에 연결되어 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비하는 것을 특징으로 하는 메모리 어레이.
  17. 제 16에 있어서, 상기 제 1 저장부는,
    래치를 형성하는 제 1 인버터 및 제 2 인버터를 구비하고,
    상기 제 2 저장부는,
    래치를 형성하는 제 3 인버터 및 제 4 인버터를 구비하는 것을 특징으로 하는 메모리 어레이.
  18. 제 13항에 있어서, 상기 제 1 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 1 및 제 2 스위칭 소자들을 구비하고,
    상기 제 1 스위칭 소자는 상기 제 1 저장부에 연결되는 제어 입력을 구비하고, 상기 제 2 스위칭 소자는 상기 서치 라인에 연결되는 제어 입력을 구비하는 것을 특징으로 하는 메모리 어레이.
  19. 제 13항에 있어서, 상기 제 2 비교부는,
    상기 매치 라인과 상기 제 1 전압 사이에 직렬로 연결되는 제 3 및 제 4 스위칭 소자들을 구비하고,
    상기 제 3 스위칭 소자는 상기 제 2 저장부에 연결되는 제어 입력을 구비하고, 상기 제 4 스위칭 소자는 상기 반전 서치 라인에 연결되는 제어 입력을 구비하는 것을 특징으로 하는 메모리 어레이.
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