KR100532482B1

KR100532482B1 - Amplifier circuits having output delay time capable of varying selectively according to a common mode voltage level and replica delay circuit with the amplifier circuit and internal clock generation circuit with the replica delay circuit

Info

Publication number: KR100532482B1
Application number: KR10-2003-0087990A
Authority: KR
Inventors: 박원기
Original assignee: 삼성전자주식회사
Priority date: 2003-05-12
Filing date: 2003-12-05
Publication date: 2005-12-02
Also published as: KR20040098493A

Abstract

공통 모드 전압 레벨에 따라 선택적으로 변경되는 출력 지연 시간을 가지는 증폭 회로와 이를 구비하는 리플리카 지연 회로 및 이 리플리카 지연 회로를 구비하는 내부 클럭 발생 회로가 개시된다. 본 발명에 따른 증폭 회로는 제1 증폭기와 제2 증폭기를 구비하는 것을 특징으로 한다. 제1 증폭기는 입력 신호들에 응답하여 내부 신호들을 출력하고, 제어신호들에 응답하여 내부 신호들의 공통 모드 전압 레벨을 변경시킨다. 제2 증폭기는 내부 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 출력 신호를 출력하고, 내부 신호들의 공통 모드 전압 레벨이 변경될 때, 출력 신호의 듀티 사이클(duty cycle)을 변경시킨다. 본 발명에 따른 증폭 회로는 필요에 따라 선택적으로 출력 신호의 위상을 지연시키거나 앞당길 수 있는 장점이 있다.Disclosed are an amplifying circuit having an output delay time selectively changed according to a common mode voltage level, a replica delay circuit having the same, and an internal clock generating circuit including the replica delay circuit. The amplifying circuit according to the present invention is characterized by having a first amplifier and a second amplifier. The first amplifier outputs internal signals in response to the input signals, and changes the common mode voltage level of the internal signals in response to the control signals. The second amplifier compares the voltage levels of the internal signals, outputs the output signal according to the comparison result, and changes the duty cycle of the output signal when the common mode voltage level of the internal signals is changed. The amplification circuit according to the present invention has the advantage of selectively delaying or advancing the phase of the output signal as needed.

Description

공통 모드 전압 레벨에 따라 선택적으로 변경되는 출력 지연 시간을 가지는 증폭 회로와 이를 구비하는 리플리카 지연 회로 및 이 리플리카 지연 회로를 구비하는 내부 클럭 발생 회로{Amplifier circuits having output delay time capable of varying selectively according to a common mode voltage level and replica delay circuit with the amplifier circuit and internal clock generation circuit with the replica delay circuit}An amplifier circuit having an output delay time selectively changed according to a common mode voltage level, a replica delay circuit having the same, and an internal clock generating circuit having the replica delay circuit to a common mode voltage level and replica delay circuit with the amplifier circuit and internal clock generation circuit with the replica delay circuit}

본 발명은 증폭 회로에 관한 것으로서, 특히, 증폭 회로를 이용한 신호의 지연에 관한 것이다.The present invention relates to an amplifier circuit, and more particularly, to a delay of a signal using the amplifier circuit.

일반적으로 증폭 회로는 입력 신호를 소정의 비율로 증폭하여 그 증폭된 신호를 출력한다. 이러한 증폭 회로의 일례로서, 종래기술에 따른 차동 증폭기가 도 1에 도시된다. 도 1을 참고하면, 차동 증폭기(10)는 부하 PMOS 트랜지스터들(PM1, PM2), 차동 NMOS 트랜지스터들(NM1, NM2), 및 전류원 NMOS 트랜지스터(NM3)를 구비한다. 상기와 같이 구성된 종래의 차동 증폭기(10)는 출력 신호(OUT)의 출력 시점이 일정하다. 즉, 상기 차동 NMOS 트랜지스터들(NM1, NM2)의 게이트들에 입력 신호들(IN, INB)이 인가된 후, 노드(NOD)로부터 출력 신호(OUT)가 출력되기까지 일정한 시간이 걸린다. 상술한 것과 같이, 증폭 회로는 증폭 과정에서 걸리는 시간 동안 입력 신호를 지연시켜 출력하기 때문에 지연회로로서 사용되는 경우가 있다. 그러나 종래의 증폭 회로는 그 지연 시간이 고정되어 있기 때문에 가변적인 지연을 요구하는 응용 회로에서 사용되기에는 어려운 것이다.In general, an amplifier circuit amplifies an input signal at a predetermined ratio and outputs the amplified signal. As an example of such an amplifier circuit, a differential amplifier according to the prior art is shown in FIG. Referring to FIG. 1, the differential amplifier 10 includes load PMOS transistors PM1 and PM2, differential NMOS transistors NM1 and NM2, and a current source NMOS transistor NM3. The conventional differential amplifier 10 configured as described above has a constant output time point of the output signal OUT. That is, after the input signals IN and INB are applied to the gates of the differential NMOS transistors NM1 and NM2, it takes a certain time from the node NOD to the output signal OUT. As described above, the amplifying circuit may be used as a delay circuit because the amplifying circuit delays and outputs the input signal for the time taken in the amplifying process. However, the conventional amplification circuit is difficult to be used in an application circuit requiring a variable delay because its delay time is fixed.

한편, 반도체 메모리 장치와 메모리 컨트롤러간의 데이터 전송에서는 데이터를 소정 주파수의 클럭 신호에 동기하여 전송하는 I/O 인터페이스 방식이 사용된다. 이러한 I/O 인터페이스 방식에서는 버스(bus)의 부하가 커지고 전송 속도가 빨라짐에 따라 클럭 신호와 데이터가 정확한 시간적 동기를 이루는 것이 매우 중요하다. 즉, 데이터가 클럭 신호의 에지 혹은 센터에 정확히 위치되도록 하기 위해, 데이터를 전송하는 각 구성요소에 제공되는 클럭 신호는 데이터가 각 구성요소를 통하여 버스에 실리는데 걸리는 시간으로 역보상되어야 한다. 따라서 반도체 메모리 장치에서는 외부 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 내부클럭 발생회로가 사용된다. 이러한 내부클럭 발생회로는 위상 동기 루프(phase locked loop, 이하, PLL이라 함) 또는 지연 동기 루프(delay locked loop, 이하, DLL이라 함)로 구현될 수 있다. DLL로 구현되는 내부클럭 발생회로의 일예가 도 2에 도시된다.On the other hand, in the data transfer between the semiconductor memory device and the memory controller, an I / O interface method for transferring data in synchronization with a clock signal of a predetermined frequency is used. In this I / O interface method, it is very important that the clock signal and data achieve accurate time synchronization as the bus load increases and the transfer speed increases. In other words, in order for the data to be located exactly at the edge or center of the clock signal, the clock signal provided to each component that transmits the data must be back compensated by the time it takes for the data to be loaded onto the bus through each component. Therefore, in the semiconductor memory device, an internal clock generation circuit that receives an external clock signal and generates an internal clock signal is used. The internal clock generator may be implemented as a phase locked loop (hereinafter referred to as a PLL) or a delay locked loop (hereinafter referred to as a DLL). An example of an internal clock generation circuit implemented with a DLL is shown in FIG.

도 2는 종래기술에 따른 내부 클럭 발생 회로와 반도체 메모리 장치의 일부인 데이터 출력 회로를 나타내는 블록도이다. 도 2를 참고하면, 내부 클럭 발생 회로(20)는 외부 클럭 신호(EXCLK)를 수신하여 내부 클럭 신호(INCLK3)를 발생한다. 데이터 출력 회로(30)는 메모리 코어(미도시)로부터 독출되는 데이터(DATA)를 상기 내부클럭 발생회로(20)로부터 출력되는 상기 내부 클럭 신호(INCLK3)에 동기하여 반도체 칩의 외부로 출력한다. 상기 내부 클럭 발생 회로(20)는 가변 지연 회로(40), 버퍼 회로(50), 리플리카(replica) 지연 회로(60), 및 위상 검출기(70)를 포함하고, 상기 데이터 출력 회로(30)는 내부 출력 회로(31)와 출력 드라이버(32)를 포함한다. 또, 상기 버퍼 회로(50)는 듀티 정정부(51)와 클럭 버퍼 회로(52)를 포함한다. 상기 클럭 버퍼 회로(52)는 제1 버퍼부(53)와 제2 버퍼부(54)를 포함한다.2 is a block diagram illustrating an internal clock generation circuit and a data output circuit which is a part of a semiconductor memory device according to the prior art. Referring to FIG. 2, the internal clock generation circuit 20 receives the external clock signal EXCLK and generates the internal clock signal INCLK3. The data output circuit 30 outputs data DATA read from a memory core (not shown) to the outside of the semiconductor chip in synchronization with the internal clock signal INCLK3 output from the internal clock generation circuit 20. The internal clock generation circuit 20 includes a variable delay circuit 40, a buffer circuit 50, a replica delay circuit 60, and a phase detector 70, and the data output circuit 30. Includes an internal output circuit 31 and an output driver 32. In addition, the buffer circuit 50 includes a duty correction unit 51 and a clock buffer circuit 52. The clock buffer circuit 52 includes a first buffer unit 53 and a second buffer unit 54.

여기에서, 상기 리플리카 지연회로(60)는 상기 데이터(DATA)가 상기 데이터 출력회로(30)를 통하여 반도체 칩의 외부로 출력되는데 걸리는 시간과 동일한 지연 시간을 갖도록 구성되는 것이 바람직하다. 그러나 상기 리플리카 지연회로(60)의 지연 시간이 상기 데이터 출력회로(30)의 지연 시간과 정확히 일치하도록 상기 리플리카 지연회로(60)를 구성하는 것은 매우 어려운 일이다. 따라서 상기 리플리카 지연회로(60)의 지연 시간은 상기 데이터 출력회로(30)의 지연 시간에 대해 오차를 갖는다. 그 결과 상기 내부클럭 발생회로(20)에 의해 발생되는 상기 내부 클럭 신호(INCLK3)는 위상 락킹이 완료된 이후에도 상기 외부 클럭 신호(EXCLK)에 정확하게 동기되지 않고 위상 오프셋(offset)을 가지게 된다.Here, the replica delay circuit 60 may be configured to have a delay time equal to the time taken for the data DATA to be output to the outside of the semiconductor chip through the data output circuit 30. However, it is very difficult to configure the replica delay circuit 60 so that the delay time of the replica delay circuit 60 exactly matches the delay time of the data output circuit 30. Therefore, the delay time of the replica delay circuit 60 has an error with respect to the delay time of the data output circuit 30. As a result, the internal clock signal INCLK3 generated by the internal clock generation circuit 20 has a phase offset not exactly synchronized with the external clock signal EXCLK even after phase locking is completed.

종래의 내부클럭 발생회로에서는 내부 클럭 신호의 위상 오프셋을 보상하기 위해, 별도의 지연시간 조절수단을 포함하는 버퍼회로가 사용되었다. 이를 도 3a 및 도 3b를 참고하여 좀 더 상세히 설명하면 다음과 같다.In the conventional internal clock generation circuit, a buffer circuit including a separate delay time adjusting means is used to compensate for the phase offset of the internal clock signal. This will be described in more detail with reference to FIGS. 3A and 3B as follows.

도 3a는 도 2에 도시된 제1 버퍼부를 상세히 나타내는 도면이고, 도 3b는 도 2에 도시된 제2 버퍼부를 상세히 나타내는 도면이다.FIG. 3A is a detailed view of the first buffer unit shown in FIG. 2, and FIG. 3B is a detailed view of the second buffer unit shown in FIG. 2.

도 3a를 참고하면, 상기 제1 버퍼부(53)는 버퍼들(81∼83)을 포함하고, 도 3b를 참고하면, 상기 제2 버퍼부(54)는 버퍼들(91∼93)을 포함한다. 여기에서, 상기 버퍼들(81∼83)과 상기 버퍼들(91∼93)은 실질적으로 동일한 회로로 구현된다.Referring to FIG. 3A, the first buffer unit 53 includes buffers 81 to 83, and referring to FIG. 3B, the second buffer unit 54 includes buffers 91 to 93. do. Here, the buffers 81 to 83 and the buffers 91 to 93 are implemented in substantially the same circuit.

상기 제2 버퍼부(54)의 상기 버퍼들(91∼93) 사이에는 각각 복수의 캐패시터들(C1∼C3 및 C4∼C6)이 병렬 연결된다. 상기 캐패시터들(C1∼C3)은 상기 버퍼(91)의 출력신호를 소정 시간 동안 지연시켜 출력하고, 상기 캐패시터들(C4∼C6)은 상기 버퍼(92)의 출력신호를 소정 시간 동안 지연시켜 출력한다. 여기에서, 상기 캐패시터들(C1∼C6)의 정전용량에 따라 상기 제2 버퍼부(54)의 지연시간이 조절된다.A plurality of capacitors C1 to C3 and C4 to C6 are connected in parallel between the buffers 91 to 93 of the second buffer unit 54, respectively. The capacitors C1 to C3 delay and output the output signal of the buffer 91 for a predetermined time, and the capacitors C4 to C6 delay and output the output signal of the buffer 92 for a predetermined time. do. Here, the delay time of the second buffer unit 54 is adjusted according to the capacitances of the capacitors C1 to C6.

상기와 같이, 종래의 내부클럭 발생회로(20)는 상기 클럭 버퍼 회로(52)에 구비된 복수의 캐패시터들(C1∼C6)의 정전용량을 가변시켜 내부 클럭 신호(INCLK3)의 위상 오프셋을 보상하였다. 그러나, 상기와 같은 종래의 방식에서는 다음과 같은 몇 가지 문제점들이 있다.As described above, the conventional internal clock generation circuit 20 compensates for the phase offset of the internal clock signal INCLK3 by varying the capacitances of the capacitors C1 to C6 provided in the clock buffer circuit 52. It was. However, in the conventional method as described above, there are some problems as follows.

첫 번째는 지연시간을 다양하게 조절하기 위해, 상기 클럭 버퍼 회로(52)는 다양한 정전용량을 갖는 캐패시터를 구비해야 하는 문제점이 있다. 두 번째는 상기 데이터 출력 회로(30)의 부하가 클 경우 상기 클럭 버퍼 회로(52)는 큰 정전용량을 갖는 캐패시터를 구비해야 하는 문제점이 있다. 세 번째는 상기 클럭 버퍼 회로(52)에 구비된 복수의 캐패시터들(C1∼C6)은 내부 클럭 신호(INCLK1)의 위상을 지연시킬 수만 있고 앞당길 수 없기 때문에 내부 클럭 신호(INCLK3)의 위상 오프셋을 정교하게 조절하기 어려운 문제점이 있다.First, in order to adjust the delay time in various ways, the clock buffer circuit 52 has a problem of having capacitors having various capacitances. Second, when the load of the data output circuit 30 is large, the clock buffer circuit 52 has a problem of having a capacitor having a large capacitance. Third, since the plurality of capacitors C1 to C6 included in the clock buffer circuit 52 can only delay the phase of the internal clock signal INCLK1 and cannot advance it, the phase offset of the internal clock signal INCLK3 is adjusted. There is a problem that is difficult to control precisely.

한편, 도 3b와 같이, 복수의 캐패시터들(C1∼C6)이 상기 클럭 버퍼 회로(52)의 제2 버퍼부(54)에 포함될 경우, 상기 제2 버퍼부(54)에서 출력되는 내부 클럭 신호(INCLK3)의 듀티 사이클이 달라질 수 있다. 그러나, 상기 제1 버퍼부(53)는 캐패시터를 포함하지 않기 때문에, 상기 제1 버퍼부(53)로부터 출력되는 내부 클럭 신호(INCLK2)와 상기 제2 버퍼부(54)로부터 출력되는 내부 클럭 신호(INCLK3)의 듀티 사이클이 서로 달라지게 되는 문제점이 있다.Meanwhile, as shown in FIG. 3B, when the plurality of capacitors C1 to C6 are included in the second buffer unit 54 of the clock buffer circuit 52, the internal clock signal output from the second buffer unit 54 is included. The duty cycle of (INCLK3) may vary. However, since the first buffer unit 53 does not include a capacitor, an internal clock signal INCLK2 output from the first buffer unit 53 and an internal clock signal output from the second buffer unit 54 are provided. There is a problem that the duty cycle of (INCLK3) is different from each other.

본 발명이 이루고자하는 기술적 과제는, 공통 모드(common mode) 전압 레벨에 따라 출력 지연 시간이 가변되는 증폭 회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an amplifier circuit in which an output delay time varies according to a common mode voltage level.

본 발명이 이루고자하는 다른 기술적 과제는, 출력 지연 시간이 가변되는 증폭 회로를 구비하여 내부 클럭 신호의 위상을 지연시키거나 앞당김으로써, 내부 클럭 신호의 위상 오프셋을 정교하게 보상할 수 있는 리플리카 지연 회로를 제공하는데 있다.Another technical problem to be solved by the present invention is to provide an amplification circuit having a variable output delay time, which delays or advances the phase of the internal clock signal, thereby replicating the delay of the internal clock signal precisely. To provide a circuit.

본 발명이 이루고자하는 또 다른 기술적 과제는, 내부 클럭 신호의 위상 오프셋을 보상하는 리플리카 지연 회로를 구비하는 내부 클럭 발생 회로를 제공하는데 있다.Another object of the present invention is to provide an internal clock generation circuit including a replica delay circuit that compensates for a phase offset of an internal clock signal.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 증폭 회로는, 제1 증폭기와 제2 증폭기를 구비하는 것을 특징으로 한다. 제1 증폭기는 입력 신호들에 응답하여 내부 신호들을 출력하고, 제어신호들에 응답하여 내부 신호들의 공통 모드 전압 레벨을 변경시킨다. 제2 증폭기는 내부 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 출력 신호를 출력하고, 내부 신호들의 공통 모드 전압 레벨이 변경될 때, 출력 신호의 듀티 사이클을 변경시킨다.An amplifier circuit according to the present invention for achieving the above technical problem is characterized in that it comprises a first amplifier and a second amplifier. The first amplifier outputs internal signals in response to the input signals, and changes the common mode voltage level of the internal signals in response to the control signals. The second amplifier compares the voltage levels of the internal signals, outputs an output signal according to the comparison result, and changes the duty cycle of the output signal when the common mode voltage level of the internal signals is changed.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 리플리카 지연회로는, 외부 클럭 신호를 수신하고, 부 클럭 신호의 위상과 내부에서 발생된 기준 클럭 신호의 위상 차가 소정의 오차 범위 이내로 될 때 락킹되고, 그 결과로서 내부 클럭 신호를 출력하는 내부클럭 발생회로의 리플리카 지연회로에 있어서, 제1 리플리카 지연부와 제2 리플리카 지연부를 구비하는 것을 특징으로 한다. 제1 리플리카 지연부는 내부 클럭 신호를 설정된 시간 동안 지연시켜 제1 지연 클럭 신호들을 출력한다. 제2 리플리카 지연부는 제1 지연 클럭 신호들에 응답하여 기준 클럭 신호를 출력하고, 제어신호들에 응답하여 기준 클럭 신호의 듀티 사이클을 변경시킨다.The replica delay circuit according to the present invention for achieving the above technical problem is locked when the external clock signal is received and the phase difference between the phase of the sub clock signal and the reference clock signal generated therein is within a predetermined error range. As a result, the replica delay circuit of the internal clock generation circuit for outputting the internal clock signal is characterized by comprising a first replica delay section and a second replica delay section. The first replica delay unit delays the internal clock signal for a predetermined time and outputs first delay clock signals. The second replica delay unit outputs a reference clock signal in response to the first delay clock signals, and changes a duty cycle of the reference clock signal in response to the control signals.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 내부 클럭 발생 회로는, 외부 클럭 신호를 수신하고, 외부 클럭 신호의 위상과 내부에서 발생된 기준 클럭 신호의 위상 차가 소정의 오차 범위 이내로 될 때 락킹되고, 그 결과로서 내부 클럭 신호를 출력하는 내부클럭 발생회로에 있어서, 가변 지연회로, 버퍼 회로, 리플리카 지연회로, 제어신호 발생기, 및 위상 검출기를 구비하는 것을 특징으로 한다. 가변 지연회로는 외부 클럭 신호를 제1 설정 시간 동안 지연시켜 출력한다. 버퍼 회로는 지연된 외부 클럭 신호를 증폭시켜 내부 클럭 신호를 출력한다. 리플리카 지연회로는 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 기준 클럭 신호를 출력하고, 제어신호들에 응답하여 기준 클럭 신호의 듀티 사이클을 변경시킨다. 제어신호 발생기는 외부 클럭 신호에 대한 내부 클럭 신호의 위상 오프셋 량에 따라 제어신호들을 발생한다. 위상 검출기는 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 결과에 따라 가변 지연회로의 제1 설정 시간을 제어한다.According to another aspect of the present invention, an internal clock generation circuit according to the present invention receives an external clock signal, and locks when the phase difference between the phase of the external clock signal and the reference clock signal generated therein is within a predetermined error range. As a result, the internal clock generation circuit for outputting the internal clock signal is characterized by comprising a variable delay circuit, a buffer circuit, a replica delay circuit, a control signal generator, and a phase detector. The variable delay circuit delays and outputs an external clock signal for a first predetermined time. The buffer circuit amplifies the delayed external clock signal and outputs the internal clock signal. The replica delay circuit outputs a reference clock signal by delaying the internal clock signal for a second predetermined time, and changes the duty cycle of the reference clock signal in response to the control signals. The control signal generator generates the control signals according to the phase offset amount of the internal clock signal with respect to the external clock signal. The phase detector detects a phase difference between the external clock signal and the reference clock signal, and controls the first set time of the variable delay circuit according to the detection result.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 4는 본 발명의 일실시예에 따른 증폭 회로(100)를 상세히 나타내는 회로도이다. 도 4를 참고하면, 상기 증폭 회로(100)는 제1 증폭기(101)와 제2 증폭기(102)를 포함한다. 상기 제1 증폭기(101)는 차동 증폭기(110)와 공통 모드 제어회로(120)를 포함한다. 상기 차동 증폭기(110)는 입력 신호들(INS, INSB)의 전압 레벨들을 비교하고, 그 비교 결과에 따라 내부 신호들(VO, VOB)을 출력한다.4 is a circuit diagram illustrating in detail an amplifying circuit 100 according to an embodiment of the present invention. Referring to FIG. 4, the amplification circuit 100 includes a first amplifier 101 and a second amplifier 102. The first amplifier 101 includes a differential amplifier 110 and a common mode control circuit 120. The differential amplifier 110 compares voltage levels of the input signals INS and INSB and outputs internal signals VO and VOB according to the comparison result.

상기 차동 증폭기(110)는 저항들(R1∼R3)과 NMOS 트랜지스터들(N1∼N3)을 포함한다. 상기 저항(R1)은 내부전압(VDD)과 제1 노드(ND1) 사이에 연결되고, 상기 저항(R2)은 상기 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결된다. 또, 상기 저항(R3)은 상기 제1 노드(ND1)와 제3 노드(ND3) 사이에 연결된다. 상기 NMOS 트랜지스터(N1)의 드레인은 상기 제2 노드(ND2)에 연결되고, 게이트에는 상기 입력 신호(INS)가 입력된다. 상기 NMOS 트랜지스터(N2)의 드레인은 상기 제3 노드(ND3)에 연결되고, 게이트에는 상기 입력 신호(INSB)가 입력된다. 여기에서, 상기 입력 신호(INSB)는 상기 입력 신호(INS)의 상보 신호이다. 또, 상기 NMOS 트랜지스터들(N1, N2)의 소스들은 상기 NMOS 트랜지스터(N3)의 드레인에 연결된다. 상기 NMOS 트랜지스터(N3)의 소스는 그라운드 전압(VSS)에 연결되고, 게이트에는 제1 기준 전압(VREF1)이 입력된다.The differential amplifier 110 includes resistors R1 to R3 and NMOS transistors N1 to N3. The resistor R1 is connected between the internal voltage VDD and the first node ND1, and the resistor R2 is connected between the first node ND1 and the second node ND2. In addition, the resistor R3 is connected between the first node ND1 and the third node ND3. The drain of the NMOS transistor N1 is connected to the second node ND2, and the input signal INS is input to a gate. The drain of the NMOS transistor N2 is connected to the third node ND3, and the input signal INSB is input to a gate. Here, the input signal INSB is a complementary signal of the input signal INS. In addition, the sources of the NMOS transistors N1 and N2 are connected to the drain of the NMOS transistor N3. The source of the NMOS transistor N3 is connected to the ground voltage VSS, and the first reference voltage VREF1 is input to the gate.

상기 공통모드 제어회로(120)는 제어신호들(VCTL1∼VCTL6)에 응답하여 상기 내부 신호들(VO, VOB)의 전압 레벨들을 가변시킨다. 여기에서, 상기 제어신호들(VCTL1∼VCTL6)은 도시되지 않은 별도의 제어신호 발생기에 의해 발생된다. 상기 공통모드 제어회로(120)는 제1 공통모드 변경회로(121)와 제2 공통모드 변경회로(122)를 포함한다. 상기 제1 공통모드 변경회로(121)는 NMOS 트랜지스터들(N4∼N6)을 포함하고, 상기 제2 공통모드 변경회로(122)는 NMOS 트랜지스터들(N7∼N9)을 포함한다. 상기 NMOS 트랜지스터들(N4∼N6)의 드레인들은 상기 제1 노드(ND1)에 연결되고, 소스들은 상기 제2 노드(ND2)에 연결된다. 상기 NMOS 트랜지스터들(N4∼N6)의 게이트들에는 상기 제어신호들(VCTL1∼VCTL3)이 각각 입력된다. 상기 NMOS 트랜지스터들(N7∼N9)의 드레인들은 상기 제1 노드(ND1)에 연결되고, 소스들은 상기 제3 노드(ND3)에 연결된다. 상기 NMOS 트랜지스터들(N7∼N9)의 게이트들에는 상기 제어신호들(VCTL4∼VCTL6)이 각각 입력된다. 상기 NMOS 트랜지스터들(N4∼N9)은 상기 제어신호들(VCTL1∼VCTL6)에 응답하여 각각 턴 온되거나 또는 턴 오프된다. 도 4에서, 상기 제1 공통모드 변경회로(121)와 상기 제2 공통모드 변경회로(122)가 각각 세 개의 NMOS 트랜지스터들을 포함하는 것으로 도시되었다. 그러나, 상기 제1 공통모드 변경회로(121)와 상기 제2 공통모드 변경회로(122)에 각각 포함되는 NMOS 트랜지스터의 수는 다양하게 변경될 수 있다.The common mode control circuit 120 varies the voltage levels of the internal signals VO and VOB in response to control signals VCTL1 to VCTL6. Here, the control signals VCTL1 to VCTL6 are generated by a separate control signal generator (not shown). The common mode control circuit 120 includes a first common mode changing circuit 121 and a second common mode changing circuit 122. The first common mode changing circuit 121 includes NMOS transistors N4 to N6, and the second common mode changing circuit 122 includes NMOS transistors N7 to N9. Drains of the NMOS transistors N4 to N6 are connected to the first node ND1, and sources are connected to the second node ND2. The control signals VCTL1 to VCTL3 are respectively input to the gates of the NMOS transistors N4 to N6. Drains of the NMOS transistors N7 to N9 are connected to the first node ND1, and sources are connected to the third node ND3. The control signals VCTL4 to VCTL6 are respectively input to gates of the NMOS transistors N7 to N9. The NMOS transistors N4 to N9 are turned on or turned off in response to the control signals VCTL1 to VCTL6, respectively. In FIG. 4, the first common mode changing circuit 121 and the second common mode changing circuit 122 are shown to include three NMOS transistors, respectively. However, the number of NMOS transistors included in the first common mode changing circuit 121 and the second common mode changing circuit 122 may vary.

상기 제2 증폭기(102)는 상기 제1 증폭기(101)로부터 수신되는 상기 내부 신호들(VO, VOB)의 전압 레벨들을 비교하고, 그 비교 결과에 따라 출력 신호(OUTS)를 출력한다. 상기 제2 증폭기(102)는 저항들(R4∼R6)과 NMOS 트랜지스터들(N10∼N12)을 포함하는 차동 증폭기로 구현될 수 있다. 상기 저항(R4)은 상기 내부전압(VDD)과 제4 노드(ND4) 사이에 연결되고, 상기 저항(R5)은 상기 제4 노드(ND4)와 상기 NMOS 트랜지스터(N10)의 드레인 사이에 연결된다. 또, 상기 저항(R6)은 상기 제4 노드(ND4)와 제5 노드(ND5) 사이에 연결된다. 상기 NMOS 트랜지스터(N10)의 게이트에는 상기 제1 증폭기(101)의 상기 출력 신호(VOB)가 인가되고, 상기 NMOS 트랜지스터(N11)의 게이트에는 상기 제1 증폭기(101)의 상기 출력 신호(VO)가 인가된다. 또, 상기 NMOS 트랜지스터(N11)의 드레인은 상기 제5 노드(ND5)에 연결되고, 상기 NMOS 트랜지스터들(N10, N11)의 소스들은 상기 NMOS 트랜지스터(N12)의 드레인에 연결된다. 상기 제5 노드(ND5)로부터 상기 출력 신호(OUTS)가 출력된다.The second amplifier 102 compares voltage levels of the internal signals VO and VOB received from the first amplifier 101, and outputs an output signal OUTS according to the comparison result. The second amplifier 102 may be implemented as a differential amplifier including resistors R4 to R6 and NMOS transistors N10 to N12. The resistor R4 is connected between the internal voltage VDD and the fourth node ND4, and the resistor R5 is connected between the fourth node ND4 and the drain of the NMOS transistor N10. . In addition, the resistor R6 is connected between the fourth node ND4 and the fifth node ND5. The output signal VOB of the first amplifier 101 is applied to the gate of the NMOS transistor N10, and the output signal VO of the first amplifier 101 is applied to the gate of the NMOS transistor N11. Is applied. The drain of the NMOS transistor N11 is connected to the fifth node ND5, and the sources of the NMOS transistors N10 and N11 are connected to the drain of the NMOS transistor N12. The output signal OUTS is output from the fifth node ND5.

상기 NMOS 트랜지스터(N12)의 소스는 상기 그라운드 전압(VSS)에 연결되고, 게이트에는 제2 기준 전압(VREF2)이 입력된다. 여기에서, 상기 제1 기준 전압(VREF1)과 상기 제2 기준 전압(VREF2)은 동일한 전압으로 설정되거나 또는 다른 전압으로 설정될 수 있다.The source of the NMOS transistor N12 is connected to the ground voltage VSS, and a second reference voltage VREF2 is input to the gate. Herein, the first reference voltage VREF1 and the second reference voltage VREF2 may be set to the same voltage or different voltages.

다음으로, 도 4 내지 도 6b를 참고하여, 상기와 같이 구성된 본 발명에 따른 증폭 회로(100)의 동작을 설명한다. 도 5는 도 4에 도시된 제1 증폭기로부터 출력되는 내부 신호들(VO, VOB)의 파형을 나타내는 도면이고, 도 6a 및 도 6b는 도 4에 도시된 제2 증폭기로부터 출력되는 출력 신호(OUTS)의 타이밍도이다.Next, the operation of the amplifying circuit 100 according to the present invention configured as described above will be described with reference to FIGS. 4 to 6B. 5 is a diagram illustrating waveforms of internal signals VO and VOB output from the first amplifier illustrated in FIG. 4, and FIGS. 6A and 6B illustrate an output signal OUTS output from the second amplifier illustrated in FIG. 4. ) Is a timing diagram.

먼저, 상기 제어신호들(VCTL4∼VCTL6)이 모두 인에이블되고 상기 제어신호들(VCTL1∼VCTL3) 중 일부 또는 전체가 디세이블되고, 차동 증폭기(110)에 입력되는 입력 신호들(INS, INSB)이 구형파(square wave) 신호인 것으로 가정하자.First, all of the control signals VCTL4 to VCTL6 are enabled, some or all of the control signals VCTL1 to VCTL3 are disabled, and input signals INS and INSB input to the differential amplifier 110. Assume this is a square wave signal.

이 때, 상기 제어신호들(VCTL4∼VCTL6)에 응답하여 상기 제2 공통모드 변경회로(122)의 상기 NMOS 트랜지스터들(N7∼N9)이 모두 턴 온된다. 또, 상기 제어신호들(VCTL1∼VCTL3)에 응답하여 상기 NMOS 트랜지스터들(N4∼N6) 중 일부 또는 전체가 턴 오프된다. 그 결과 상기 차동 증폭기(110)의 제1 노드(ND1)와 제2 노드(ND2)간의 저항 값이 증가되어, 상기 제2 노드(ND2)로부터 출력되는 내부 신호(VOB)의 전압 레벨이 낮아진다. 이 때, 제3 노드(ND3)로부터 출력되는 내부 신호(VO)의 전압 레벨은 일정하게 유지된다. 도 5를 참고하면, VOB1은 상기 NMOS 트랜지스터들(N4∼N6)이 모두 턴 온될 때 상기 제2 노드(ND2)로부터 출력되는 내부 신호를 나타낸다. 또, VOB2와 VOB3은 상기 NMOS 트랜지스터들(N4∼N6) 중 일부 또는 전체가 턴 오프될 때 상기 제2 노드(ND2)로부터 출력되는 내부 신호를 나타낸다.At this time, all of the NMOS transistors N7 to N9 of the second common mode changing circuit 122 are turned on in response to the control signals VCTL4 to VCTL6. In addition, some or all of the NMOS transistors N4 to N6 are turned off in response to the control signals VCTL1 to VCTL3. As a result, the resistance value between the first node ND1 and the second node ND2 of the differential amplifier 110 is increased, thereby lowering the voltage level of the internal signal VOB output from the second node ND2. At this time, the voltage level of the internal signal VO output from the third node ND3 is kept constant. Referring to FIG. 5, VOB1 represents an internal signal output from the second node ND2 when all of the NMOS transistors N4 to N6 are turned on. In addition, VOB2 and VOB3 represent internal signals output from the second node ND2 when some or all of the NMOS transistors N4 to N6 are turned off.

도 5에서, 상기 내부 신호(VO)의 전압 레벨이 일정하게 유지되고, 상기 내부 신호(VOB)의 전압 레벨이 VOB1→VOB2→VOB3의 순으로 점차 낮아짐에 따라 공통 모드 전압의 레벨도 AA'→BB'→CC'로 점차 낮아진다. 여기에서, 공통 모드 전압은 상기 내부 신호(VO)와 상기 내부 신호(VOB)가 서로 교차되는 지점의 전압을 말한다.In FIG. 5, the voltage level of the internal signal VO is kept constant, and as the voltage level of the internal signal VOB gradually decreases in the order of VOB1 → VOB2 → VOB3, the level of the common mode voltage is AA ′ → It gradually decreases from BB 'to CC'. Here, the common mode voltage refers to a voltage at a point where the internal signal VO and the internal signal VOB cross each other.

이 후, 제2 증폭기(102)는 상기 내부 신호들(VO, VOB)에 응답하여 출력 신호(OUTS)를 출력한다. 도 6a를 참고하면, OUTS1은 상기 제2 증폭기(102)가 AA'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO, VOB1)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다. OUTS2는 상기 제2 증폭기(102)가 BB'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO, VOB2)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다. 상기 제2 증폭기(102)가 CC'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO, VOB3)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다.Thereafter, the second amplifier 102 outputs an output signal OUTS in response to the internal signals VO and VOB. Referring to FIG. 6A, OUTS1 is a signal output from the second amplifier 102 when the second amplifier 102 receives internal signals VO and VOB1 having a common mode voltage level of AA ′. . OUTS2 is a signal output from the second amplifier 102 when the second amplifier 102 receives the internal signals VO and VOB2 having the common mode voltage level of BB '. When the second amplifier 102 receives the internal signals VO and VOB3 having a common mode voltage level of CC ′, it is a signal output from the second amplifier 102.

도 6a에서 참조되는 것과 같이, 상기 제2 증폭기(102)에 입력되는 상기 내부 신호들(VO, VOB)의 공통 모드 전압 레벨이 낮아짐에 따라 출력 신호(OUTS)의 듀티 사이클이 변화된다. 즉, 상기 출력 신호(OUTS1)의 하이 레벨 구간에 비해 상기 출력 신호들(OUTS2, OUTS3)의 하이 레벨 구간이 더 짧다. 따라서 상기 출력 신호(OUTS2)의 라이징 에지(rising edge)가 상기 출력 신호(OUTS1)의 라이징 에지 보다 T1 만큼 지연된다. 이와 유사하게, 상기 출력 신호(OUTS3)의 라이징 에지가 상기 출력 신호(OUTS2)의 라이징 에지 보다 T2 만큼 지연된다.As shown in FIG. 6A, as the common mode voltage levels of the internal signals VO and VOB input to the second amplifier 102 decrease, the duty cycle of the output signal OUTS changes. That is, the high level section of the output signals OUTS2 and OUTS3 is shorter than the high level section of the output signal OUTS1. Therefore, the rising edge of the output signal OUTS2 is delayed by T1 than the rising edge of the output signal OUTS1. Similarly, the rising edge of the output signal OUTS3 is delayed by T2 than the rising edge of the output signal OUTS2.

다음으로, 상기 제어신호들(VCTL1∼VCTL3)이 모두 인에이블되고 상기 제어신호들(VCTL4∼VCTL6) 중 일부 또는 전체가 디세이블되는 것으로 가정하자.Next, assume that all of the control signals VCTL1 to VCTL3 are enabled and some or all of the control signals VCTL4 to VCTL6 are disabled.

이 때, 상기 제어신호들(VCTL1∼VCTL3)에 응답하여 상기 제1 공통모드 변경회로(121)의 상기 NMOS 트랜지스터들(N4∼N6)이 모두 턴 온된다. 또, 상기 제어신호들(VCTL4∼VCTL6)에 응답하여 상기 NMOS 트랜지스터들(N7∼N9) 중 일부 또는 전체가 턴 오프된다. 그 결과 상기 차동 증폭기(110)의 제1 노드(ND1)와 제3 노드(ND3)간의 저항 값이 증가되어, 상기 제3 노드(ND3)로부터 출력되는 상기 내부 신호(VO)의 전압 레벨이 낮아진다. 이 때, 상기 제2 노드(ND2)로부터 출력되는 상기 내부 신호(VOB)의 전압 레벨은 일정하게 유지된다. 도 5를 참고하면, VO1은 상기 NMOS 트랜지스터들(N7∼N9)이 모두 턴 온될 때 상기 제3 노드(ND3)로부터 출력되는 내부 신호를 나타낸다. 또, VO2와 VO3은 상기 NMOS 트랜지스터들(N7∼N9) 중 일부 또는 전체가 턴 오프될 때 상기 제3 노드(ND3)로부터 출력되는 내부 신호를 나타낸다.In this case, all of the NMOS transistors N4 to N6 of the first common mode changing circuit 121 are turned on in response to the control signals VCTL1 to VCTL3. In addition, some or all of the NMOS transistors N7 to N9 are turned off in response to the control signals VCTL4 to VCTL6. As a result, the resistance value between the first node ND1 and the third node ND3 of the differential amplifier 110 is increased, so that the voltage level of the internal signal VO output from the third node ND3 is lowered. . At this time, the voltage level of the internal signal VOB output from the second node ND2 is kept constant. Referring to FIG. 5, VO1 represents an internal signal output from the third node ND3 when all of the NMOS transistors N7 to N9 are turned on. In addition, VO2 and VO3 represent internal signals output from the third node ND3 when some or all of the NMOS transistors N7 to N9 are turned off.

도 5에서, 상기 내부 신호(VOB)의 전압 레벨이 일정하게 유지되고, 상기 내부 신호(VO)의 전압 레벨이 VO1→VO2→VO3의 순으로 점차 낮아짐에 따라 공통 모드 전압의 레벨도 DD'→EE'→FF'로 점차 낮아진다. 이 후, 제2 증폭기(102)는 상기 내부 신호들(VO, VOB)에 응답하여 출력 신호(OUTS)를 출력한다. 도 6b를 참고하면, 상기 제2 증폭기(102)가 DD'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO1, VOB)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다. OUTS2는 상기 제2 증폭기(102)가 EE'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO2, VOB)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다. OUTS3은 상기 제2 증폭기(102)가 FF'의 공통 모드 전압 레벨을 갖는 내부 신호들(VO3, VOB)을 수신할 때, 상기 제2 증폭기(102)로부터 출력되는 신호이다.In FIG. 5, the voltage level of the internal signal VOB is kept constant, and as the voltage level of the internal signal VO gradually decreases in the order of VO1-> VO2- > It gradually decreases from EE 'to FF'. Thereafter, the second amplifier 102 outputs an output signal OUTS in response to the internal signals VO and VOB. Referring to FIG. 6B, when the second amplifier 102 receives internal signals VO1 and VOB having the common mode voltage level of DD ′, the second amplifier 102 outputs the signal from the second amplifier 102. OUTS2 is a signal output from the second amplifier 102 when the second amplifier 102 receives internal signals VO2 and VOB having a common mode voltage level of EE ′. OUTS3 is a signal output from the second amplifier 102 when the second amplifier 102 receives the internal signals VO3 and VOB having a common mode voltage level of FF '.

도 6b에서 참조되는 것과 같이, 상기 제2 증폭기(102)에 입력되는 상기 내부 신호들(VO, VOB)의 공통 모드 전압 레벨이 낮아짐에 따라 출력 신호(OUTS)의 듀티 사이클이 변화된다. 즉, 상기 출력 신호(OUTS1)의 하이 레벨 구간에 비해 상기 출력 신호들(OUTS2, OUTS3)의 하이 레벨 구간이 더 길다. 따라서 상기 출력 신호(OUTS2)의 라이징 에지가 상기 출력 신호(OUTS1)의 라이징 에지 보다 T1 만큼 앞서게 된다. 이와 유사하게, 상기 출력 신호(OUTS3)의 라이징 에지가 상기 출력 신호(OUTS2)의 라이징 에지 보다 T2 만큼 앞서게 된다.As shown in FIG. 6B, the duty cycle of the output signal OUTS changes as the common mode voltage level of the internal signals VO and VOB input to the second amplifier 102 is lowered. That is, the high level section of the output signals OUTS2 and OUTS3 is longer than the high level section of the output signal OUTS1. Therefore, the rising edge of the output signal OUTS2 is advanced by T1 before the rising edge of the output signal OUTS1. Similarly, the rising edge of the output signal OUTS3 is advanced by T2 before the rising edge of the output signal OUTS2.

상술한 것과 같이, 본 발명에 따른 증폭회로(100)는 공통 모드 전압의 레벨이 가변됨에 따라 출력 신호(OUTS)의 듀티 사이클을 변경시킨다. 그 결과 상기 출력 신호(OUTS)의 위상이 지연되거나 또는 앞당겨지는 것과 유사한 효과가 얻어진다.As described above, the amplification circuit 100 according to the present invention changes the duty cycle of the output signal OUTS as the level of the common mode voltage is varied. As a result, an effect similar to that in which the phase of the output signal OUTS is delayed or advanced is obtained.

도 7은 본 발명의 일실시예에 따른 내부 클럭 발생 회로(200)와 반도체 메모리 장치의 일부인 데이터 출력 회로(300)를 나타내는 블록도이다. 여기에서, 상기 내부클럭 발생회로(200)는 DLL 또는 PLL로 구현될 수 있다. 도 7에서는 설명의 편의상 상기 내부클럭 발생회로(200)가 DLL로 구현된 경우를 예를 들어 설명하기로 한다.7 is a block diagram illustrating an internal clock generation circuit 200 and a data output circuit 300 that is part of a semiconductor memory device according to an exemplary embodiment of the present invention. Here, the internal clock generation circuit 200 may be implemented as a DLL or a PLL. In FIG. 7, a case where the internal clock generation circuit 200 is implemented as a DLL will be described for convenience of description.

도 7을 참고하면, 상기 내부클럭 발생회로(200)는 가변 지연 회로(210), 버퍼 회로(220), 리플리카 지연회로(230), 위상 검출기(240), 및 제어신호 발생기(250)를 포함한다. 상기 가변 지연 회로(210)는 외부 클럭신호(CLK_EX)를 제1 설정 시간 동안 지연시켜 제1 내부 클럭신호(CLK_IN1)를 출력한다. 상기 버퍼회로(220)는 상기 제1 내부 클럭신호(CLK_IN1)를 증폭시켜 제2 내부 클럭신호(CLK_IN2)를 출력한다.Referring to FIG. 7, the internal clock generator 200 may include a variable delay circuit 210, a buffer circuit 220, a replica delay circuit 230, a phase detector 240, and a control signal generator 250. Include. The variable delay circuit 210 outputs the first internal clock signal CLK_IN1 by delaying the external clock signal CLK_EX for a first predetermined time. The buffer circuit 220 amplifies the first internal clock signal CLK_IN1 and outputs a second internal clock signal CLK_IN2.

상기 리플리카 지연회로(230)는 메모리 코어로부터 독출되는 데이터(DATA)가 데이터 출력회로(300)를 통과하여 반도체 메모리 장치의 외부로 출력되는데 걸리는 시간을 보상하기 위해 상기 데이터 출력회로(300)와 유사한 지연 시간을 갖도록 구성된다. 상기 리플리카 지연회로(230)는 상기 제2 내부 클럭신호(CLK_IN2)를 수신하고, 제어신호들(VCTL1∼VCTL6)에 응답하여 기준 클럭 신호(CLK_RE)를 출력한다. 상기 리플리카 지연회로(230)는 도 8을 참고하여 좀 더 상세히 후술된다.The replica delay circuit 230 may be connected to the data output circuit 300 to compensate for the time taken for the data DATA read from the memory core to pass through the data output circuit 300 and output to the outside of the semiconductor memory device. It is configured to have a similar delay time. The replica delay circuit 230 receives the second internal clock signal CLK_IN2 and outputs a reference clock signal CLK_RE in response to control signals VCTL1 to VCTL6. The replica delay circuit 230 will be described later in more detail with reference to FIG. 8.

상기 위상 검출기(240)는 상기 기준 클럭 신호(CLK_RE)와 상기 외부 클럭 신호(CLK_EX)의 위상차를 검출하고, 그 검출 결과에 따라 상기 제1 설정 시간을 가변시켜 상기 가변 지연회로(210)의 지연 시간을 제어한다.The phase detector 240 detects a phase difference between the reference clock signal CLK_RE and the external clock signal CLK_EX, and varies the first set time according to the detection result to delay the variable delay circuit 210. Control the time.

상기 제어신호 발생기(250)는 외부로부터 입력되는 소정의 입력신호(미도시)에 응답하여 상기 리플리카 지연회로(230)에 상기 제어신호들(VCTL1∼VCTL6)을 출력한다. 여기에서, 상기 제어신호 발생기(250)는 퓨즈(fuse) 회로 또는 MRS(mode register set)로 구현될 수 있다. 상기 퓨즈 회로와 상기 MRS는 본 발명의 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있으므로 상기 제어신호 발생기(250)의 구성 및 상세한 동작 설명은 생략된다.The control signal generator 250 outputs the control signals VCTL1 to VCTL6 to the replica delay circuit 230 in response to a predetermined input signal (not shown) input from the outside. Here, the control signal generator 250 may be implemented as a fuse circuit or a mode register set (MRS). Since the fuse circuit and the MRS can be understood by those skilled in the art, the configuration and detailed operation of the control signal generator 250 are omitted.

상기 내부클럭 발생회로(200)는 상기 외부 클럭 신호(CLK_EX)의 위상과 상기 기준 클럭 신호(CLK_RE)의 위상차가 소정의 오차 범위 이내로 될 때 락킹되고, 그 결과로서 상기 제2 내부 클럭 신호(CLK_IN2)를 출력한다.The internal clock generation circuit 200 is locked when the phase difference between the phase of the external clock signal CLK_EX and the reference clock signal CLK_RE falls within a predetermined error range, and as a result, the second internal clock signal CLK_IN2. )

상기 데이터 출력 회로(300)는 데이터(DATA)를 수신하고, 상기 제2 내부 클럭 신호(CLK_IN2)에 동기하여 상기 데이터(DATA)를 반도체 메모리 장치의 외부로 출력한다. 상기 데이터 출력회로(300)는 내부 출력회로(301)와 출력 드라이버(302)를 포함한다.The data output circuit 300 receives data DATA and outputs the data DATA to the outside of the semiconductor memory device in synchronization with the second internal clock signal CLK_IN2. The data output circuit 300 includes an internal output circuit 301 and an output driver 302.

도 8은 도 7에 도시된 리플리카 지연회로(230)를 상세히 나타내는 도면이다. 도 8을 참고하면, 상기 리플리카 지연회로(230)는 제1 리플리카 지연부(231)와 제2 리플리카 지연부(232)를 포함한다. 상기 제1 리플리카 지연부(231)는 데이터 출력회로(300)의 내부 출력회로(301)와 실질적으로 동일한 지연 시간을 갖도록 구성된다. 상기 제1 리플리카 지연부(231)는 버퍼 회로(220)로부터 수신되는 제2 내부 클럭 신호(CLK_IN2)를 제2 설정 시간 동안 지연시켜 제3 내부 클럭 신호(CLK_IN3)와 반전된 제3 내부 클럭 신호(CLK_IN3B)를 출력한다.8 is a diagram illustrating the replica delay circuit 230 shown in FIG. 7 in detail. Referring to FIG. 8, the replica delay circuit 230 includes a first replica delay unit 231 and a second replica delay unit 232. The first replica delay unit 231 is configured to have substantially the same delay time as the internal output circuit 301 of the data output circuit 300. The first replica delay unit 231 delays the second internal clock signal CLK_IN2 received from the buffer circuit 220 for a second set time, thereby inverting the third internal clock signal CLK_IN3 from the third internal clock. Output the signal CLK_IN3B.

상기 제2 리플리카 지연부(232)는 상기 데이터 출력회로(300)의 출력 드라이버(302)와 실질적으로 동일한 지연 시간을 갖도록 구성된다. 상기 제2 리플리카 지연부(232)는 상기 제3 내부 클럭 신호(CLK_IN3)와 상기 반전된 제3 내부 클럭 신호(CLK_IN3B)를 수신하고 제어신호들(VCTL1∼VCTL6)에 응답하여 기준 클럭 신호(CLK_RE)를 출력한다. 상기 제2 리플리카 지연부(232)는 제1 증폭기(261)와 제2 증폭기(262)를 포함한다.The second replica delay unit 232 is configured to have substantially the same delay time as the output driver 302 of the data output circuit 300. The second replica delay unit 232 receives the third internal clock signal CLK_IN3 and the inverted third internal clock signal CLK_IN3B and responds to the control signals VCTL1 to VCTL6 in response to the reference clock signal ( CLK_RE). The second replica delay unit 232 includes a first amplifier 261 and a second amplifier 262.

상기 제1 증폭기(261)는 상기 제3 내부 클럭 신호(CLK_IN3)와 상기 반전된 제3 내부 클럭 신호(CLK_IN3B)를 수신하고, 상기 제어신호들(VCTL1∼VCTL6)에 응답하여 소정의 공통 모드 전압 레벨을 가지는 내부 신호들(VO, VOB)을 출력한다. 여기에서, 상기 내부 신호들(VO, VOB)의 공통 모드 전압 레벨은 상기 제어신호들(VCTL1∼VCTL6)에 의해 가변된다. 상기 제1 증폭기(261)의 구성 및 구체적인 동작 설명은 도 4에 도시된 제1 증폭기(101)와 실질적으로 동일하므로 생략된다.The first amplifier 261 receives the third internal clock signal CLK_IN3 and the inverted third internal clock signal CLK_IN3B, and in response to the control signals VCTL1 to VCTL6, a predetermined common mode voltage. The internal signals VO and VOB having the level are output. Here, the common mode voltage level of the internal signals VO and VOB is varied by the control signals VCTL1 to VCTL6. The configuration and detailed operation description of the first amplifier 261 is substantially the same as the first amplifier 101 shown in FIG.

상기 제2 증폭기(262)는 상기 내부 신호들(VO, VOB)에 응답하여 상기 기준 클럭 신호(CLK_RE)를 출력한다. 상기 제2 증폭기(262)는 상기 내부 신호들(VO, VOB)의 공통 모드 전압 레벨이 가변될 때 상기 기준 클럭 신호(CLK_RE)의 듀티 사이클을 변화시켜 출력한다. 상기 제2 증폭기(262)의 구성 및 구체적인 동작 설명은 도 4에 도시된 제2 증폭기(102)와 실질적으로 동일하므로 생략된다.The second amplifier 262 outputs the reference clock signal CLK_RE in response to the internal signals VO and VOB. The second amplifier 262 changes and outputs a duty cycle of the reference clock signal CLK_RE when the common mode voltage levels of the internal signals VO and VOB vary. The configuration and detailed operation description of the second amplifier 262 is substantially the same as the second amplifier 102 shown in FIG.

다음으로, 도 7 및 도 8을 참고하여, 상기와 같이 구성된 내부 클럭 발생 회로(200)의 동작을 설명한다.Next, the operation of the internal clock generation circuit 200 configured as described above will be described with reference to FIGS. 7 and 8.

먼저, 위상 검출기(240)는 외부 클럭 신호(CLK_EX)와 기준 클럭 신호(CLK_RE)의 위상차를 검출하고, 그 검출 결과에 따라 가변 지연 회로(210)의 지연 시간을 제어한다. 상기 가변 지연 회로(210)가 외부 클럭신호(CLK_EX)를 수신하여 제1 설정 시간 동안 지연시키고, 그 지연된 외부 클럭신호(CLK_EX)를 제1 내부 클럭신호(CLK_IN1)로서 출력한다. 상기 버퍼회로(220)는 상기 제1 내부 클럭신호(CLK_IN1)를 증폭시키고, 증폭된 상기 제1 내부 클럭신호(CLK_IN1)를 제2 내부 클럭신호(CLK_IN2)로서 출력한다.First, the phase detector 240 detects a phase difference between the external clock signal CLK_EX and the reference clock signal CLK_RE, and controls the delay time of the variable delay circuit 210 according to the detection result. The variable delay circuit 210 receives the external clock signal CLK_EX and delays it for a first set time, and outputs the delayed external clock signal CLK_EX as the first internal clock signal CLK_IN1. The buffer circuit 220 amplifies the first internal clock signal CLK_IN1 and outputs the amplified first internal clock signal CLK_IN1 as a second internal clock signal CLK_IN2.

이 후, 상기 리플리카 지연회로(230)는 상기 제2 내부 클럭신호(CLK_IN2)를 지연시켜 상기 기준 클럭 신호(CLK_RE)를 출력한다. 여기에서, 상기 리플리카 지연회로(230)는 메모리 코어로부터 독출되는 데이터(DATA)가 데이터 출력회로(300)를 통하여 외부로 출력되는데 걸리는 시간 동안 상기 제2 내부 클럭신호(CLK_IN2)를 지연시킨다. 이를 좀 더 상세히 설명하면, 상기 리플리카 지연회로(230)의 제1 리플리카 지연부(231)는 상기 제2 내부 클럭신호(CLK_IN2)를 제2 설정 시간 동안 지연시켜 제3 내부 클럭 신호(CLK_IN3)와 반전된 제3 내부 클럭 신호(CLK_IN3B)를 출력한다.Thereafter, the replica delay circuit 230 delays the second internal clock signal CLK_IN2 to output the reference clock signal CLK_RE. Here, the replica delay circuit 230 delays the second internal clock signal CLK_IN2 for the time it takes for the data DATA read from the memory core to be output to the outside through the data output circuit 300. In more detail, the first replica delay unit 231 of the replica delay circuit 230 delays the second internal clock signal CLK_IN2 for a second set time period so that the third internal clock signal CLK_IN3 is delayed. ) And an inverted third internal clock signal CLK_IN3B.

상기 리플리카 지연회로(230)의 제2 리플리카 지연부(232)는 상기 제3 내부 클럭 신호(CLK_IN3)와 상기 반전된 제3 내부 클럭 신호(CLK_IN3B)를 수신하고 상기 기준 클럭 신호(CLK_RE)를 출력한다.The second replica delay unit 232 of the replica delay circuit 230 receives the third internal clock signal CLK_IN3 and the inverted third internal clock signal CLK_IN3B and the reference clock signal CLK_RE. Outputs

한편, 상기 제2 내부 클럭 신호(CLK_IN2)의 위상 오프셋을 조절하기 위해 상기 제어신호 발생기(250)가 상기 제어신호들(VCTL1∼VCTL6)을 출력한다. 예를 들어, 상기 제2 내부 클럭 신호(CLK_IN2)의 위상이 지연되어야 하는 경우, 상기 제어신호 발생기(250)는 제어신호들(VCTL1∼VCTL3) 중 일부 또는 전체를 디세이블시키고, 제어신호들(VCTL4∼VCTL6)을 모두 인에이블시킨다. 그 결과 도 5에서 BB' 또는 CC'로 도시된 것과 같이, 상기 제2 리플리카 지연부(232)의 제1 증폭기(261)로부터 출력되는 내부 신호들(VO, VOB)의 공통 모드 전압 레벨이 낮아진다. 또, 상기 제2 리플리카 지연부(232)의 제2 증폭기(262)는 상기 내부 신호들(VO, VOB)에 응답하여, 도 6a에 도시된 출력 신호(OUTS2 또는 OUTS3)와 유사하게 로우 레벨 구간에 비해 하이 레벨 구간이 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호(CLK_RE)를 출력한다. 따라서 상기 기준 클럭 신호(CLK_RE)의 위상이 지연되는 것과 동일한 효과가 얻어진다.Meanwhile, the control signal generator 250 outputs the control signals VCTL1 to VCTL6 to adjust the phase offset of the second internal clock signal CLK_IN2. For example, when the phase of the second internal clock signal CLK_IN2 is to be delayed, the control signal generator 250 disables some or all of the control signals VCTL1 to VCTL3, and controls the control signals ( Enable all of VCTL4 to VCTL6). As a result, as shown by BB 'or CC' in FIG. 5, the common mode voltage levels of the internal signals VO and VOB output from the first amplifier 261 of the second replica delay unit 232 are increased. Lowers. In addition, the second amplifier 262 of the second replica delay unit 232 has a low level similar to the output signal OUTS2 or OUTS3 shown in FIG. 6A in response to the internal signals VO and VOB. The reference clock signal CLK_RE has a duty cycle in which a high level section is relatively short compared to a section. Thus, the same effect as the phase of the reference clock signal CLK_RE is delayed is obtained.

상기 위상 검출기(240)는 듀티 사이클이 변경된 상기 기준 클럭 신호(CLK_RE)와 상기 외부 클럭 신호(CLK_EX)의 위상차를 검출하고, 그 검출 결과에 따라 상기 제1 설정 시간을 다시 가변시켜 상기 가변 지연 회로(210)의 지연 시간을 제어한다. 이 후, 상기 내부클럭 발생회로(200)는 락킹 동작을 재 수행한다.The phase detector 240 detects a phase difference between the reference clock signal CLK_RE and the external clock signal CLK_EX in which the duty cycle is changed, and varies the first set time again according to the detection result to change the variable delay circuit. The delay time of 210 is controlled. Thereafter, the internal clock generation circuit 200 performs the locking operation again.

반대로, 상기 제2 내부 클럭 신호(CLK_IN2)의 위상이 앞당겨져야 하는 경우, 상기 제어신호 발생기(250)는 제어신호들(VCTL4∼VCTL6) 중 일부 또는 전체를 디세이블시키고, 제어신호들(VCTL1∼VCTL3)을 모두 인에이블시킨다. 그 결과 도 5에서 EE' 또는 FF'로 도시된 것과 같이, 상기 제2 리플리카 지연부(232)의 제1 증폭기(261)로부터 출력되는 내부 신호들(VO, VOB)의 공통 모드 전압 레벨이 낮아진다. 또, 상기 제2 리플리카 지연부(232)의 제2 증폭기(262)는 상기 내부 신호들(VO, VOB)에 응답하여, 도 6b에 도시된 출력 신호(OUTS2 또는 OUTS3)와 유사하게 하이 레벨 구간에 비해 로우 레벨 구간이 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호(CLK_RE)를 출력한다. 따라서 상기 기준 클럭 신호(CLK_RE)의 위상이 앞당겨지는 것과 동일한 효과가 얻어진다.In contrast, when the phase of the second internal clock signal CLK_IN2 is to be advanced, the control signal generator 250 disables some or all of the control signals VCTL4 to VCTL6 and controls the control signals VCTL1 to ˜. Enable all of VCTL3). As a result, as shown in FIG. 5 as EE 'or FF', the common mode voltage levels of the internal signals VO and VOB output from the first amplifier 261 of the second replica delay unit 232 are increased. Lowers. In addition, in response to the internal signals VO and VOB, the second amplifier 262 of the second replica delay unit 232 has a high level similar to the output signal OUTS2 or OUTS3 shown in FIG. 6B. The reference clock signal CLK_RE has a duty cycle in which a low level section is relatively short compared to a section. Thus, the same effect as the phase of the reference clock signal CLK_RE is advanced is obtained.

여기에서, 상기 위상 검출기(240)는 상기 외부 클럭 신호(CLK_EX)와 상기 기준 클럭 신호(CLK_RE)의 라이징 에지 또는 폴링 에지만을 비교하여 위상차를 검출하므로, 상기 기준 클럭 신호(CLK_RE)의 듀티 사이클의 변화에는 영향을 받지 않는다.Here, the phase detector 240 detects a phase difference by comparing only the rising edge or the falling edge of the external clock signal CLK_EX and the reference clock signal CLK_RE, and thus, the duty cycle of the reference clock signal CLK_RE is detected. It is not affected by change.

결국, 상기 위상 검출기(240)는 듀티 사이클의 변화에 의해 라이징 에지 또는 폴링 에지가 지연되거나 또는 앞당겨진 상기 기준 클럭 신호(CLK_RE)의 위상과 상기 외부 클럭 신호(CLK_EX)의 위상을 비교한다.As a result, the phase detector 240 compares the phase of the reference clock signal CLK_RE and the phase of the external clock signal CLK_EX in which the rising edge or the falling edge is delayed or advanced by the change of the duty cycle.

상술한 것과 같이, 본 발명에 따른 리플리카 지연회로는 공통 모드 전압 레벨에 따라 출력 지연 시간이 가변되는 증폭 회로로 구현되므로, 내부 클럭 신호의 위상을 지연시키거나 또는 앞당길 수 있다.As described above, since the replica delay circuit according to the present invention is implemented as an amplifier circuit in which an output delay time varies according to a common mode voltage level, the replica delay circuit may delay or advance a phase of an internal clock signal.

본 발명에 따른 내부 클럭 발생 회로는 리플리카 지연회로에 의해 위상 오프셋의 크기만큼 위상이 지연되거나 또는 앞당겨진 기준 클럭 신호에 기초하여 내부 클럭 신호를 발생하므로, 내부 클럭 신호의 위상 오프셋을 보상할 수 있다. 또, 본 발명에 따른 내부 클럭 발생 회로는 내부 클럭 신호의 위상 오프셋을 리플리카 지연회로에서 보상하므로, 버퍼회로에 캐패시터와 같은 위상 오프셋 보상용 회로를 구비할 필요가 없다.The internal clock generation circuit according to the present invention generates an internal clock signal based on a reference clock signal whose phase is delayed or advanced by the magnitude of the phase offset by the replica delay circuit, thereby compensating for the phase offset of the internal clock signal. . In addition, since the internal clock generation circuit according to the present invention compensates the phase offset of the internal clock signal in the replica delay circuit, it is not necessary to include a phase offset compensation circuit such as a capacitor in the buffer circuit.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기한 것과 같이, 본 발명에 따른 증폭 회로는 필요에 따라 선택적으로 출력 신호의 위상을 지연시키거나 앞당길 수 있는 효과가 있다.As described above, the amplifying circuit according to the present invention has an effect that can selectively delay or advance the phase of the output signal as needed.

본 발명에 따른 리플리카 지연회로는 내부 클럭 신호의 위상을 다양하게 지연시켜 위상 오프셋을 보상할 수 있는 효과가 있다.The replica delay circuit according to the present invention has an effect of compensating the phase offset by delaying various phases of the internal clock signal.

본 발명에 따른 내부 클럭 발생 회로는 리플리카 지연회로에서 내부 클럭 신호의 위상 오프셋을 보상하므로, 버퍼회로에 캐패시터와 같은 위상 오프셋 보상용 회로를 구비할 필요가 없다. 또, 본 발명에 따른 내부 클럭 발생 회로는 리플리카 지연회로에 의해 내부 클럭 신호의 위상 오프셋을 정교하게 보상할 수 있는 효과가 있다.Since the internal clock generation circuit according to the present invention compensates for the phase offset of the internal clock signal in the replica delay circuit, it is not necessary to include a phase offset compensation circuit such as a capacitor in the buffer circuit. In addition, the internal clock generation circuit according to the present invention has an effect of finely compensating the phase offset of the internal clock signal by the replica delay circuit.

도 1은 종래기술에 따른 차동 증폭기의 회로도이다.1 is a circuit diagram of a differential amplifier according to the prior art.

도 2는 종래기술에 따른 내부 클럭 발생 회로와 반도체 메모리 장치의 일부인 데이터 출력 회로를 나타내는 블록도이다.2 is a block diagram illustrating an internal clock generation circuit and a data output circuit which is a part of a semiconductor memory device according to the prior art.

도 3a는 도 2에 도시된 제1 버퍼부를 상세히 나타내는 도면이다.3A is a diagram illustrating in detail a first buffer unit illustrated in FIG. 2.

도 3b는 도 2에 도시된 제2 버퍼부를 상세히 나타내는 도면이다.3B is a view illustrating in detail the second buffer unit illustrated in FIG. 2.

도 4는 본 발명의 일실시예에 따른 증폭 회로를 상세히 나타내는 회로도이다.4 is a circuit diagram illustrating in detail an amplifying circuit according to an embodiment of the present invention.

도 5는 도 4에 도시된 제1 증폭기로부터 출력되는 내부 신호들의 파형을 나타내는 도면이다.FIG. 5 is a diagram illustrating waveforms of internal signals output from the first amplifier illustrated in FIG. 4.

도 6a 및 도 6b는 도 4에 도시된 제2 증폭기로부터 출력되는 출력 신호의 타이밍도이다.6A and 6B are timing diagrams of an output signal output from the second amplifier shown in FIG. 4.

도 7은 본 발명의 일실시예에 따른 내부 클럭 발생 회로와 반도체 메모리 장치의 일부인 데이터 출력 회로를 나타내는 블록도이다.7 is a block diagram illustrating an internal clock generation circuit and a data output circuit that is a part of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 8은 도 7에 도시된 리플리카 지연회로를 상세히 나타내는 도면이다.FIG. 8 is a diagram illustrating the replica delay circuit of FIG. 7 in detail.

Claims

입력 신호들에 응답하여 내부 신호들을 출력하고, 제어신호들에 응답하여 상기 내부 신호들의 공통 모드 전압 레벨을 변경시키는 제1 증폭기; 및A first amplifier outputting internal signals in response to input signals and changing a common mode voltage level of the internal signals in response to control signals; And

상기 내부 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 출력 신호를 출력하고, 상기 내부 신호들의 공통 모드 전압 레벨이 변경될 때, 상기 출력 신호의 듀티 사이클을 변경시키는 제2 증폭기를 구비하는 것을 특징으로 하는 증폭 회로.Comparing a voltage level of the internal signals, outputting an output signal according to the comparison result, and changing a duty cycle of the output signal when the common mode voltage level of the internal signals is changed. Amplification circuit characterized by.

제1항에 있어서,The method of claim 1,

상기 제1 증폭기는 상기 제어신호들에 응답하여 상기 내부 신호들 중 어느 하나의 전압 레벨을 변경시키고,The first amplifier changes a voltage level of any one of the internal signals in response to the control signals,

상기 내부 신호들 중 어느 하나의 전압 레벨이 변경될 때 상기 내부 신호들의 공통 모드 전압 레벨이 변경되는 것을 특징으로 하는 증폭 회로.And the common mode voltage level of the internal signals is changed when the voltage level of any one of the internal signals is changed.

제1항에 있어서, 상기 제1 증폭기는,The method of claim 1, wherein the first amplifier,

부하 회로를 포함하고, 상기 입력 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 상기 내부 신호들을 출력하는 차동 증폭기; 및A differential amplifier comprising a load circuit, comparing voltage levels of the input signals and outputting the internal signals according to the comparison result; And

상기 부하 회로에 병렬 연결되고, 상기 제어신호들에 응답하여 상기 내부 신호들의 공통 모드 전압 레벨을 변경시키는 공통모드 제어회로를 구비하는 것을 특징으로 하는 증폭 회로.And a common mode control circuit connected to the load circuit in parallel and changing a common mode voltage level of the internal signals in response to the control signals.

제3항에 있어서,The method of claim 3,

상기 부하 회로는 제1 노드와 제2 노드 사이에 연결되는 제1 부하와, 상기 제1 노드와 제3 노드 사이에 연결되는 제2 부하를 포함하고,The load circuit includes a first load connected between a first node and a second node, and a second load connected between the first node and a third node,

상기 공통모드 제어회로는,The common mode control circuit,

상기 제1 부하에 병렬 연결되고, 상기 제어신호들 중 제1 제어신호들에 응답하여 상기 제1 노드와 상기 제2 노드 사이의 저항의 크기를 변경시키는 제1 공통모드 변경회로; 및A first common mode changing circuit connected to the first load in parallel and changing a magnitude of a resistance between the first node and the second node in response to first control signals among the control signals; And

상기 제2 부하에 병렬 연결되고, 상기 제어신호들 중 제2 제어신호들에 응답하여 상기 제2 노드와 상기 제3 노드 사이의 저항의 크기를 변경시키는 제2 공통모드 변경회로를 구비하는 것을 특징으로 하는 증폭 회로.And a second common mode changing circuit connected in parallel to the second load and changing a magnitude of a resistance between the second node and the third node in response to second control signals among the control signals. Amplification circuit.

제4항에 있어서,The method of claim 4, wherein

상기 제1 공통모드 변경회로는 상기 제1 부하의 양단에 각각 드레인과 소스가 연결되고, 게이트에 상기 제1 제어신호들이 입력되는 복수의 제1 NMOS 트랜지스터들을 포함하고,The first common mode change circuit includes a plurality of first NMOS transistors having a drain and a source connected to both ends of the first load, and the first control signals input to a gate thereof.

상기 제2 공통모드 변경회로는 상기 제2 부하의 양단에 각각 드레인과 소스가 연결되고, 게이트에 상기 제2 제어신호들이 입력되는 복수의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 증폭 회로.And the second common mode changing circuit includes a plurality of second NMOS transistors having a drain and a source connected to both ends of the second load, and the second control signals being input to a gate thereof.

제5항에 있어서,The method of claim 5,

상기 내부 신호들은 제1 내부 신호와 상기 제1 내부 신호의 상보 신호인 제2 내부 신호를 포함하고,The internal signals include a first internal signal and a second internal signal that is a complementary signal of the first internal signal,

상기 제1 제어신호들이 인에이블될 때 상기 복수의 제1 NMOS 트랜지스터들이 턴 온되고, 상기 제2 제어신호들이 인에이블될 때 상기 복수의 제2 NMOS 트랜지스터들이 턴 온되고,The plurality of first NMOS transistors are turned on when the first control signals are enabled, and the plurality of second NMOS transistors are turned on when the second control signals are enabled,

턴 오프되는 상기 제1 NMOS 트랜지스터들의 수가 증가할 때 상기 제2 내부 신호의 전압 레벨이 감소하고, 턴 오프되는 상기 제2 NMOS 트랜지스터들의 수가 증가할 때 상기 제1 내부 신호의 전압 레벨이 감소하는 것을 특징으로 하는 증폭 회로.The voltage level of the second internal signal decreases when the number of first NMOS transistors turned off increases, and the voltage level of the first internal signal decreases when the number of second NMOS transistors turned off increases. An amplification circuit characterized by the above-mentioned.

제6항에 있어서,The method of claim 6,

상기 제2 증폭기는 상기 제2 내부 신호의 전압 레벨이 감소할 때, 하이 레벨 구간이 로우 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 출력 신호를 출력하고, 상기 제1 내부 신호의 전압 레벨이 감소할 때, 로우 레벨 구간이 하이 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 출력 신호를 출력하는 것을 특징으로 하는 증폭 회로.When the voltage level of the second internal signal decreases, the second amplifier outputs the output signal having a duty cycle in which a high level section is relatively shorter than a low level section, and the voltage level of the first internal signal decreases. And outputting said output signal having a duty cycle in which a low level section is relatively shorter than a high level section.

외부 클럭 신호를 수신하고, 상기 외부 클럭 신호의 위상과 내부에서 발생된 기준 클럭 신호의 위상차가 소정의 오차 범위 이내로 될 때 락킹되고, 그 결과로서 내부 클럭 신호를 출력하는 내부클럭 발생회로의 리플리카 지연회로에 있어서,A replica of the internal clock generation circuit that receives an external clock signal and locks when the phase difference between the phase of the external clock signal and the internally generated reference clock signal falls within a predetermined error range and as a result outputs the internal clock signal. In the delay circuit,

상기 내부 클럭 신호를 설정된 시간 동안 지연시켜 제1 지연 클럭 신호들을 출력하는 제1 리플리카 지연부; 및A first replica delay unit delaying the internal clock signal for a predetermined time and outputting first delay clock signals; And

상기 제1 지연 클럭 신호들에 응답하여 상기 기준 클럭 신호를 출력하고, 제어신호들에 응답하여 상기 기준 클럭 신호의 듀티 사이클을 변경시키는 제2 리플리카 지연부를 구비하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.And a second replica delay unit configured to output the reference clock signal in response to the first delayed clock signals, and to change a duty cycle of the reference clock signal in response to control signals. Replica delay circuit.

제8항에 있어서, 상기 제2 리플리카 지연부는,The method of claim 8, wherein the second replica delay unit,

상기 제1 지연 클럭 신호들에 응답하여 제2 지연 클럭 신호들을 출력하고, 상기 제어신호들에 응답하여 상기 제2 지연 클럭 신호들의 공통 모드 전압 레벨을 변화시키는 제1 증폭기; 및A first amplifier outputting second delayed clock signals in response to the first delayed clock signals, and changing a common mode voltage level of the second delayed clock signals in response to the control signals; And

상기 제2 지연 클럭 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 상기 기준 클럭 신호를 출력하고, 상기 제2 지연 클럭 신호들의 공통 모드 전압 레벨이 변화될 때, 상기 기준 클럭 신호의 듀티 사이클을 변경시키는 제2 증폭기를 구비하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.Compare voltage levels of the second delayed clock signals, output the reference clock signal according to the comparison result, and when the common mode voltage level of the second delayed clock signals changes, the duty cycle of the reference clock signal is changed. And a second amplifier for changing the replica delay circuit of the internal clock generation circuit.

제9항에 있어서, 상기 제1 증폭기는,The method of claim 9, wherein the first amplifier,

부하 회로를 포함하고, 상기 제1 지연 클럭 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 상기 제2 지연 클럭 신호들을 출력하는 차동 증폭기; 및A differential amplifier including a load circuit, comparing voltage levels of the first delayed clock signals and outputting the second delayed clock signals according to the comparison result; And

상기 부하 회로에 병렬 연결되고, 상기 제어신호들에 응답하여 상기 제2 지연 클럭 신호들의 공통 모드 전압 레벨을 변경시키는 공통모드 제어회로를 구비하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.And a common mode control circuit connected to the load circuit in parallel and changing a common mode voltage level of the second delayed clock signals in response to the control signals.

제10항에 있어서,The method of claim 10,

상기 공통모드 제어회로는,The common mode control circuit,

상기 제2 부하에 병렬 연결되고, 상기 제어신호들 중 제2 제어신호들에 응답하여 상기 제2 노드와 상기 제3 노드 사이의 저항의 크기를 변경시키는 제2 공통모드 변경회로를 구비하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.And a second common mode changing circuit connected in parallel to the second load and changing a magnitude of a resistance between the second node and the third node in response to second control signals among the control signals. A replica delay circuit of the internal clock generation circuit.

제11항에 있어서,The method of claim 11,

상기 제2 공통모드 변경회로는 상기 제2 부하의 양단에 각각 드레인과 소스가 연결되고, 게이트에 상기 제2 제어신호들이 입력되는 복수의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.The second common mode changing circuit may include a plurality of second NMOS transistors having a drain and a source connected to both ends of the second load, and the second control signals input to a gate thereof. Replica delay circuit.

제12항에 있어서,The method of claim 12,

상기 제2 지연 클럭 신호들은 제1 클럭 신호와 상기 제1 클럭 신호의 상보 신호인 제2 클럭 신호를 포함하고,The second delayed clock signals include a first clock signal and a second clock signal that is a complementary signal of the first clock signal,

턴 오프되는 상기 제1 NMOS 트랜지스터들의 수가 증가할 때 상기 제2 클럭 신호의 전압 레벨이 감소하고, 턴 오프되는 상기 제2 NMOS 트랜지스터들의 수가 증가할 때 상기 제2 클럭 신호의 전압 레벨이 감소하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.The voltage level of the second clock signal decreases when the number of first NMOS transistors turned off increases, and the voltage level of the second clock signal decreases when the number of second NMOS transistors turned off increases. A replica delay circuit of an internal clock generating circuit.

제13항에 있어서,The method of claim 13,

상기 제2 증폭기는 상기 제2 클럭 신호의 전압 레벨이 감소할 때, 하이 레벨 구간이 로우 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호를 출력하고, 상기 제1 클럭 신호의 전압 레벨이 감소할 때, 로우 레벨 구간이 하이 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호를 출력하는 것을 특징으로 하는 내부클럭 발생회로의 리플리카 지연회로.When the voltage level of the second clock signal decreases, the second amplifier outputs the reference clock signal having a duty cycle in which a high level section is relatively shorter than a low level section, and the voltage level of the first clock signal is increased. The replica delay circuit of the internal clock generation circuit according to claim 1, wherein the reference clock signal outputs the reference clock signal having a duty cycle relatively shorter than a high level section when the level decreases.

외부 클럭 신호를 수신하고, 상기 외부 클럭 신호의 위상과 내부에서 발생된 기준 클럭 신호의 위상차가 소정의 오차 범위 이내로 될 때 락킹되고, 그 결과로서 내부 클럭 신호를 출력하는 내부클럭 발생회로에 있어서,An internal clock generation circuit that receives an external clock signal and locks when the phase difference between the phase of the external clock signal and the internally generated reference clock signal falls within a predetermined error range, and outputs the internal clock signal as a result.

상기 외부 클럭 신호를 제1 설정 시간 동안 지연시켜 출력하는 가변 지연회로;A variable delay circuit for delaying and outputting the external clock signal for a first set time;

지연된 상기 외부 클럭 신호를 증폭시켜 상기 내부 클럭 신호를 출력하는 버퍼 회로;A buffer circuit for amplifying the delayed external clock signal and outputting the internal clock signal;

상기 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 상기 기준 클럭 신호를 출력하고, 제어신호들에 응답하여 상기 기준 클럭 신호의 듀티 사이클을 변경시키는 리플리카 지연회로;A replica delay circuit delaying the internal clock signal for a second set time to output the reference clock signal, and changing a duty cycle of the reference clock signal in response to control signals;

상기 외부 클럭 신호에 대한 상기 내부 클럭 신호의 위상 오프셋 량에 따라 상기 제어신호들을 발생하는 제어신호 발생기; 및A control signal generator for generating the control signals according to a phase offset amount of the internal clock signal with respect to the external clock signal; And

상기 외부 클럭 신호와 상기 기준 클럭 신호의 위상차를 검출하고, 그 검출 결과에 따라 상기 가변 지연회로의 상기 제1 설정 시간을 제어하는 위상 검출기를 구비하는 것을 특징으로 하는 내부 클럭 발생 회로.And a phase detector for detecting a phase difference between the external clock signal and the reference clock signal and controlling the first set time of the variable delay circuit in accordance with the detection result.

제15항에 있어서, 상기 리플리카 지연회로는,The method of claim 15, wherein the replica delay circuit,

상기 내부 클럭 신호를 제3 설정 시간 동안 지연시켜 제1 지연 클럭 신호들을 출력하는 제1 리플리카 지연부; 및A first replica delay unit delaying the internal clock signal for a third set time and outputting first delayed clock signals; And

상기 제1 지연 클럭 신호들에 응답하여 상기 기준 클럭 신호를 출력하고, 상기 제어신호들에 응답하여 상기 기준 클럭 신호의 듀티 사이클을 변경시키는 제2 리플리카 지연부를 구비하는 것을 특징으로 하는 내부 클럭 발생 회로.And a second replica delay unit configured to output the reference clock signal in response to the first delayed clock signals and to change a duty cycle of the reference clock signal in response to the control signals. Circuit.

제16항에 있어서, 상기 제2 리플리카 지연부는,The method of claim 16, wherein the second replica delay unit,

상기 제2 지연 클럭 신호들의 전압 레벨들을 비교하고, 그 비교 결과에 따라 상기 기준 클럭 신호를 출력하고, 상기 제2 지연 클럭 신호들의 공통 모드 전압 레벨이 변화될 때, 상기 기준 클럭 신호의 듀티 사이클을 변경시키는 제2 증폭기를 구비하는 것을 특징으로 하는 내부 클럭 발생 회로.Compare voltage levels of the second delayed clock signals, output the reference clock signal according to the comparison result, and when the common mode voltage level of the second delayed clock signals changes, the duty cycle of the reference clock signal is changed. And a second amplifier for changing.

제17항에 있어서, 상기 제1 증폭기는,The method of claim 17, wherein the first amplifier,

상기 부하 회로에 병렬 연결되고, 상기 제어신호들에 응답하여 상기 제2 지연 클럭 신호들의 공통 모드 전압 레벨을 변경시키는 공통모드 제어회로를 구비하는 것을 특징으로 하는 내부 클럭 발생 회로.And a common mode control circuit connected to the load circuit in parallel and changing a common mode voltage level of the second delayed clock signals in response to the control signals.

제18항에 있어서,The method of claim 18,

상기 공통모드 제어회로는,The common mode control circuit,

상기 제2 부하에 병렬 연결되고, 상기 제어신호들 중 제2 제어신호들에 응답하여 상기 제2 노드와 상기 제3 노드 사이의 저항의 크기를 변경시키는 제2 공통모드 변경회로를 구비하는 것을 특징으로 하는 내부 클럭 발생 회로.And a second common mode changing circuit connected in parallel to the second load and changing a magnitude of a resistance between the second node and the third node in response to second control signals among the control signals. Internal clock generation circuit.

제19항에 있어서,The method of claim 19,

상기 제2 공통모드 변경회로는 상기 제2 부하의 양단에 각각 드레인과 소스가 연결되고, 게이트에 상기 제2 제어신호들이 입력되는 복수의 제2 NMOS 트랜지스터들을 포함하는 것을 특징으로 하는 내부 클럭 발생 회로.The second common mode change circuit may include a plurality of second NMOS transistors having a drain and a source connected to both ends of the second load, and the second control signals input to a gate thereof. .

제20항에 있어서,The method of claim 20,

턴 오프되는 상기 제1 NMOS 트랜지스터들의 수가 증가할 때 상기 제2 클럭 신호의 전압 레벨이 감소하고, 턴 오프되는 상기 제2 NMOS 트랜지스터들의 수가 증가할 때 상기 제2 클럭 신호의 전압 레벨이 감소하는 것을 특징으로 하는 내부 클럭 발생 회로.The voltage level of the second clock signal decreases when the number of first NMOS transistors turned off increases, and the voltage level of the second clock signal decreases when the number of second NMOS transistors turned off increases. Internal clock generation circuit.

제21항에 있어서,The method of claim 21,

상기 제2 증폭기는 상기 제2 클럭 신호의 전압 레벨이 감소할 때, 하이 레벨 구간이 로우 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호를 출력하고, 상기 제1 클럭 신호의 전압 레벨이 감소할 때, 로우 레벨 구간이 하이 레벨 구간 보다 상대적으로 짧은 듀티 사이클을 갖는 상기 기준 클럭 신호를 출력하는 것을 특징으로 하는 내부 클럭 발생 회로.When the voltage level of the second clock signal decreases, the second amplifier outputs the reference clock signal having a duty cycle in which a high level section is relatively shorter than a low level section, and the voltage level of the first clock signal is increased. And when decreasing, outputs said reference clock signal having a duty cycle in which a low level section is relatively shorter than a high level section.