KR100528546B1 - Level shifting circuit - Google Patents
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Abstract
본 발명은 레벨 쉬프팅 회로에 관한 것으로써, 특히, IC 디자인시 서로 다른 전원 레벨을 사용하는 코어 블럭과 I/O 블럭 간의 인터페이스를 제어하여 파워 다운 모드에서 발생할 수 있는 누설전류를 제거할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 정상 동작 모드시 코어 블럭의 전원 레벨을 쉬프팅하여 I/O 블럭 전원을 생성하고, 파워 다운 모드시에는 코어 블럭의 전원을 레벨 쉬프팅하여 I/O 블럭 전원을 생성하기 위한 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 불필요한 전류의 누설 경로를 차단할 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifting circuit, and more particularly, to control an interface between a core block and an I / O block using different power levels in an IC design so as to eliminate leakage current that may occur in a power down mode. Discuss the technique. The present invention is a latch block for generating I / O block power by shifting the power level of the core block in the normal operation mode, and generating the I / O block power by level shifting the power of the core block in the power down mode. By stopping the operation and grounding the leakage current generated in the output node of the latch block to the ground to prevent the leakage path of unnecessary current.
Description
본 발명은 레벨 쉬프팅 회로에 관한 것으로써, 특히, IC 디자인시 서로 다른 전원 레벨을 사용하는 코어 블럭과 I/O 블럭 간의 인터페이스를 제어하여 파워 다운 모드에서 발생할 수 있는 누설전류를 제거할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifting circuit, and more particularly, to control an interface between a core block and an I / O block using different power levels in an IC design so as to eliminate leakage current that may occur in a power down mode. Technology.
일반적으로 전원의 세이빙(Saving)이 요구되는 핸드 셋(Hand set), 모바일(Mobile) 등의 어플리케이션(Application)은 코어(Core) 디자인 블럭과 I/O(Input/Output) 디자인 블럭의 파워 다운(Power down) 관계가 매우 중요하다. In general, applications such as hand sets and mobiles that require saving power are required to power down core design blocks and I / O (input / output) design blocks. Power down relationship is very important.
여기서, I/O 블럭의 전압은 코어 블럭의 전압보다 높으며, 코어 블럭에서 출력된 신호가 I/O 블럭으로 왜곡 없이 전달되려면 코어 블럭의 전압을 레벨 쉬프팅하여 I/O 블럭으로 출력하기 위한 레벨 쉬프터가 필요하다. In this case, the voltage of the I / O block is higher than the voltage of the core block, and the level shifter for outputting to the I / O block by level shifting the voltage of the core block so that the signal output from the core block can be transmitted without distortion to the I / O block. Is needed.
도 1은 이러한 종래의 레벨 쉬프팅 회로에 관한 회로도이다. 1 is a circuit diagram related to such a conventional level shifting circuit.
종래의 레벨 쉬프팅 회로는 코어 블럭(1), 코어 블럭 버퍼(2), I/O 블럭 버퍼(3), 래치 블럭(4) 및 I/O 블럭(5)을 구비한다. The conventional level shifting circuit includes a core block 1, a core block buffer 2, an I / O block buffer 3, a latch block 4 and an I / O block 5.
여기서, 코어 블럭 버퍼(2)는 인버터 IV2와 NMOS트랜지스터 N2를 구비한다. 인버터 IV2는 코어 블럭(1)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N2는 노드 ND1의 전압 레벨에 따라 노드 ND2에 그라운드 전압을 인가시킨다. 그리고, I/O 블럭 버퍼(3)는 인버터 IV1와 NMOS트랜지스터 N1를 구비한다. 인버터 IV1는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N1는 인버터 IV1의 출력 전압에 따라 노드 ND1와 래치 블럭(4)을 선택적으로 연결한다. Here, the core block buffer 2 has an inverter IV2 and an NMOS transistor N2. Inverter IV2 inverts the signal applied from the core block 1. The NMOS transistor N2 applies a ground voltage to the node ND2 according to the voltage level of the node ND1. The I / O block buffer 3 has an inverter IV1 and an NMOS transistor N1. Inverter IV1 inverts the power down control signal PDCS. The NMOS transistor N1 selectively connects the node ND1 and the latch block 4 according to the output voltage of the inverter IV1.
또한, 래치 블럭(4)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P1,P2를 구비한다. 래치 블럭(4)은 정상 동작 모드시 코어 블럭(1)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(5) 전압을 생성한다. The latch block 4 also has PMOS transistors P1 and P2 having a positive feedback structure. The latch block 4 generates the I / O block 5 voltage by level shifting the voltage level of the core block 1 in the normal operation mode.
그런데, 이러한 종래의 레벨 쉬프팅 회로는 칩의 정상동작시에는 문제가 발생하지 않지만 전원을 절약하기 위한 파워 다운 모드시에는 여러 가지 문제점을 유발하게 된다. 예를 들어, 전원을 절약하기 위하여 코어 블럭(1)의 전원을 오프시켰다고 가정한다. 이때, I/O 블럭의 전원은 파워 세이빙 동작과 정상동작 모드 상태의 전환을 고려하여야 하기 때문에 온 상태를 유지해야 한다. However, such a conventional level shifting circuit does not cause a problem in the normal operation of the chip, but causes various problems in the power down mode to save power. For example, assume that the power of the core block 1 is turned off to save power. At this time, the power of the I / O block should be kept on because the power saving operation and the switching of the normal operation mode must be considered.
대부분의 레벨 쉬프팅 회로는 상술된 래치 블럭(4)을 이용하여 코어 블럭(1)과 I/O 블럭(5)간의 인터페이스를 수행한다. 그런데, 포지티브 피드백 래치 블럭(4)은 동작 특성상 코어 블럭(1)이 켜져 있을 경우 명확한 전류의 경로가 형성되지 않기 때문에 양산을 전제로 개발되어지는 모든 IC에 치명적인 결함을 유발할 수 있게 된다. Most level shifting circuits use the latch block 4 described above to perform an interface between the core block 1 and the I / O block 5. However, since the positive feedback latch block 4 does not form a clear current path when the core block 1 is turned on due to an operation characteristic, it may cause a fatal defect in all ICs developed on a premise of mass production.
또한, 파워 다운 모드시에는 NMOS트랜지스터 N2가 턴온되어 노드 ND2에 그라운드 전압 GND를 출력한다. 그리고, 포지티브 피드백 래치 블럭(4)이 정상 동작을 수행한다. 이에 따라, 출력 포트인 노드 ND2의 전압이 전압 분배 법칙에 의하여 결정된다. 이러한 경우 노드 ND2의 전압에 따라 출력노드와 연결된 I/O 블럭(5)에 치명적인 오류가 발생할 수 있다. In the power down mode, the NMOS transistor N2 is turned on to output the ground voltage GND to the node ND2. The positive feedback latch block 4 then performs normal operation. Accordingly, the voltage of the node ND2 as the output port is determined by the voltage division law. In this case, a fatal error may occur in the I / O block 5 connected to the output node according to the voltage of the node ND2.
도 2a는 도 1의 각 블럭에 관한 전압 관계를 나타낸다. FIG. 2A shows the voltage relationship for each block of FIG. 1.
도 2a에서 노드 ND2의 출력노드에는 NOR 회로가 연결되었다고 가정한다. 파워 다운 모드시에는 I/O 블럭(5)이 일정 전압을 유지하고 코어 블럭(1)의 전압이 오프 되었을 경우 노드 ND2에 일정 전압이 흐름을 알 수 있다. 이때, 파워 다운 모드임에도 불구하고 도 2b에서와 같이 I/O 블럭(5)에서 누설 전류가 발생함을 알 수 있다. In FIG. 2A, it is assumed that a NOR circuit is connected to the output node of the node ND2. In the power down mode, when the I / O block 5 maintains a constant voltage and the voltage of the core block 1 is turned off, it can be seen that a constant voltage flows to the node ND2. At this time, it can be seen that the leakage current occurs in the I / O block 5 as shown in FIG. 2B despite the power down mode.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 파워 다운 모드시에 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 코어 블럭과 I/O 블럭을 격리시켜 불필요한 전류의 누설 경로를 차단할 수 있도록 하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. In the power down mode, the core block and the I / O block are grounded by stopping the operation of the latch block and grounding the leakage current generated at the output node of the latch block to ground. The purpose is to isolate the leakage path of unnecessary current by isolating it.
상기한 목적을 달성하기 위한 본 발명의 레벨 쉬프팅 회로는, 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼; 파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼; 코어 블럭 버퍼와 입/출력 블럭 버퍼의 출력 상태에 따라 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및 파워 다운 제어신호의 활성화시 래치 블럭과 코어 블럭 버퍼와의 연결을 차단하여 래치 블럭을 동작을 중지시키고, 래치 블럭의 출력노드를 강제로 그라운드시키는 래치 제어수단을 구비하고, 래치 제어수단은 파워 다운 제어신호의 활성화시 출력노드와 그라운드단 사이에 연결된 출력 스위칭 소자를 턴오프시킴으로써 래치 블럭에 인가되는 그라운드 전압을 차단하는 제 1스위칭 소자; 및 파워 다운 제어신호의 활성화시 래치 블럭의 출력 노드에 그라운드 전압을 인가시키는 제 2스위칭 소자를 구비함을 특징으로 한다. 또한, 본 발명은 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼; 파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼; 코어 블럭 버퍼와 입/출력 블럭 버퍼의 출력 상태에 따라 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및 래치 블럭의 출력노드와 입/출력 블럭 사이에 연결되어, 파워 다운 제어신호의 상태에 따라 래치 블럭으로부터 입/출력 블럭에 인가되는 출력신호를 선택적으로 차단하는 출력 제어수단을 구비하고, 출력 제어수단은 파워 다운 제어신호의 비활성화시 래치 블럭의 출력을 버퍼링하여 출력하고, 파워 다운 제어신호의 활성화시 코어 블럭과 입/출력 블럭을 분리시키는 논리소자를 구비함을 특징으로 한다. The level shifting circuit of the present invention for achieving the above object comprises a core block buffer for buffering a signal applied from the core block; An input / output block buffer for buffering a power down control signal; A latch block outputting a voltage level of the input / output block by level shifting the voltage of the core block according to the output states of the core block buffer and the input / output block buffer; And latch control means for stopping the operation of the latch block by forcibly closing the connection between the latch block and the core block buffer when the power down control signal is activated, and forcibly grounding the output node of the latch block. A first switching element which cuts off the ground voltage applied to the latch block by turning off an output switching element connected between the output node and the ground terminal when the down control signal is activated; And a second switching element for applying a ground voltage to an output node of the latch block when the power down control signal is activated. In addition, the present invention includes a core block buffer for buffering a signal applied from the core block; An input / output block buffer for buffering a power down control signal; A latch block outputting a voltage level of the input / output block by level shifting the voltage of the core block according to the output states of the core block buffer and the input / output block buffer; And an output control means connected between the output node of the latch block and the input / output block to selectively block an output signal applied to the input / output block from the latch block according to the state of the power-down control signal. The means is characterized in that it comprises a logic element for buffering and outputting the output of the latch block upon deactivation of the power down control signal, and separating the core block and the input / output block upon activation of the power down control signal.
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이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3은 본 발명에 따른 레벨 쉬프팅 회로의 회로도이다. 3 is a circuit diagram of a level shifting circuit according to the present invention.
본 발명은 코어 블럭(10), 코어 블럭 버퍼(11), I/O(입/출력) 블럭 버퍼(12), 래치 블럭(13), I/O 블럭(16) 및 래치 제어수단(N5,N6)을 구비한다. According to the present invention, the core block 10, the core block buffer 11, the I / O (input / output) block buffer 12, the latch block 13, the I / O block 16 and the latch control means N5, N6).
여기서, 코어 블럭 버퍼(11)는 인버터 IV4와 NMOS트랜지스터 N4를 구비한다. 인버터 IV4는 코어 블럭(10)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N4는 노드 ND3의 전압 레벨에 따라 노드 ND4에 그라운드 전압을 인가시킨다. 그리고, I/O 블럭 버퍼(12)는 인버터 IV3와 NMOS트랜지스터 N3를 구비한다. 인버터 IV3는 입력되는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N3는 인버터 IV3의 출력 전압에 따라 노드 ND3와 래치 블럭(13)을 선택적으로 연결한다. Here, the core block buffer 11 includes an inverter IV4 and an NMOS transistor N4. Inverter IV4 inverts the signal applied from the core block 10. The NMOS transistor N4 applies a ground voltage to the node ND4 according to the voltage level of the node ND3. The I / O block buffer 12 has an inverter IV3 and an NMOS transistor N3. Inverter IV3 inverts the input power down control signal PDCS. The NMOS transistor N3 selectively connects the node ND3 and the latch block 13 according to the output voltage of the inverter IV3.
또한, 래치 블럭(13)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P3,P4를 구비한다. 래치 블럭(13)은 정상 동작 모드시 코어 블럭(10)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(16) 전압을 생성한다. In addition, the latch block 13 includes PMOS transistors P3 and P4 having a positive feedback structure. The latch block 13 generates the I / O block 16 voltage by level shifting the voltage level of the core block 10 in the normal operation mode.
또한, 래치 제어수단은 스위칭 소자인 NMOS트랜지스터 N5,N6를 구비한다. In addition, the latch control means includes NMOS transistors N5 and N6 as switching elements.
여기서, NMOS트랜지스터 N5는 노드 ND3와 그라운드단 사이에 연결되어 게이트 단자에 파워 다운 제어신호 PDCS가 인가된다. 그리고, NMOS트랜지스터 N6은 노드 ND4와 그라운드단 사이에 연결되어 게이트 단자에 파워 다운 제어신호 PDCS가 인가된다. Here, the NMOS transistor N5 is connected between the node ND3 and the ground terminal, and a power down control signal PDCS is applied to the gate terminal. The NMOS transistor N6 is connected between the node ND4 and the ground terminal, and a power down control signal PDCS is applied to the gate terminal.
이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.
먼저, 엑티브 하이에서 파워 다운 제어신호 PDCS가 인에이블 된다고 가정하면, 노말 동작시에는 파워 다운 제어신호 PDCS가 로우 상태를 유지하여 래치 블럭(13)은 정상적인 동작을 수행한다. 이때, 파워 다운 제어신호 PDCS가 로우 상태이기 때문에 래치 제어수단(N5,N6)은 오프 상태를 유지한다. 그리고, 코어 블럭(10)으로부터 입력되는 신호는 인버터 IV4를 통해 반전되고 NMOS트랜지스터 N4에 입력된다. First, assuming that the power down control signal PDCS is enabled at the active high, during the normal operation, the power down control signal PDCS is kept low and the latch block 13 performs a normal operation. At this time, since the power down control signal PDCS is in the low state, the latch control means N5 and N6 maintain the off state. The signal input from the core block 10 is inverted through the inverter IV4 and input to the NMOS transistor N4.
이때, 코어 블럭(10)으로부터 로우 신호가 입력된다면 NMOS트랜지스터 N4가 턴온되어 노드 ND4에 그라운드 전압이 인가된다. 이어서, 노드 ND4의 그라운드 전압에 따라 포지티브 피드백 래치 블럭(13)의 PMOS트랜지스터 P3가 턴온되어 출력노드인 노드 ND4가 그라운드 전압 레벨을 유지할 수 있도록 한다. At this time, if a low signal is input from the core block 10, the NMOS transistor N4 is turned on to apply a ground voltage to the node ND4. Subsequently, according to the ground voltage of the node ND4, the PMOS transistor P3 of the positive feedback latch block 13 is turned on so that the node ND4, which is an output node, maintains the ground voltage level.
여기서, 코어 블럭(10)의 하이 레벨 전압과 I/O 블럭(16)의 하이 레벨 전압은 서로 다르며, I/O 블럭(16)의 전원전압이 코어 블럭(10)의 전원전압보다 더 높다고 가정한다. Here, it is assumed that the high level voltage of the core block 10 and the high level voltage of the I / O block 16 are different from each other, and the power supply voltage of the I / O block 16 is higher than the power supply voltage of the core block 10. do.
반면에, 코어 블럭(10)으로부터 하이 신호가 입력된다면 NMOS트랜지스터 N4가 턴오프된다. 그리고, 파워 다운 제어신호 PDCS가 로우일 경우 NMOS트랜지스터 N3이 턴온된다. 따라서, 노드 ND3, ND5가 모두 로우 레벨이 된다. 이어서, 노드 ND5의 로우 레벨에 따라 포지티브 피드백 래치 블럭(13)의 PMOS트랜지스터 P4가 턴온되어 출력노드인 노드 ND4가 I/O 블럭(16)의 전압만큼 상승된다. On the other hand, if a high signal is input from the core block 10, the NMOS transistor N4 is turned off. When the power down control signal PDCS is low, the NMOS transistor N3 is turned on. Therefore, the nodes ND3 and ND5 both go low. Then, according to the low level of the node ND5, the PMOS transistor P4 of the positive feedback latch block 13 is turned on so that the node ND4, which is an output node, is raised by the voltage of the I / O block 16.
이에 따라, 그라운드 전압(GND) 레벨에서 코어 전원전압(VDD) 레벨로 스윙하던 신호는 레벨 쉬프트 래치 블럭(13)을 통과하여 그라운드 전압(GND) 레벨에서 I/O 블럭 전원전압(VDD) 레벨로 레벨 쉬프팅된다. Accordingly, the signal swinging from the ground voltage GND level to the core power supply voltage VDD level passes through the level shift latch block 13 to the I / O block power supply voltage VDD level from the ground voltage GND level. Level shifted.
한편, 엑티브 하이에서 파워 다운 제어신호 PDCS가 인에이블 되면, 코어 블럭(10)의 전원전압은 그라운드 전압 레벨이 된다. 이에 따라, NMOS트랜지스터 N5,N6이 턴온되어 노드 ND3,ND4가 모두 그라운드 전압 레벨이 된다. 따라서, 파워 다운 모드에서 NMOS트랜지스터 N5,N6을 턴온시켜 노드 ND3,ND4를 강제로 그라운드 시킴으로써 래치 블럭(13)의 레벨 쉬프팅 동작이 중지된다. On the other hand, when the power down control signal PDCS is enabled at the active high, the power supply voltage of the core block 10 is at the ground voltage level. As a result, the NMOS transistors N5 and N6 are turned on to bring the nodes ND3 and ND4 to the ground voltage level. Accordingly, the level shifting operation of the latch block 13 is stopped by forcibly grounding the nodes ND3 and ND4 by turning on the NMOS transistors N5 and N6 in the power down mode.
이상에서와 같이 본 발명은 파워 다운 모드시 래치 블럭(13)의 동작을 정지시키고 I/O 블럭(16)과 연결된 출력노드인 노드 ND4를 그라운드 레벨로 접지시킴으로써 파워 다운 모드시 I/O 블럭(5)에 발생할 수 있는 불필요한 누설 전류를 확실하게 제거할 수 있도록 한다. As described above, the present invention stops the operation of the latch block 13 in the power down mode, and grounds the node ND4, which is an output node connected to the I / O block 16, to the ground level, thereby making the I / O block ( Be sure to eliminate any unnecessary leakage current that may occur in 5).
도 4a 및 도 4b는 도 3의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면이다. 도 3의 각 블럭 전압이 도 4a와 같을 경우 불필요한 누설 전류를 제거함으로써 I/O 블럭(16)과 코어 블럭(10)의 소모 전류를 줄일 수 있게 된다. 4A and 4B are diagrams for describing voltage and current consumption of each block of FIG. 3. When the block voltage of FIG. 3 is the same as that of FIG. 4A, unnecessary currents of the I / O block 16 and the core block 10 may be reduced by eliminating unnecessary leakage currents.
한편, 도 5는 본 발명에 따른 레벨 쉬프팅 회로의 다른 실시예이다. 5 is another embodiment of a level shifting circuit according to the present invention.
도 5의 실시예는 코어 블럭(20), 코어 블럭 버퍼(21), I/O 블럭 버퍼(22), 래치 블럭(23), 출력 제어수단(24) 및 I/O 블럭(25)을 구비한다. 5 has a core block 20, a core block buffer 21, an I / O block buffer 22, a latch block 23, an output control means 24 and an I / O block 25. The embodiment of FIG. do.
여기서, 코어 블럭 버퍼(21)는 인버터 IV6와 NMOS트랜지스터 N8를 구비한다. 인버터 IV6는 코어 블럭(20)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N8는 노드 ND6의 전압 레벨에 따라 노드 ND7에 그라운드 전압을 인가한다. 그리고, I/O 블럭 버퍼(22)는 인버터 IV5와 NMOS트랜지스터 N7를 구비한다. 인버터 IV5는 입력되는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N7는 인버터 IV5의 출력 전압에 따라 노드 ND6와 래치 블럭(23)을 선택적으로 연결한다. Here, the core block buffer 21 includes an inverter IV6 and an NMOS transistor N8. Inverter IV6 inverts the signal applied from the core block 20. The NMOS transistor N8 applies a ground voltage to the node ND7 according to the voltage level of the node ND6. The I / O block buffer 22 includes an inverter IV5 and an NMOS transistor N7. Inverter IV5 inverts the input power down control signal PDCS. The NMOS transistor N7 selectively connects the node ND6 and the latch block 23 according to the output voltage of the inverter IV5.
또한, 래치 블럭(23)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P5,P6를 구비한다. 래치 블럭(23)은 정상 동작 모드시 코어 블럭(20)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(25) 전압을 생성한다. In addition, the latch block 23 includes PMOS transistors P5 and P6 having a positive feedback structure. The latch block 23 level shifts the voltage level of the core block 20 in the normal operation mode to generate the I / O block 25 voltage.
또한, 출력 제어수단(24)은 낸드게이트 NAND1와 인버터 IV7를 구비한다. 여기서, 낸드게이트 NAND1는 노드 ND7의 출력과 인버터 IV5에 의해 반전된 파워 다운 제어신호 PDCS를 낸드연산한다. 그리고, 인버터 IV7는 낸드게이트 NAND1의 출력을 반전하여 I/O 블럭(25)에 출력한다. The output control means 24 also includes a NAND gate NAND1 and an inverter IV7. Here, the NAND gate NAND1 performs a NAND operation on the output of the node ND7 and the power down control signal PDCS inverted by the inverter IV5. The inverter IV7 inverts the output of the NAND gate NAND1 and outputs it to the I / O block 25.
이러한 구성을 갖는 본 발명은 출력 제어수단(24)에 의해 코어 블럭(20)과 I/O 블럭(25)이 로지컬(Logical)하게 분리된다. 이에 따라, 출력 제어수단(24)은 노말 동작 모드시 낸드게이트 NAND1와 인버터 IV7에 의해 버퍼로 사용되고, 파워 다운 모드시에는 코어 블럭(20)과 I/O 블럭(25)을 격리시키게 된다. In the present invention having such a configuration, the core block 20 and the I / O block 25 are logically separated by the output control means 24. Accordingly, the output control means 24 is used as a buffer by the NAND gate NAND1 and the inverter IV7 in the normal operation mode, and isolates the core block 20 and the I / O block 25 in the power down mode.
본 발명은 파워 다운 모드시 래치 블럭(13)을 통해 I/O 블럭(16)으로 공급되는 신호를 차단함으로써 다운 모드시 I/O 블럭(25)에 발생할 수 있는 불필요한 누설 전류를 확실하게 제거할 수 있도록 한다. The present invention blocks the signal supplied to the I / O block 16 through the latch block 13 in the power down mode to reliably eliminate unnecessary leakage current that may occur in the I / O block 25 in the down mode. To help.
도 6a 및 도 6b는 도 5의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면이다. 도 5의 각 블럭 전압이 도 6a와 같을 경우 불필요한 누설 전류를 제거함으로써 I/O 블럭(25)과 코어 블럭(20)의 소모 전류를 줄일 수 있게 된다. 6A and 6B are diagrams for describing voltage and current consumption of each block of FIG. 5. When the block voltages of FIG. 5 are the same as those of FIG. 6A, the unnecessary currents of the I / O block 25 and the core block 20 may be reduced by eliminating unnecessary leakage currents.
이상에서 설명한 바와 같이, 본 발명은 파워 다운 모드시에 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 불필요한 전류의 누설 경로를 차단할 수 있도록 한다. 이에 따라, IC 디자인시 각 블럭에 발생하는 소모 전류를 줄일 수 있게 된다. As described above, the present invention stops the operation of the latch block in the power-down mode and grounds the leakage current generated at the output node of the latch block to ground, thereby preventing unnecessary current leakage paths. Accordingly, it is possible to reduce the current consumption generated in each block in the IC design.
도 1은 종래의 레벨 쉬프팅 회로의 회로도. 1 is a circuit diagram of a conventional level shifting circuit.
도 2a 및 도 2b는 도 1의 각 블럭에 관한 전압 및 전류를 설명하기 위한 도면. 2A and 2B are diagrams for explaining the voltage and current for each block of Fig. 1;
도 3은 본 발명에 따른 레벨 쉬프팅 회로의 회로도. 3 is a circuit diagram of a level shifting circuit according to the present invention.
도 4a 및 도 4b는 도 3의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면. 4A and 4B are diagrams for explaining voltage and current consumption for each block of FIG. 3;
도 5는 본 발명에 따른 레벨 쉬프팅 회로의 다른 실시예. 5 is another embodiment of a level shifting circuit according to the present invention;
도 6a 및 도 6b는 도 5의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면. 6A and 6B are diagrams for explaining voltage and current consumption for each block of FIG. 5;
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0065213A KR100528546B1 (en) | 2003-09-19 | 2003-09-19 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0065213A KR100528546B1 (en) | 2003-09-19 | 2003-09-19 | Level shifting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050028701A KR20050028701A (en) | 2005-03-23 |
| KR100528546B1 true KR100528546B1 (en) | 2005-11-15 |
Family
ID=37385604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0065213A KR100528546B1 (en) | 2003-09-19 | 2003-09-19 | Level shifting circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100528546B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10187061B1 (en) | 2017-06-16 | 2019-01-22 | Apple Inc. | Level shifting circuit with data resolution and grounded input nodes |
| US10535400B2 (en) | 2017-09-12 | 2020-01-14 | Apple Inc. | Level shifting dynamic write driver |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795694B1 (en) * | 2006-08-28 | 2008-01-17 | 삼성전자주식회사 | Low power level shifer and method thereof |
-
2003
- 2003-09-19 KR KR10-2003-0065213A patent/KR100528546B1/en active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10187061B1 (en) | 2017-06-16 | 2019-01-22 | Apple Inc. | Level shifting circuit with data resolution and grounded input nodes |
| US10535400B2 (en) | 2017-09-12 | 2020-01-14 | Apple Inc. | Level shifting dynamic write driver |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050028701A (en) | 2005-03-23 |
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