KR100526884B1 - 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법 - Google Patents
듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법 Download PDFInfo
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Abstract
Description
Claims (28)
- 리드 및 라이트 동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 구조에 있어서:듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인이 인접배치되고, 상기 듀얼 포트 에스램 셀에 연결된 리드 비트라인 페어;상기 리드 비트라인 페어와 서로 나란히 배치되고, 라이트 비트라인과 상보 라이트 비트라인이 인접배치되며, 상기 듀얼 포트 에스램 셀에 연결된 라이트 비트라인 페어;상기 리드 비트라인 페어와 상기 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인; 및상기 듀얼 포트 에스램 셀에 적어도 하나 이상의 웰 바이어스를 삽입하기 위하여 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인이 교차되는 부분에 배치되는 콘택들을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- (삭제)
- 제 1항에 있어서,상기 전원라인은 VDD라인 또는 VSS라인임을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- (삭제)
- 제 1항에 있어서,상기 리드 및 라이트 비트라인 페어와 상기 전원라인은 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 1항에 있어서,상기 리드 및 라이트 비트라인 페어와 전원라인의 하부에 상기 리드 및 라이트 비트라인 페어와는 수직하게 배치된 리드 및 라이트 워드라인을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 6항에 있어서,상기 리드 및 라이트 워드라인은 서로 평행하게 배치되고, 각각 동일한 하나의 메탈라인으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 6항에 있어서,상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 1항에 있어서,상기 듀얼 포트 에스램 셀의 트랜지스터들의 길이 및 각 활성영역들은 모두 동일방향으로 배치됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 9항에 있어서,상기 활성영역들은 상기 리드 및 라이트 비트라인 페어와 평행하게 배치됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 듀얼 포트 에스램의 레이아웃 구조에 있어서:듀얼 포트 에스램 셀들의 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 비트라인 페어들;상기 Y방향을 따라 서로 나란히 배치되고, 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되는 라이트 비트라인 페어들;상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 상기 라이트 비트라인 페어 사이에 배치된 전원라인들; 및상기 전원라인들에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위해 상기 듀얼 포트 에스램 셀의 웰 영역과 상기 전원라인들이 교차되는 부분에 각각 배치되는 콘택들을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 11항에 있어서,상기 전원라인들은 VDD라인 또는 VSS라인이 교대로 배치되고, 적어도 하나 이상의 듀얼 포트 에스램 셀과 연결됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- (삭제)
- 제 11항에 있어서,상기 리드 및 라이트 비트라인 페어들과 전원라인들은 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 11항에 있어서,복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 워드라인들 및 라이트 워드라인들을 상기 비트라인들 및 전원라인들의 하부에 상기 비트라인들과는 수직되게 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 15항에 있어서,상기 리드 및 라이트 워드라인들은 각각 동일한 하나의 라인으로 형성되고, 동일 메탈층으로 형성됨을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 15항에 있어서,상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 17항에 있어서,상기 메탈라인들의 하부에 각 활성영역들의 방향이 상기 리드 및 라이트 비트라인들과 동일방향으로 형성된 트랜지스터들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- (삭제)
- 라이트 및 리드동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 구조에 있어서:복수의 듀얼 포트 에스램 셀 각각에 연결된 리드 비트라인 페어들 및 라이트 비트라인 페어들과, 상기 리드 비트라인 페어 및 라이트 비트라인 페어 사이에 상기 리드 비트라인 페어 및 라이트 비트라인 페어와 평행하게 배치된 전원라인들;상기 리드 및 라이트 비트라인 페어들과 상기 전원라인들의 하부에 배치되어 상기 복수의 듀얼 포트 에스램 셀 각각에 연결되고, 상기 비트라인 페어들과는 수직되며, 각각 동일한 하나의 라인으로 형성된 리드 워드라인들 및 라이트 워드라인들; 및상기 리드 및 라이트 워드라인의 하부에 게이트들, 드레인 및 소오스 영역들을 가지고, 상기 리드 및 라이트 비트라인 페어들과는 평행하게 형성된 트랜지스터들의 활성영역을 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- 제 20항에 있어서,상기 리드 및 라이트 워드라인들의 하부에 상기 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 더 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 구조.
- (삭제)
- 리드 및 라이트 동작이 듀얼모드로 가능한 듀얼 포트 에스램의 레이아웃 형성방법에 있어서:듀얼 포트 에스램 셀의 Y방향을 따라 리드 비트라인과 상보 리드 비트라인을 인접배치하여 리드 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계;라이트 비트라인과 상보 라이트 비트라인을 인접배치하여 상기 리드 비트라인 페어와 서로 평행하게 라이트 비트라인 페어를 형성하고, 상기 듀얼 포트 에스램 셀에 각각 연결하는 단계;상기 리드 비트라인 페어와 라이트 비트라인 페어간을 쉴딩하기 위해 상기 리드 비트라인 페어와 라이트 비트라인 페어 사이에 배치되는 전원라인들을 형성하는 단계; 및상기 전원라인들 각각에 단위 셀마다 적어도 하나 이상의 웰 바이어스를 삽입하기 위한 콘택들을 형성하는 단계를 구비함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
- (삭제)
- (삭제)
- 제 23항에 있어서,복수의 듀얼 포트 에스램 셀 각각에 연결되는 리드 워드라인들 및 라이트 워드라인들을 상기 비트라인들 및 전원라인들의 하부에 상기 비트라인들과는 수직되게 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
- 제 26항에 있어서,상기 리드 및 라이트 워드라인의 하부에 각 활성영역 및 게이트라인들을 단일 메탈층으로 연결하는 메탈라인들을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
- 제 27항에 있어서,상기 메탈라인들의 하부에 각 활성영역들의 방향이 상기 리드 및 라이트 비트라인들과 동일방향으로 배치된 트랜지스터들을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 포트 에스램의 레이아웃 형성방법.
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