KR100526460B1 - Device of Semiconductor With Recess Channel Structure and Forming Method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 238000006731 degradation reaction Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- -1 nitrogen ions Chemical class 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세히는 소자분리막 및 트렌치가 형성된 반도체 기판 내에 게이트 옥사이드을 형성하는데 있어, 상기 트렌치 측벽의 게이트 옥사이드가 바닥부의 게이트 옥사이드보다 더 두껍게 형성되도록 함으로써 핫 캐리어 디그라데이션이 발생하여 반도체 소자의 열화를 방지할 수 있는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in forming a gate oxide in a semiconductor substrate on which an isolation layer and a trench are formed, the gate oxide on the sidewall of the trench is formed to be thicker than the gate oxide on the bottom. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a recess channel structure capable of generating gradation and preventing degradation of the semiconductor device.
상기와 같은 본 발명은 리세스 채널 구조를 갖는 반도체 소자의 제조 방법에 있어서, 소자분리막 및 트렌치가 형성된 반도체 기판 상에 불순물을 주입하는 단계와, 상기 결과물을 게이트 산화하여 상기 반도체 기판 전면에 게이트 옥사이드를 형성하는 단계와, 상기 결과물 상의 전면에 폴리실리콘을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.As described above, the present invention provides a method of manufacturing a semiconductor device having a recess channel structure, the method comprising: implanting impurities onto a semiconductor substrate on which a device isolation layer and a trench are formed, and gate oxide on the entire surface of the semiconductor substrate by gate oxidizing the resultant And forming polysilicon on the entire surface of the resultant.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세히는 소자분리 막 및 트렌치가 형성된 반도체 기판 내에 게이트 옥사이드을 형성하는데 있어, 상기 트렌치 측벽의 게이트 옥사이드가 상기 트렌치 바닥의 게이트 옥사이드보다 더 두껍게 형성되도록 하는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in forming a gate oxide in a semiconductor substrate on which a device isolation film and a trench are formed, the gate oxide of the trench sidewalls is formed to be thicker than the gate oxide of the trench bottom. A method for manufacturing a semiconductor device having a recess channel structure.
근래에 들어 메모리 소자들의 사이즈가 점점 작아짐에 따라 채널 길이(length)가 작아지고 따라서 많은 쇼트 채널 효과(Short Channel effect)들이 발생하게 되었다.In recent years, as the sizes of memory devices become smaller and smaller, channel lengths become smaller and thus, many short channel effects occur.
그러므로 이러한 쇼트 채널 효과를 줄이기 위하여 작은 지오미트리를 가지면서 채널길이를 길게 할 수 있도록 리세스 채널(오목한 구조의 채널) 구조를 갖는 반도체 소자가 생기게 되었다.Therefore, in order to reduce the short channel effect, a semiconductor device having a recess channel (concave channel) structure is formed to have a small geometry and increase the channel length.
이하에서,는 도1a 내지 도1d를 통해 종래의 리세스 채널 구조를 갖는 반도체 소자의 제조공정을 설명하겠다.Hereinafter, a manufacturing process of a semiconductor device having a conventional recess channel structure will be described with reference to FIGS. 1A to 1D.
먼저 도 1a에서와 같이 실리콘 기판(10)을 식각하여 트렌치를 형성하고 소자분리막(15)을 형성한 후, 도 1b에서와 같이 게이트 산화하여 상기 실리콘 기판(10) 전면에 게이트 옥사이드(25)를 형성한다.First, as shown in FIG. 1A, the silicon substrate 10 is etched to form trenches, and an isolation layer 15 is formed. Then, gate oxide 25 is formed on the entire surface of the silicon substrate 10 by gate oxidation as shown in FIG. 1B. Form.
이어서 도 1c에서와 같이 불순물을 이온 주입하여 소오스/드레인 영역(50)을 형성한 후, 도 1d에서와 같이 폴리실리콘층(70)을 증착시킴으로써 리세스 채널 구조를 갖는 반도체 소자를 제조한다.Subsequently, as shown in FIG. 1C, the source / drain regions 50 are formed by ion implantation of impurities, and then, as illustrated in FIG. 1D, a polysilicon layer 70 is deposited to manufacture a semiconductor device having a recess channel structure.
그런데, 상기와 같은 종래의 리세스 채널 구조를 갖는 반도체 소자의 제조방법에 따르면, 리세스 채널 구조를 갖는 반도체 소자의 게이트 옥사이드 형성 시 트렌치 내의 측벽 게이트 옥사이드와 바닥 게이트 옥사이드의 두께를 동일하게 형성함으로써 유효채널 증가에 따른 tREF 개선은 가능하나, 소오스/드레인(source/drain) 정션(junction)의 게이트 옥사이드 필드가 크며 워드라인 캐패시턴스 증가에 따라 tRCD/tRP 등 반도체 소자의 타이밍 특성에 문제가 생긴다.However, according to the conventional method of manufacturing a semiconductor device having a recess channel structure, when the gate oxide is formed in the semiconductor device having the recess channel structure, the same thicknesses of the sidewall gate oxide and the bottom gate oxide in the trench are formed. TREF can be improved by increasing the effective channel, but the gate oxide field of the source / drain junction is large and the timing characteristics of the semiconductor devices such as tRCD / tRP are problematic due to the increase in the word line capacitance.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 리세스 채널 구조를 갖는 반도체 소자의 게이트 제조시, 트렌치 내의 측벽 옥사이드를 바닥 옥사이드보다 두껍게 형성함으로써 핫 캐리어 디그라데이션이 일어나 반도체 소자의 열화를 방지함에 따라 반도체 소자의 신뢰성을 증진시킬 수 있으며, 반도체 소자의 수율을 향상시킬 수 있는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 제공한다는 데 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, when forming a gate of a semiconductor device having a recess channel structure, by forming a sidewall oxide in the trench thicker than the bottom oxide to produce a hot carrier degradation occurs It is an object of the present invention to provide a method for manufacturing a semiconductor device having a recess channel structure capable of improving the reliability of the semiconductor device by preventing degradation and improving the yield of the semiconductor device.
상기와 같은 목적을 달성하기 위한 본 발명은 리세스 채널 구조를 갖는 반도체 소자에 있어서, 소자분리막과 트렌치가 형성된 반도체 기판과; 상기 반도체 기판과 상기 트렌치 상에 형성되는 게이트 옥사이드; 를 포함하여 이루어지되, 상기 게이트 옥사이드는, 상기 트렌치의 바닥부보다 상기 트렌치의 측벽부에서 더 두껍게 형성되는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device having a recess channel structure, comprising: a semiconductor substrate on which an isolation layer and a trench are formed; A gate oxide formed on the semiconductor substrate and the trench; The gate oxide may be formed to be thicker in the sidewall portion of the trench than in the bottom portion of the trench.
또한, 상기와 같은 목적을 달성하기 위한 본 발명은 리세스 채널 구조를 갖는 반도체 소자의 제조 방법에 있어서, 소자분리막 및 트렌치가 형성된 반도체 기판 상에 불순물을 주입하는 단계와, 상기 결과물을 게이트 산화하여 상기 반도체 기판 전면에 게이트 옥사이드를 형성하는 단계와, 상기 결과물 상의 전면에 폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a method of manufacturing a semiconductor device having a recess channel structure, the step of implanting an impurity on a semiconductor substrate formed with a device isolation film and a trench, by gate-oxidizing the resultant And forming a gate oxide on the entire surface of the semiconductor substrate, and depositing polysilicon on the entire surface of the resultant product.
더불어, 다른 실시예에 따른 본 발명은 리세스 채널 구조를 갖는 반도체 소자의 제조 방법에 있어서, 소자분리막 및 트렌치가 형성된 반도체 기판을 제1차 게이트 산화하여 반도체 기판 전면에 제1 게이트 옥사이드을 형성하는 단계와, 식각공정을 통해 상기 트렌치 바닥부의 제1 게이트 옥사이드을 제거하는 단계와, 상기 반도체 기판을 제2차 게이트 산화하여 반도체 기판 전면에 제2 게이트 옥사이드을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 제공한다.In addition, according to another embodiment of the present invention, in the method of manufacturing a semiconductor device having a recess channel structure, forming a first gate oxide on the entire surface of the semiconductor substrate by first gate oxidizing the semiconductor substrate on which the device isolation layer and the trench are formed. And removing the first gate oxide of the trench bottom through an etching process, and forming a second gate oxide on the entire surface of the semiconductor substrate by secondary gate oxidation of the semiconductor substrate. A method of manufacturing a semiconductor device having a structure is provided.
상기와 같은 본 발명에 따르면, 상기 불순물은 질소 이온으로 하는 것을 특징으로 하고, 다른 실시예에 따른 본 발명에 의하면 상기 식각공정은 건식식각으로 하는 것을 특징으로 한다.According to the present invention as described above, the impurity is characterized in that the nitrogen ions, according to another embodiment of the present invention is characterized in that the etching process is characterized in that the dry etching.
이하, 본 발명의 바람직한 일 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, a preferred embodiment of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2d에서 보는 바와 같이, 본 발명에 의한 리세스 채널 구조를 갖는 반도체 소자는 소자분리막과 트렌치가 형성된 반도체 기판과, 상기 반도체 기판 상에 형성되는 게이트 옥사이드를 포함하여 이루어지되, 상기 게이트 옥사이드가 상기 트렌치의 바닥부보다 상기 트렌치의 측벽부에서 더 두껍게 형성되는 것을 특징으로 한다.As shown in FIG. 2D, the semiconductor device having the recess channel structure according to the present invention includes a semiconductor substrate having an isolation layer and a trench formed therein, and a gate oxide formed on the semiconductor substrate, wherein the gate oxide is It is characterized in that it is formed thicker in the side wall portion of the trench than the bottom portion of the trench.
도 2a 내지 도 2d는 본 발명의 일 실시예에 의한 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel structure according to an exemplary embodiment of the present invention.
먼저, 일반적인 소자분리막 형성방법과 같이 실리콘 기판(210)을 식각하여 트렌치 형성 후 필드산화막을 매립하여 소자분리막(215)을 형성하고 이를 평탄화한 실리콘 기판(210)을 다시 식각해 트렌치를 형성한다.First, the silicon substrate 210 is etched to form a trench, as in a general method of forming a device isolation film, and then a field oxide film is embedded to form a device isolation film 215, and the planarized silicon substrate 210 is etched again to form a trench.
이어서, 도 2a와 같이 소자분리막(215) 및 트렌치가 형성된 실리콘 기판(210) 상에, 도 2b에서와 같이 질소이온을 주입한다. Next, as illustrated in FIG. 2B, nitrogen ions are implanted onto the silicon substrate 210 on which the isolation layer 215 and the trench are formed.
이후, 상기 결과물을 게이트 산화하여 도 2c에 도시된 바와 같이 상기 질소이온이 주입된 실리콘 기판(210) 전면을 게이트 산화하여 게이트 옥사이드(225)를 형성하고, 이어서 불순물을 이온 주입하여 소오스/드레인 영역(250)을 형성한다.Subsequently, the resultant gate is oxidized to gate oxidize the entire surface of the silicon substrate 210 into which the nitrogen ions are implanted, as shown in FIG. 250 is formed.
이 때, 상기 트렌치 바닥부와 실리콘 기판(210) 상면에 질소이온(220)이 주입됨으로써 질소이온으로 인해 산화가 잘 이루어지지 않아 상기 트렌치 바닥부와 실리콘 기판(210) 상면의 게이트 옥사이드(225)는 얇게 형성되고, 상기 트렌치 측벽부의 게이트 옥사이드(225)는 두껍게 형성이 되는 것이다.At this time, since the nitrogen ion 220 is injected into the trench bottom and the silicon substrate 210, the oxidation is not performed due to the nitrogen ions, so that the gate oxide 225 of the trench bottom and the silicon substrate 210 is formed. Is formed thin, and the gate oxide 225 of the trench sidewall portion is formed thick.
이와 같이, 상기 트렌치 측벽부의 게이트 옥사이드(225) 두께를 상기 트렌치 바닥부의 게이트 옥사이드(225) 두께보다 두껍게 함으로써, 핫 캐리어 디그라데이션(degradation)이 발생하여 반도체 소자의 열화를 방지하고 소자의 신뢰성을 증진시킬 수 있게 된다.As such, by making the thickness of the gate oxide 225 of the trench sidewall portion thicker than the thickness of the gate oxide 225 of the trench bottom portion, hot carrier degradation occurs to prevent deterioration of the semiconductor device and to improve reliability of the device. You can do it.
그리고, 도 2d에 도시된 바와 같이 상기 게이트 옥사이드(225)가 형성된 결과물 전면에 폴리실리콘층(270)을 증착함으로써 리세스 채널 구조를 갖는 반도체 소자를 제조한다.As shown in FIG. 2D, a polysilicon layer 270 is deposited on the entire surface of the resultant product on which the gate oxide 225 is formed to manufacture a semiconductor device having a recess channel structure.
한편, 도 3a 내지 도 3c는 본 발명의 다른 실시예에 의한 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들이다. 이를 참조하면, 본 발명의 다른 실시예는 상기 게이트 옥사이드(325)를 두번의 산화공정을 통해 형성함으로써, 상기 트렌치 측벽부의 게이트 옥사이드(325) 두께가 상기 트렌치 바닥부의 게이트 옥사이드(325) 두께보다 두껍게 형성되게 하는 것이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel structure according to another exemplary embodiment of the present invention. Referring to this, in another embodiment of the present invention, the gate oxide 325 is formed through two oxidation processes, so that the thickness of the gate oxide 325 of the trench sidewall is greater than the thickness of the gate oxide 325 of the trench bottom. To form.
먼저 도 3a에 도시된 바와 같이, 실리콘 기판(310)을 식각하여 트렌치를 형성하고 소자분리막(315)을 형성한 후, 상기 실리콘 기판(310) 전면을 제 1차 게이트 산화하여 상기 실리콘 기판(310) 전면에 제1 게이트 옥사이드(325)를 형성한다.First, as shown in FIG. 3A, the silicon substrate 310 is etched to form trenches, and an isolation layer 315 is formed. Then, the entire surface of the silicon substrate 310 is first gate-oxidized to form the trench. The first gate oxide 325 is formed on the front surface.
이어서, 도 3b에 도시된 바와 같이 버티칼(Vertical) 건식식각 공정을 거쳐 상기 트렌치 바닥부의 게이트 옥사이드(325)를 제거한다.Subsequently, as shown in FIG. 3B, the gate oxide 325 of the trench bottom is removed through a vertical dry etching process.
그런 다음, 도 3c에 도시된 바와 같이 상기 결과물을 제2차 게이트 산화하여 상기 트렌치 바닥부의 게이트 옥사이드(325)가 제거된 실리콘 기판(310) 전면에 제2 게이트 옥사이드(325)를 형성하고, 이어서 불순물을 이온 주입하여 소오스/드레인 영역(350)을 형성한다.Next, as shown in FIG. 3C, the resultant gate is oxidized to form a second gate oxide 325 on the entire surface of the silicon substrate 310 from which the gate oxide 325 of the trench bottom is removed. Impurities are ion implanted to form source / drain regions 350.
요약하자면, 상기와 같이 두번의 게이트 산화공정을 거치는데 있어, 제1차 산화공정 이후 상기 트렌치 바닥부의 제1 게이트 옥사이드(325)를 제거하고, 제2차 산화공정을 거쳐 실리콘 기판(310) 전면에 즉, 트렌치 바닥부와 트렌치 측벽부 및 실리콘 기판(310)상에, 제2 게이트 옥사이드(325)를 형성함으로써 상기 트렌치의 측벽부에 형성되는 게이트 옥사이드(325)는 상기 트렌치의 바닥부에 형성되는 게이트 옥사이드(325)보다 두껍게 형성되는 것이다.In summary, in the two gate oxidation processes as described above, after the first oxidation process, the first gate oxide 325 of the trench bottom part is removed, and the second substrate oxidation process is performed on the entire surface of the silicon substrate 310. In other words, by forming a second gate oxide 325 on the trench bottom portion, the trench sidewall portion, and the silicon substrate 310, the gate oxide 325 formed in the sidewall portion of the trench is formed in the bottom portion of the trench. It is formed thicker than the gate oxide 325.
이로써, 핫 캐리어 디그라데이션(degradation)이 발생하여 반도체 소자의 열화를 방지하고 소자의 신뢰성을 증진시킬 수 있게 되는 것이다.As a result, hot carrier degradation occurs to prevent deterioration of the semiconductor device and to improve device reliability.
이후에 따르는 다른 공정은 본 발명의 일 실시예와 동일하므로 생략한다. Other processes following will be omitted because the same as the embodiment of the present invention.
본 발명에 따르면, 리세스 채널구조를 갖는 반도체 소자의 게이트 옥사이드 형성시에 트렌치의 측벽 게이트 옥사이드와 바닥 게이트 옥사이드의 두께를 다르게 형성함으로써 워드 라인 캐패시턴스를 줄이고, 트랜지스터의 동작상 필드가 크게 걸리는 소오스/드레인(source/drain) 정션(junction)의 게이트 옥사이드를 크게 하여 핫 캐리어 디그라데이션(degradation)이 일어남으로써 열화를 방지하여 반도체 소자의 신뢰성을 증진시킬 수 있는 이점이 있을 뿐만 아니라, 소오스/드레인 정션(junction) 전계(E-Field)를 작게 함으로써 tREF 특성이 향상되어 반도체 소자의 수율을 증진시킬 수 있는 효과가 있다.According to the present invention, source / drain which reduces the word line capacitance and greatly increases the field of operation of the transistor by forming different thicknesses of the sidewall gate oxide and the bottom gate oxide of the trench when forming the gate oxide of the semiconductor device having the recess channel structure. By increasing the gate oxide of the (source / drain) junction, hot carrier degradation occurs to prevent deterioration, thereby increasing the reliability of the semiconductor device, as well as source / drain junction. By decreasing the E-field, the tREF characteristic is improved, and thus the yield of the semiconductor device can be improved.
도 1a 내지 도 1d는 종래기술의 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들.1A through 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel structure according to the related art.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel structure according to an exemplary embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 리세스 채널 구조를 갖는 반도체 소자의 제조 방법을 나타낸 공정단면도들.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel structure according to another exemplary embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
10, 210, 310 : 실리콘 기판 25, 225, 325 : 게이트 옥사이드10, 210, 310: silicon substrate 25, 225, 325: gate oxide
50, 250, 350 : 소오스/드레인 영역 70, 270 : 폴리실리콘층50, 250, 350: source / drain regions 70, 270: polysilicon layer
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0096920A KR100526460B1 (en) | 2003-12-24 | 2003-12-24 | Device of Semiconductor With Recess Channel Structure and Forming Method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0096920A KR100526460B1 (en) | 2003-12-24 | 2003-12-24 | Device of Semiconductor With Recess Channel Structure and Forming Method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050065152A KR20050065152A (en) | 2005-06-29 |
| KR100526460B1 true KR100526460B1 (en) | 2005-11-08 |
Family
ID=37256680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0096920A KR100526460B1 (en) | 2003-12-24 | 2003-12-24 | Device of Semiconductor With Recess Channel Structure and Forming Method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100526460B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102542B1 (en) | 2008-10-06 | 2012-01-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673144B1 (en) | 2005-07-15 | 2007-01-22 | 주식회사 하이닉스반도체 | Transistor of semiconductor device and method for forming the same |
| KR100781861B1 (en) * | 2006-01-19 | 2007-12-05 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR100733228B1 (en) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | Semiconductor device and method for fabricating the same |
| US8691649B2 (en) | 2008-09-22 | 2014-04-08 | Samsung Electronics Co., Ltd. | Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices |
| US9190495B2 (en) | 2008-09-22 | 2015-11-17 | Samsung Electronics Co., Ltd. | Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor |
| KR101079202B1 (en) | 2009-04-09 | 2011-11-03 | 주식회사 하이닉스반도체 | Semiconductor device with recess gate and method for manufacturing the same |
-
2003
- 2003-12-24 KR KR10-2003-0096920A patent/KR100526460B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102542B1 (en) | 2008-10-06 | 2012-01-04 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
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| Publication number | Publication date |
|---|---|
| KR20050065152A (en) | 2005-06-29 |
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