KR100525913B1 - Post program verify circuit for flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것으로, 제 1 전압에 의해 구동되어 메인 셀로의 전류 패스를 형성하기 위한 제 1 스위칭 수단과, 제 2 전압에 의해 구동되어 기준 셀로의 전류 패스를 형성하기 위한 제 2 스위칭 수단과, 상기 메인 셀 전류에 의한 메인 셀 전압 및 상기 기준 셀 전류에 의한 기준 셀 전압을 비교하기 위한 센스 증폭기와, 상기 제 2 전압을 온도의 변화에 따라 변화하도록 생성하는 온도 보상 회로로 이루어져, 소거후 온도의 변화에 관계없이 일정한 셀 문턱 전압 분포를 갖도록 할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로가 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a post program verification circuit of a flash memory device, comprising: first switching means for driving by a first voltage to form a current path to a main cell, and driving by a second voltage to drive a current path to a reference cell. A second switching means for forming, a sense amplifier for comparing a main cell voltage by the main cell current and a reference cell voltage by the reference cell current, and generating the second voltage to change with a change in temperature A post program verification circuit of a flash memory device is proposed, which is composed of a temperature compensation circuit and can be made to have a constant cell threshold voltage distribution regardless of a change in temperature after erasing.
Description
본 발명은 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것으로, 특히 온도 보상 회로를 이용하여 기준 셀을 스위칭시킴으로써 소거후 온도의 변화에 관계없이 일정한 셀 문턱 전압 분포를 갖도록 할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a post program verification circuit of a flash memory device. In particular, a post of a flash memory device capable of having a constant cell threshold voltage distribution regardless of a change in temperature after erasing by switching a reference cell using a temperature compensation circuit. It relates to a program verification circuit.
플래쉬 메모리 셀을 소거하기 위해서는 프리 프로그램, 소거 및 포스트 프로그램 과정을 실시하며, 각 과정을 실시한 후 검증 과정을 실시한다. 플래쉬 메모리 셀을 소거한 후 실시하는 포스트 프로그램은 소거 과정에서 과소거된 셀, 즉 소거 문턱 전압이 0V 이하로 내려간 셀을 원하는 문턱 전압으로 상승시키는 것이다. 즉, 게이트 전압이 0V 이상일 때 전류가 흐르지 않도록 하는 과정으로서 모든 셀의 문턱 전압을 약 2V 정도의 일정한 레벨로 유지시키게 된다.To erase the flash memory cells, pre-programming, erasing, and post-programming processes are performed. After each process, a verification process is performed. After the flash memory cell is erased, a post program is performed to raise a cell that has been erased in the erase process, that is, a cell whose erase threshold voltage is lowered to 0V or lower to a desired threshold voltage. That is, as a process of preventing current from flowing when the gate voltage is 0V or more, the threshold voltages of all cells are maintained at a constant level of about 2V.
기존의 칩 구조에서는 독출 속도를 향상시키기 위하여 NOR 셀 구조를 사용하면서 512개의 셀이 연결된 컬럼 구조를 사용하게 된다. 이때 512개의 셀이 연결된 스트링에서 포스트 프로그램을 실시한 후 모든 셀의 게이트 전압을 0V로 인가한다 해도 각 셀의 누설 성분이 모여 한 스트링에서 흐르는 누설 전류 성분은 증가하게 된다. 이 전류는 고온에서 더욱 증가하게 되고 고온에서 낮아지는 문턱 전압으로 인해 생기는 전류 증가로 여러가지 문제를 야기시킨다.In the conventional chip structure, a NOR cell structure is used to improve read speed, and a column structure in which 512 cells are connected is used. At this time, even if the gate voltage of all cells is applied to 0V after the post program is performed on the strings in which 512 cells are connected, the leakage current components of each cell are increased. This current increases further at high temperatures and causes a variety of problems due to the increase in current caused by the threshold voltage falling at high temperatures.
현재 사용되는 포스트 프로그램 검증 회로는 도 1에 도시된 바와 같이 메인 셀 전류(Imain)에 따른 메인 셀 전압(Vmain)과 기준 셀 전류(Iref)에 따른 기준 셀 전압(Vref)를 센스 증폭기(13)에서 비교하여 출력(Vout)하게 된다. 메인 셀 전류 (Imain)는 전원 전압(Vcc)이 인가되어 제 1 저항(R11)과 전원 전압(Vcc)에 의해 구동되는 제 1 NMOS 트랜지스터(N11)를 통해 메인 셀(11)로 흐르는 전류이고, 기준 셀 전류(Iref)는 전원 전압(Vcc)이 인가되어 제 2 저항(R12)과 펌핑된 일정 전압 (Vg)에 의해 구동되는 제 2 NMOS 트랜지스터(N12)를 통해 기준 셀(12)로 흐르는 전류이다.As shown in FIG. 1, the post-program verification circuit currently used includes a main cell voltage Vmain according to the main cell current Imain and a reference cell voltage Vref according to the reference cell current Iref. The output is compared with (Vout). The main cell current Imain is a current flowing to the main cell 11 through the first NMOS transistor N11 to which the power supply voltage Vcc is applied and driven by the first resistor R11 and the power supply voltage Vcc. The reference cell current Iref is a current flowing to the reference cell 12 through the second NMOS transistor N12 driven by the power supply voltage Vcc and driven by the second resistor R12 and the pumped constant voltage Vg. to be.
이러한 메인 전압(Vmain)이 기준 전압(Vref)보다 크면, 즉 메인 전류(Imain)가 기준 전류(Iref)보다 작으면 포스트 프로그램이 성공되었다고 판단하게 된다. 예를들어, 기준 전류(Iref)를 10㎂라고 한다면 512개 셀이 공통으로 묶인 컬럼에 10㎂ 이하의 전류가 흐르면 포스트 프로그램 동작을 정지하게 된다.If the main voltage Vmain is greater than the reference voltage Vref, that is, if the main current Imain is less than the reference current Iref, it is determined that the post program is successful. For example, if the reference current Iref is 10 mA, the post program operation stops when a current of 10 mA or less flows in a column in which 512 cells are commonly bound.
그러나, 기준 셀 전류는 펌핑된 일정 전압(Vg)이 인가될 때 저온에서 증가하게 되므로 저온에서의 포스트 프로그램 문턱 전압은 더 낮아지게 된다. 이렇게 되면 고온에서 누설 전류가 증가하고 문턱 전압이 감소하게 되므로 셀 독출 마진의 변화를 가져오고 프로그램 효율도 저하된다.However, since the reference cell current is increased at low temperatures when the pumped constant voltage Vg is applied, the post program threshold voltage at low temperatures is lower. This increases the leakage current and decreases the threshold voltage at high temperatures, resulting in a change in cell read margin and reduced program efficiency.
본 발명의 목적은 온도의 변화에 관계없이 셀 독출 마진이 변화되지 않는 플래시 메모리 소자의 포스트 프로그램 검증 회로를 제공하는데 있다.It is an object of the present invention to provide a post program verification circuit of a flash memory device in which a cell read margin does not change regardless of a change in temperature.
본 발명의 다른 목적은 기준 셀을 스위칭시키는 전압을 온도의 변화에 따라 변화시킴으로써 독출 문턱 전압의 감소를 방지할 수 있는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로를 제공하는데 있다. Another object of the present invention is to provide a post program verification circuit of a flash memory device capable of preventing a reduction of a read threshold voltage by changing a voltage for switching a reference cell according to a change in temperature.
본 발명은 제 1 전압에 응답하여 메인 셀로의 전류 패스를 형성해서 메인 셀 전압을 발생시키는 제 1 스위칭 수단과, 제 2 전압에 응답하여 기준 셀로의 전류 패스를 형성해서 기준 셀 전압을 발생시키는 제 2 스위칭 수단과, 상기 메인 셀 전압과 상기 기준 셀 전압을 비교하기 위한 센스 증폭기를 포함하는 플래쉬 메모리 소자의 포스트 프로그램 검증 회로에 있어서, 포스트 프로그램 검증 동작을 실시할 때만 동작하여 상기 제2 전압의 레벨을 온도에 따라 변화시키는 온도 보상 회로를 더 포함하며, 상기 온도 보상 회로는 전원 단자와 제 1 노드 사이에 다이오드 접속된 제 1 PMOS 트랜지스터와, 상기 전원 단자와 제 2 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 2 PMOS 트랜지스터와, 상기 전원 단자와 상기 제1 노드 사이에 접속되며, 게이트가 상기 제 2 PMOS 트랜지스터의 게이트와 연결되고, 상기 제 2 노드의 전위에 응답하여 구동되는 제 3 PMOS 트랜지스터와, 상기 전원 단자와 제 3 노드 사이에 접속되며 게이트로 상기 제 2 노드의 전위를 인가받아 구동되는 제 4 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지 단자 사이에 접속되며 게이트로 상기 제1 노드의 전위를 인가받아 구동되는 제 1 NMOS 트랜지스터와, 상기 제 2 노드와 접지 단자 사이에 접속되며 게이트가 상기 제1 NMOS 트랜지스터의 게이트와 연결되고, 상기 제1 노드의 전위에 응답하여 접속되는 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터와 상기 접지단자 사이에 접속되는 제 1 저항과, 상기 제 3 노드와 상기 접지 단자 사이에 접속되는 제 2 저항을 포함하여 이루어진 것을 특징으로 한다.The present invention provides a first switching means for forming a current path to a main cell in response to a first voltage to generate a main cell voltage, and a first switch for generating a reference cell voltage in a current path to a reference cell in response to a second voltage. 2. A post program verification circuit of a flash memory device comprising: switching means and a sense amplifier for comparing the main cell voltage with the reference cell voltage, the post program verifying circuit operating only when performing a post program verify operation so as to provide a level of the second voltage. And a temperature compensation circuit for varying the temperature according to the temperature, wherein the temperature compensation circuit is connected to a first PMOS transistor diode-connected between a power supply terminal and a first node, and is connected between the power supply terminal and a second node and gated to the gate. A second PMOS transistor driven by a potential of a second node and between the power supply terminal and the first node; A third PMOS transistor connected to a gate of the second PMOS transistor, the gate being connected in response to a potential of the second node, and connected between the power supply terminal and a third node and gated to the second node. A fourth PMOS transistor driven under a potential of, a first NMOS transistor connected between the first node and the ground terminal and driven with a potential of the first node as a gate, and grounded with the second node; A second NMOS transistor connected between the terminals, the gate of which is connected to the gate of the first NMOS transistor, the first NMOS transistor being connected in response to the potential of the first node, and a first NMOS transistor connected between the second NMOS transistor and the ground terminal. And a second resistor connected between the third node and the ground terminal.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 포스트 프로그램 검증 회로의 회로도로서, 일반적인 포스트 프로그램 검증 회로에 기준 셀을 스위칭시키는 전압(Vg)을 온도의 변화에 따라 전압이 변화되는 온도 보상 회로로부터 출력한다.FIG. 2 is a circuit diagram of a post program verification circuit of a flash memory device according to an exemplary embodiment of the present invention, and outputs a voltage Vg for switching a reference cell to a general post program verification circuit from a temperature compensation circuit in which the voltage changes with a change in temperature. .
메인 셀 전류(Imain)에 따른 메인 셀 전압(Vmain)과 기준 셀 전류(Iref)에 따른 기준 셀 전압(Vref)를 센스 증폭기(23)에서 비교하여 출력(Vout)하게 된다. 메인 셀 전류(Imain)는 전원 전압(Vcc)이 인가되어 제 1 저항(R21)과 전원 전압(Vcc)에 의해 구동되는 제 1 NMOS 트랜지스터(N21)를 통해 메인 셀(21)로 흐르는 전류이고, 기준 셀 전류(Iref)는 전원 전압(Vcc)이 인가되어 제 2 저항(R22)과 온도 보상 회로(24)에서 출력된 온도에 따라 변화하는 전압(Vg)에 의해 구동되는 제 2 NMOS 트랜지스터(N22)를 통해 기준 셀(22)로 흐르는 전류이다.The main cell voltage Vmain according to the main cell current Imain and the reference cell voltage Vref according to the reference cell current Iref are compared in the sense amplifier 23 to output Vout. The main cell current Imain is a current flowing to the main cell 21 through the first NMOS transistor N21 to which the power supply voltage Vcc is applied and driven by the first resistor R21 and the power supply voltage Vcc. The reference cell current Iref is a second NMOS transistor N22 driven by a voltage Vg applied with a power supply voltage Vcc and changing according to a temperature output from the second resistor R22 and the temperature compensation circuit 24. Current flowing through the reference cell 22.
온도 보상 회로(24)의 구성을 설명하면 다음과 같다.The configuration of the temperature compensation circuit 24 is as follows.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 다이오드로 동작하는 제 1 PMOS 트랜지스터(P21)가 접속된다. 전원 단자(Vcc)와 제 2 노드(Q22) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 접속되고, 다이오드로 동작되는 제 3 PMOS 트랜지스터(P23)가 접속된다. 전원 단자(Vcc)와 제 3 노드(Q23) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터 (P24)가 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N23)와 제 3 저항(R23)이 직렬 접속된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 다이오드로 동작되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 제 3 노드(Q23)와 접지 단자(Vss) 사이에 제 4 저항(R24) 이 접속된다.The first PMOS transistor P21, which operates as a diode, is connected between the power supply terminal Vcc and the first node Q21. A second PMOS transistor P22 driven according to the potential of the first node Q21 is connected between the power supply terminal Vcc and the second node Q22, and a third PMOS transistor P23 operated by a diode is connected. do. A fourth PMOS transistor P24 driven according to the potential of the first node Q21 is connected between the power supply terminal Vcc and the third node Q23. A third NMOS transistor N23 and a third resistor R23 are connected in series between the first node Q21 and the ground terminal Vss according to the potential of the second node Q22. A fourth NMOS transistor N24 operated by a diode is connected between the second node Q22 and the ground terminal Vss. The fourth resistor R24 is connected between the third node Q23 and the ground terminal Vss.
상기와 같이 구성되는 온도 보상 회로는 온도가 증가함에 따라 출력 전압을 증가시킨다. 제 4 PMOS 트랜지스터(P24)를 흐르는 전류의 이동도는 1/μ의 함수가 되며, 이는 온도가 증가함에 따라 전압을 증가시키게 된다.The temperature compensation circuit configured as described above increases the output voltage as the temperature increases. The mobility of the current flowing through the fourth PMOS transistor P24 becomes a function of 1 / μ, which increases the voltage as the temperature increases.
상기 온도 보상 회로는 포스트 프로그램 검증 동작을 실시할 때만 동작하여 온도에 따라 적정한 전압(Vg)을 발생시켜 센스 증폭기의 기준 전압을 발생시킨다. 즉, 온도에 따라 기준 셀을 스위칭시키는 전압을 증가시키는 회로를 이용하여 온도가 감소할 때에는 기준 셀 전류를 기준 셀 스위칭 전압을 감소시켜 저온에서 포스트 프로그램 검증이 성공되는 메인 셀의 문턱 전압을 높일 수 있다.The temperature compensation circuit operates only when performing a post program verification operation to generate an appropriate voltage Vg according to the temperature to generate a reference voltage of the sense amplifier. That is, when the temperature decreases by using a circuit that increases the voltage for switching the reference cell according to the temperature, the reference cell current is decreased to increase the threshold voltage of the main cell where post program verification is successful at low temperature. have.
결과적으로, 메인 셀의 문턱 전압을 고온에서 문턱 전압이 0V 이하가 되지 않도록 상승시켜 고온에서의 독출 마진을 향상시키고 프로그램 효율을 증가시킨다.As a result, the threshold voltage of the main cell is raised so that the threshold voltage does not become 0V or less at high temperatures, thereby improving read margins at high temperatures and increasing program efficiency.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 포스트 프로그램 검증 동작을 온도 특성을 보정하여 실시하여 온도에 따른 셀 분포를 개선함으로써 고온에서의 독출 마진과 프로그램 효율을 향상시켜 소자의 효율을 향상시킬 수 있다. As described above, according to the present invention, a post program verification operation of a flash memory device is performed by correcting temperature characteristics to improve cell distribution according to temperature, thereby improving read efficiency and program efficiency at high temperature, thereby improving device efficiency. have.
도 1은 종래의 플래쉬 메모리 소자의 포스트 프로그램 검증 회로도.1 is a post program verification circuit diagram of a conventional flash memory device.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 포스트 프로그램 검증 회로도.2 is a post program verification circuit diagram of a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 및 21 : 메인 셀 12 및 22 : 기준 셀11 and 21: main cell 12 and 22: reference cell
13 및 23 : 센스 증폭기 24 : 온도 보상 회로13 and 23: sense amplifier 24: temperature compensation circuit
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