KR100525368B1 - Method detecting phase error of periodic binary sequence and method synchromzing phase thereof - Google Patents
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Abstract
본 발명은 이원 부호의 위상 오프셋을 이용하여 수신되는 이원부호에 오류가 있는지의 여부를 검출하여 이원부호의 오류를 검출하고 이와 같은 오류검출을 이용하여 포착시간이 대폭적으로 경감되는 이원부호의 오류 검출 및 동기 방법을 제공하기 위한 것이다.The present invention detects whether there is an error in a binary code received using a phase offset of a binary code, detects an error of a binary code, and detects and synchronizes an error of a binary code in which the acquisition time is drastically reduced by using such error detection. It is to provide a method.
본 발명은 주기n(단 n은 정수)으로 순환하는 이원부호Ti(C)(단 i는 정수, T는 순환연산자, C는 이원부호)를 수신한 후 이원부호 누산값을 산출하는 과정과, 상기 누산값을 위상변환시키는 과정과, 상기 위상 변환의 누산값을 모듈로 n연산 후 그 연산값이 1인지 아닌지를 체크하여 수신되는 이원부호내의 특정 원소의 개수 k가 맞는지 아닌지를 판정하는 과정을 구비하는 이원부호의 오류 검출 방법과, 수신되는 주기 n의 순환 이원부호 Ti+j()(단 i,j는 정수, 는 수신 이원부호, T는 순환연산자)의 가중치 l(단 l은 정수)인 한 주기동안의 누산가중값 Al(Ti+j())과, 로컬 PN코드 발생기의 주기 n순환의 이원부호 Ti(C)(단 C는 오류가 전혀없는 로컬 PN발생기의 이원부호)의 누산 가중값 Al(Ti(C))을 각각 산출하여 그 차를 구한 후 위상 변환시켜 위상 변환값을 산출하고 이 위상 변환값을 모듈로 n연산하여 위상 오프셋을 산출하는 과정과, 수신되는 상기 이원부호 Ti+j()의 한주기 동안의 가산값 i 을 구하여 위상 변환시킨 후, 모듈로 n연산하여 모듈로 n연산값이 1인지 아닌지를 체크하는 과정과, 상기 모듈로 n연산값이 1이 아니면 1이 될 때까지 수신되는 이원부호의 위상 오프셋을 산출하는 과정과, 상기 모듈로 n연산값을 구하여 체크하는 과정을 반복적으로 수행하는 과정과, 상기 모듈로 n연산값이 1로 체크되면 이때 산출된 위상 오프셋 만큼 로컬 PN코드의 위상값을 순환한 후 세밀 동기 모드인 추적 모드로 전환하는 과정과, 상기 추적모드 전환 후 동기가 소정 설정시간내에 완료하지 않으면 소정시간내에 동기가 완료될 때까지 다시 처음 과정으로 루틴하여 반복적으로 수행하는 과정을 구비하는 이원부호의 동기 방법을 특징으로 한다.The present invention provides a process for calculating a binary code accumulated value after receiving a binary code Ti (C) (where i is an integer, T is a cyclic operator and C is a binary code) circulating in a period n (where n is an integer), Performing a phase shift of the accumulated value and performing a modulo n operation on the accumulated value of the phase shift and checking whether the operation value is 1 or not and determining whether or not the number k of specific elements in the received binary code is correct. The error detection method of the binary code is provided, and the cyclic binary code T i + j ( (Where i, j is an integer, Accumulated weight value A l (T i + j () is a weighted l (where l is an integer) of the received binary code and T is a cyclic operator. )) And the cumulative weighting values A l (T i (C)) of the binary code T i (C) (where C is the binary code of the local PN generator without any error) of the cycle n cycles of the local PN code generator. Calculating the phase shift value by calculating the phase shift value and calculating the phase offset by modulating the phase shift value with a module n, and receiving the binary code T i + j ( Addition value for one cycle After i is obtained and phase shifted, the modulo n operation is performed to check whether the modulo n operation value is 1 or not, and if the modulo n operation value is not 1, the received binary offset is offset. Repeatedly calculating and checking the modulo n operation value, and if the modulo n operation value is checked as 1, circulating the phase value of the local PN code by the calculated phase offset. And a process of switching to a tracking mode which is a fine synchronization mode after the step, and if the synchronization is not completed within a predetermined time after switching the tracking mode, the routine is repeatedly performed as the first process until the synchronization is completed within a predetermined time. It is characterized by the synchronous method of binary code.
Description
본 발명은 이동통신 시스템에서 사용하기 위한 이원 부호의 위상 오류검출 및 위상 동기 방법에 관한 것이다.The present invention relates to a phase error detection and phase synchronization method of binary code for use in a mobile communication system.
일반적으로 CDMA 시스템이나 또는 CTDMA 시스템에 이용되는 디지탈 통신에서 정보전송을 위해서 q 엘리멘트를 갖는 부호(code)중 q=2인 이원 부호가 사용되고 있다.In general, a binary code of q = 2 is used among codes having a q element for information transmission in digital communication used in a CDMA system or a CTDMA system.
음성, 화상과 같은 아날로그 신호(Analog Signal)는 아날로그-디지탈 변환 과정을 거쳐 이원 부호가 되고, 이 이원 부호는 변조라는 주파수 천이(Frequency Translation) 과정을 거쳐 무선이나 유선으로 전송되며, 수신측에서는 이원 부호를 다시 아날로그 신호로 복원한다.Analog signals such as audio and video become binary codes through analog-to-digital conversion, and these binary codes are transmitted over the air or wired through a frequency translation process called modulation. Restores to analog signal again.
이와 같이, 이원 부호는 정보화되어 전송될 뿐만 아니라 이동통신의 부호분할 다중접속(Code Division Multiple Access: CDMA)방식, 부호시분할 다중접속 (Code Time Division Multiple Access: CTDMA) 방식에서는 확산 부호로 사용되기도 한다.As described above, the binary code is not only transmitted in an information manner but also used as a spread code in a code division multiple access (CDMA) scheme and a code time division multiple access (CTDMA) scheme of mobile communication. .
셀룰러 이동통신에서 용량증가의 필요성으로 인하여 유럽에서는 시분할 다중 접속(TDMA) 방식으로서 GSM(Global System for Mobil Communication)을 채택하여 디지털 셀룰러 이동통신을 사용화하였고, 미국에서는 TDMA 방식과 CDMA 방식을 채택하여 실용화하고 있으며, 우리나라에서는 미국 퀄컴(Qualcomm)사가 개발한 T1A/ELA/IS95CDMA 방식을 이동통신 표준 방식으로 채택하여 사용하고 있다.Due to the necessity of capacity increase in cellular mobile communication, in Europe, Digital Cellular Mobile Communication is adopted by adopting Global System for Mobil Communication (GSM) as Time Division Multiple Access (TDMA) method, and TDMA method and CDMA method are adopted in USA. In Korea, the T1A / ELA / IS95CDMA method developed by Qualcomm in the United States is adopted as a mobile communication standard method.
상기 방식들에 채용하고 있는 CDMA 시스템에서는 부호 중 자기상관 함수가 특정한 특성을 갖는 부호를 확산 부호로 사용하며, 오류정정, 오류검출, 수신기의 동기, 암호화 등에 사용한다.In the CDMA system employed in the above schemes, a code having an autocorrelation function having a specific characteristic among codes is used as a spread code, and used for error correction, error detection, synchronization of a receiver, and encryption.
그리고, CDMA 시스템에서는 각 기지국마다 다른 위상 오프셋을 할당하고, 이 할당된 위상 오프셋을 이용하여 각 기지국을 구분하며 이것에 의해 각 기지국 사이의 PN(Pseudo Noise) 부호의 위상 오프셋을 맞추어주는 소프트 핸드오프(soft handoff)가 가능해지며, 한 셀에 속한 이동국은 다른 기지국에서 수신된 신호를 동일한 PN 부호의 위상차를 이용하여 구분하고 있다.In the CDMA system, different base offsets are assigned to each base station, and each base station is distinguished using the allocated phase offset, thereby soft handoff of matching a phase offset of a pseudo noise (PN) code between each base station. (soft handoff) is possible, and the mobile station belonging to one cell classifies signals received from different base stations using the phase difference of the same PN code.
종래의 이원 부호의 위상 동기 방법은 도 1에 도시된 바와 같이 수신되는 PN(Pseudo Noise)코드와 내장된 로컬 PN코드 갱신기(Local PN code updater)(4)로 부터의 로컬 PN코드를 곱셈기(1)에서 곱한 후 이 곱셈기(1)의 출력을 휴지시간(dwell time)τd 동안 적분기(2)에서 적분하여 상관값을 구하고 이 상관값을 임계치 비교기(3)에서 미리 설정한 임계값과 비교하여 임계치를 넘지 않으면, 로컬 PN코드 갱신기(4)에 제어 신호를 보내어 로컬 PN코드를 한칩(Chip)(또는 반칩)을 빨리 발생시키거나 늦게 발생시키도록 로컬 PN코드를 갱신시키고 이 갱신된 로컬 PN코드를 곱셈기(1) 및 적분기(2)를 통하여 수신되는 PN코드와 상관시켜 상관값을 구한 후 임계치 비교기(3)를 통하여 비교하는 과정을 임계치를 넘을 때까지 반복적으로 수행하여 PN코드의 포착(Acquisition) 즉, 거친 동기(Coarse Synchromization)를 행하고 그 다음 상기 상관값이 임계치를 넘어 PN코드의 포착이 이루어지면 추적루프(Tracking Loop)(5)를 통하여 PN코드의 추적(Tracking) 즉, 세밀 동기(Fine Synchronization)를 행한다.Conventional binary code phase synchronization method is a multiplier (Pseudo Noise (PN) code received from the local PN code updater (4) with a local PN code updater (4) received as shown in FIG. After multiplying by 1), the output of this multiplier 1 is integrated in the integrator 2 during dwell time tau d to obtain a correlation value, and the correlation value is compared with a threshold set in the threshold comparator 3 If the threshold is not exceeded, a control signal is sent to the local PN code updater 4 to update the local PN code so that the local PN code is generated one chip (or half chip) quickly or late, and the updated local PN code is updated. Correlate the code with the PN codes received through the multiplier (1) and the integrator (2) to obtain a correlation value, and then perform the comparison process through the threshold comparator (3) repeatedly until the threshold is exceeded to capture the PN code ( Acquisition or Coarse Syn chromization, and then the correlation value exceeds the threshold, and the PN code is tracked through the tracking loop 5, that is, fine synchronization is performed.
이와 같은 PN코드의 동기 방법의 평균 동기 시간은 한 주기동안 탐색하여야 할 셀의 총개수 q가 q>>1인 경우에는 수학식 1과 같이 된다.The average synchronization time of the PN code synchronization method is expressed by Equation 1 when the total number q of cells to be searched for one period is q >> 1.
여기서 q는 PN코드의 길이와 같거나 배수의 관계로, 예를 들어 로컬 PN코드의 갱신을 한 칩 간격으로 하면 q는 PN코드 길이와 같으며, PN코드의 갱신 간격을 반 칩으로 하면 PN코드 길이의 2배로 된다.Where q is equal to or multiple of the length of the PN code. For example, if the update of the local PN code is one chip interval, q is the length of the PN code, and if the update interval of the PN code is half chip, the PN code 2 times the length.
그리고 PD, PFA는 각각 신호 검출확율 및 오경보확율이고, K는 오경보에 의한 평균 페널티(Penalty)를 나타낸 것이다.And P D , P FA is the signal detection probability and false alarm probability, respectively, and K is the average penalty due to the false alarm.
그리고 오경보에 의하여 트래킹 루프에 들어갔다가 빠져 나오는데 까지 소요되는 평균시간은 KτD로 된다.And the average time taken to enter and exit the tracking loop by false alarm is Kτ D.
상술한 종래의 이원부호 동기 방법은 상관값이 설정된 임계를 넘어 포착할 때까지 로컬 PN코드를 한 칩(또는 반 칩)씩 감소시키거나 증가시키면서 경신하는 과정을 반복적으로 수행하기 때문에 포착시간이 길게 된다는 문제점이 있었다.The conventional binary code synchronization method described above repeatedly acquires a long acquisition time by repeatedly updating or decreasing the local PN code by one chip (or half chip) until the correlation value is captured over a set threshold. There was a problem.
따라서 본 발명은 이와 같은 종래 기술의 문제점을 감안하여 발명한 것으로 이원부호의 위상 오프셋을 이용하여 포착시간이 대폭적으로 경감되는 이원부호의 동기방법을 제공하기 위한 것이다.Accordingly, the present invention has been made in view of the above-described problems of the prior art, and an object of the present invention is to provide a method of synchronizing a binary code by which the acquisition time is greatly reduced by using a phase offset of the binary code.
본 발명의 또 하나의 목적은 이원 부호의 위상 오프셋을 이용하여 수신되는 이원부호에 오류가 있는지의 여부를 검출하는 이원부호의 오류검출 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a binary code error detection method for detecting whether an error is received in a binary code received using a phase offset of a binary code.
이와 같은 목적을 달성하기 위한 본 발명의 이원부호의 오류검출 방법은 주기n(단 n은 정수)으로 순환하는 이원부호 Ti()(단 i는 정수, T는 순환연산자, 는 수신 이원부호)를 수신한 후 이원부호 누산값을 산출하는 과정과, 상기 누산값을 위상변환시키는 과정과, 상기 위상 변환의 누산값을 모듈로 n연산 후 그 연산값이 1인지 아닌지를 체크하여 수신되는 이원부호내의 특정 원소의 개수 k가 맞는지 아닌지를 판정하는 과정을 구비함을 특징으로 한다.In order to achieve the above object, the error detection method of the binary code of the present invention is a binary code T i circulating with a period n (where n is an integer). (Where i is an integer, T is a cyclic operator, Calculates a binary code accumulated value after receiving the received binary code), phase shifts the accumulated value, modulates the accumulated value of the phase shift modulo n, and checks whether the calculated value is 1 or not. And determining whether or not the number k of specific elements in the binary code received is correct.
본 발명의 또 하나의 양태인 이원부호의 동기방법은 수신되는 주기 n순환의 이원부호 Ti+j()(단 i,j는 정수, 는 수신 이원부호, T는 순환연산자)의 가중치 l(단 l은 정수)인 한 주기동안의 누산가중값 Al(Ti+j())과, 로컬 PN코드 발생기의 주기 n의 순환 이원부호 Ti(C)(단 C는 오류가 전혀없는 로컬 PN 코드 발생기의 이원부호)의 누산 가중값 Al(Ti(C))을 각각 산출하여 그 차를 구한 후 위상 변환시켜 위상 변환값을 산출하고 이 위상 변환값을 모듈로 n연산하여 위상 오프셋을 산출하는 과정과, 수신되는 상기 이원부호 Ti+j()의 한주기 동안의 가산값 i 을 구하여 위상 변환시킨 후, 모듈로 n연산하여 모듈로 n연산값이 1인지 아닌지를 체크하는 과정과, 상기 모듈로 n연산값이 1이 아니면 1이 될 때까지 수신되는 이원부호의 위상 오프셋을 산출하는 과정과 상기 모듈로 n연산값을 구하여 체크하는 과정을 반복적으로 수행하는 과정과, 상기 모듈로 n연산값이 1로 체크되면 이때 산출된 위상 오프셋만큼 로컬 PN코드의 위상값을 순환한 후 세밀 동기 모드인 추적 모드로 전환하는 과정과, 상기 추적모드 전환 후 동기가 소정 설정시간내에 완료하지 않으면 소정시간내에 동기가 완료될 때까지 다시 처음 과정으로 루틴하여 반복적으로 수행하는 과정을 구비함을 특징으로 한다.In another aspect of the present invention, a method of synchronizing binary codes includes receiving a binary code T i + j ( (Where i, j is an integer, Accumulated weight value A l (T i + j () is a weighted l (where l is an integer) of the received binary code and T is a cyclic operator. ) And the cumulative weighting values A l (T i (C)) of the cyclic binary code T i (C) (where C is the binary code of the local PN code generator without any error). Calculating a phase shift value by calculating the phase shift value, calculating the phase shift value by modulating n the phase shift value modulo, and receiving the binary code T i + j ( Addition value for one cycle After i is obtained and phase shifted, the modulo n operation is performed to check whether the modulo n operation value is 1 or not, and if the modulo n operation value is not 1, the received binary offset is offset. Calculating and checking the modulo n operation value repeatedly, and if the modulo n operation value is checked as 1, after circulating the phase value of the local PN code by the calculated phase offset, Switching to the tracking mode which is a fine synchronization mode, and if the synchronization is not completed within a predetermined set time after switching the tracking mode, the routine is repeatedly performed as the first process until the synchronization is completed within a predetermined time. It features.
본 발명의 실시 예를 설명하기 이전에 본 발명에서 사용되고 있는 용어에 대해 정의한다.Before describing embodiments of the present invention, terms used in the present invention are defined.
이원부호 C는 n을 주기로 하고, k를 이원부호내에 포함된 원소 "0" 또는 "-1"의 개수라 하면, 이원 부호가 "0"과 "1"의 두 원소로 구성되어 있는 경우에는 n과 k가 서로 소(素)인 조건, 즉 gcd(n.k) = 1(단, gcd(n,k)는 정수 n과 k의 최대공약수를 나타낸다)을 만족하는 이원 부호이거나, "-1" 과 "1"의 두 원소로 구성된 경우는 n과 2k가 소인조건, 즉 gcd(n,2k) = 1을 만족하는 이원부호라고 한다.If binary code C is n, and k is the number of elements "0" or "-1" contained in the binary code, n is a binary code consisting of two elements "0" and "1". A binary sign that satisfies the condition that and k are small, that is, gcd (nk) = 1 (where gcd (n, k) represents the greatest common divisor of integers n and k), or "-1" and In the case of two elements of " 1 ", it is said that n and 2k are binary codes satisfying the sweep condition, that is, gcd (n, 2k) = 1.
그리고 n-조(n-tuple)(n개의 원소로 형성되는 집합)의 이원부호 C와 오른쪽 순회연산자 T를 수학식 2와 같이 정의한다.The binary code C of the n-tuple (a set formed of n elements) and the right traversal operator T are defined as in Equation 2 below.
그리고, i ≡ j(mod n)이면,And i ≡ j (mod n),
의 관계가 성립한다. 여기서, i,j는 정수이며, 이다. The relationship is established. Where i, j are integers, to be.
또한, 부호 는 수학식 3과 같은 다항식으로 정의한다.Also, the sign Is defined as a polynomial such as Equation 3.
그리고, 가중치가 l인 누산함수는 수학식 4와 같이 정의한다.An accumulation function having a weight of l is defined as in Equation 4.
여기서, l은 임의의 정수이며, 두 정수 l과 s가 l≡s(modn)의 조건을 만족하면, 의 합동식이 성립한다.Where l is an arbitrary integer, and if two integers l and s satisfy the condition of l ≡s (modn), The joint equation of is established.
누산함수 는 n 조의 이원부호 C의 원소가 {-1, 1}이면, 로 표기하고, 상기 원소가 {0,1} 이면, 로 표기하며, 아래 첨자없이 로 표기하는 경우는 이원부호 C의 원소가 두 가지 집합 중 어디에 속하더라도 되는 경우를 나타낸다.Accumulation Function If n element of binary code C is {-1, 1}, If the element is {0,1}, , With no subscript Denotes a case in which the element of binary code C may belong to one of two sets.
또한, 이원부호 C가 의 조건을 만족하면, 가중치가 l인 누산함수의 기준부호(reference code) 또는 영 오프셋 부호(Zero Offset Code)라 정의한다.Also, binary code C If the condition is satisfied, it is defined as a reference code or zero offset code of an accumulation function having a weight of l .
그리고, 이원부호 C가 {0,1}의 원소로 구성되면를 인 법(modulo) n에 대한 n-k의 대수적 역원으로 설정한다.And, if the binary code C consists of elements of {0,1} To Set as the algebraic inverse of nk for modulo n.
또한, 이원부호 C가 {-1,1}의 원소로 구성되면,를 인 법(modulo) n에 대한 n-2k의 대수적 역원으로 설정한다.Further, if the binary code C is composed of elements of {-1,1}, To Set as the algebraic inverse of n-2k for modulo n.
그리고, 수학식 4로부터 가중치 l이 1인 경우는 수학식 5와 같이 된다.When the weight l is 1 from Equation 4, Equation 5 is obtained.
그리고, 수학식 4와 수학식 5로부터 수학식 6이 유도된다.Then, equation (6) is derived from equations (4) and (5).
주기가 n인 이원 부호 C와 내에 포함된 "-1" 또는 "0" 원소의 개수를 각각 k와 라하고, 이원부호 C내에 포함된 원소가 인 경우 (2k,n)=1의 조건을 만족하고, 인 경우 (k,n)=1의 조건을 만족한다고 할 때, k≠이고, 정수 ξ와 n이 서로소이면 수학식 7과 같이 된다.Binary code C with period n and The number of "-1" or "0" elements contained within is k and The element contained in binary code C If satisfies the condition of (2k, n) = 1, If k is equal to (k, n) = 1, k ≠ If the constants ξ and n are mutually different, it becomes as in Equation 7.
(1)≠1(mod n) (1) ≠ 1 (mod n)
= i이다. = i.
그리고 는 모듈로 n에 대한 a의 대수적 역원이다.And Is the algebraic inverse of a for modulo n.
그 이유는 이원부호 C와 를 각각 C-(C0, C1,..., Cn-1)와 -( 0, 1,…, n-1)라하고, C와 내에 포함된 "-1" 또는 "0"원소의 개수를 각각 k와 라 하면, k≠이고, 1<k, <n-1이므로 =k+k'라 할 수 있고, k'≠0이고, 이다.The reason is the binary code C and Are C- (C 0 , C 1 , ..., C n-1 ) and -( 0 , 1 ,… , n-1 ) and C and The number of elements "-1" or "0" contained within k and If you say k ≠ And 1 <k, <n-1 = k + k ', k' ≠ 0, to be.
그리고 가정에 의하여, C내에 포함된 원소가 인 경우, (2k,n)=1의 조건을 만족하므로 주기 n은 홀수이다.And by assumption, the elements contained in C In this case, since the condition of (2k, n) = 1 is satisfied, the period n is odd.
그리고 는 모듈로 n에 대한 -2k의 대수적 역원이므로, -2k=1(mod n)이다.And Is an algebraic inverse of -2k for modulo n, so -2k = 1 (mod n).
이는 (-2k,n)=1임을 의미하므로, (2k,n)=1의 조건에 의하여 (,n)=1이어야 한다.Which is (-2k , n) = 1, so under the condition of (2k, n) = 1 , n) = 1
따라서 이원부호 와, ξ번 순환된 동일 이원부호 Tξ()사이의 위상 오프셋은 수학식 8과 같이 된다.Therefore, binary code And the same binary code T ξ cycled ξ ( Phase offset between < RTI ID = 0.0 >
=(-2ξ)(mod n)= (-2 ξ) (mod n)
=(-2ξ(k+k'))(mod n)= (-2ξ (k + k ')) (mod n)
=(ξ+bK')(mod n) = (ξ + bK ') (mod n)
여기서, b=-2ξ(mod n)으로 두었고, (1)≡1[mod n/(μ.n)≡1(mod n)은 ξ (1)=ξ(mod n)이 성립하기 위한 필요충분 조건이므로 ξ (1)≠ξ(mod n)은 (1)≠1(mod n)이 성립함을 알 수 있으며, (,n)=1이고, k'는 k'≠0과 의 조건을 만족시키는 정수이다.Where b = -2ξ (mod n), (1) ≡1 [mod n / (μ.n) ≡1 (mod n) is ξ Ξ since (1) = ξ (mod n) is a sufficient condition (1) ≠ ξ (mod n) is You can see that (1) ≠ 1 (mod n) holds, ( , n) = 1 and k 'equals k' ≠ 0 An integer that satisfies the condition.
따라서 (ξ,n)=1이면 (b,n)=1이므로 bk'≠0(modn)이 되어 ξ(1)=(ξbk')(mod n)≠ξ(mod n)이 되며, (1)≠1(mod n)의 관계도 성립하기 때문에 수학식 8이 성립한다.Therefore, if (ξ, n) = 1, then (b, n) = 1, so bk '≠ 0 (modn) ξ (1) = (ξbk ') (mod n) ≠ ξ (mod n), Equation (8) holds because the relationship of (1)? 1 (mod n) also holds.
그리고 동일 방식에 의하면 이원부호 C내에 포함된 원소가 인 경우에도 수학식 8이 성립한다.In the same way, the elements contained in binary code C Equation 8 holds even if
이하 상술한 정의를 근거하여 본 발명의 실시 예에 대하여 구체적으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the above definitions.
도 2는 본 발명에 따른 위상 오프셋을 이용한 이원부호의 오류 방법을 구현하기 위한 회로를 개략적으로 도시한 것으로서 가산값 연산 회로(10)와 위상 변환 회로(14) 및 모듈로 n연산 회로(15)로 구성되어 있다.FIG. 2 schematically shows a circuit for implementing a binary code error method using a phase offset according to the present invention, which includes an addition value calculation circuit 10, a phase conversion circuit 14, and a modulo n operation circuit 15. Consists of.
그리고 도 3은 도 2에 도시한 가산값 연산회로(10)를 구체적으로 나타낸 것으로, 수신되는 이원부호와 이전에 수신되어 지연된 이원부호를 가산하는 가산기(11)와 상기 가산기(11)의 출력을 1비트 지연하는 1비트 지연기(12)와 상기 가산기(11)의 1주기 동안 가산한 출력을 출력하기 위한 스위치(13)로 구성된다.3 illustrates the addition calculation circuit 10 shown in FIG. 2 in detail. The adder 11 and the output of the adder 11 add the received binary code and the previously received delayed binary code. It consists of a 1-bit delay 12 for delaying 1 bit and a switch 13 for outputting the added output for one period of the adder 11.
본 발명의 이원부호의 오류검출 방법은, 먼저 수신되는 주기 n의 이원부호 Ti()=( n-i, n-i-1,…, n-i-1)의 이원부호의 각 비트를 이전에 입력되어 가산된 결과값에 가산하는 과정을 1주기 즉, n비트까지 수행하여 1주기의 이원부호 누산값을 산출한다.The error detection method of the binary code according to the present invention includes a binary code T i of a period n that is first received ( ) = ( ni , ni-1 ,… , The process of adding each bit of the binary code of ni-1 ) to the previously inputted and added result value is performed for one cycle, that is, n bits, to calculate the binary code accumulation value of one cycle.
즉, t=kTb(Tb는 이원부호의 한 비트시간간격)에 가산값 연산회로(10)의 가산기(11)로, 이원부호 Ti의 한 비트, 예를 들면 비트가 입력되면 비트가 입력되기까지의 전비트를 가산한 값에 새롭게 입력되는 비트 를 가산하여 출력하며 이 가산된 비트들은 1비트 지연기(12)를 통하여 1비트 지연되어 그 다음 비트가 입력될 때 이 비트 에 그 이전에 입력되어 가산된 비트들을 가산하며, 이와 같은 과정을 1주기 즉 이원 부호의 n비트까지 수행하여 1주기 동안의 이원부호 누산값 (1)을 산출하여 t=nTb에서 스위치(13)를 통하여 누산값 A(=(1))를 출력한다.That is, t = kT b (T b is the one-bit time interval of the binary code) by the adder 11 of the addition calculation circuit 10, and the binary code Ti One bit, eg a bit Bit is entered Newly added bit to value added up all bits before Is added and the added bits are delayed by one bit through the one-bit delay unit 12 so that the next bit is added. Bit when is input Add the bits added before and added to, and perform this process up to one bit, that is, n bits of binary code, and accumulate the binary code for one period. (1), to calculate the accumulated value t = A (= nT from b via the switch 13 (1)).
이 누산값 (1)은 위상 변환회로(14)를 이용하여 위상 변환된다.This accumulated value (1) is phase shifted using the phase shift circuit 14.
즉, 이원부호가 (0,1)의 원소로 되어 있는 경우 인 역원 를 산출하여 누산값(11)에 곱하고, 이원부호가 (-1,1)의 원소로 되어 있는 경우 인 역원 를 산출하여 누산값(11)에 곱한다.That is, if the binary code is an element of (0,1) Phosphorus Is calculated and multiplied by the accumulated value 11, and the binary code is an element of (-1,1). Phosphorus Is calculated and multiplied by the accumulated value (11).
그 다음 위상 변환값 C(1)는 모듈로 n연산회로(15)를 이용하여 모듈로 n연산이 수행되며 이원부호의 위상 오프셋 을 산출한 후 이 위상 오프셋이 "1"인지 아닌지를 체크한다.Then the phase shift value C (1) modulo n operation is performed by using the modulo n operation circuit 15, and the binary offset phase offset is performed. After calculating this, it is checked whether or not this phase offset is "1".
용어의 정의 부분에서 이미 설명한 바와 같이, 수신 이원부호 Ti()에 오류가 발생하여 "0" 또는 "-1"의 개수 가 =k(k는 오류가 없는 경우의 "0" 또는 "-1"의 개수)인 경우, 위상 오프셋 의 값은 "1"이므로 위상 오프셋 이 "1"이 아니라면 수신되는 이원부호는 오류가 있는 것으로, 그리고 위상 오프셋 이 1이라면 수신되는 이원부호는 오류가 없는 것으로 판정한다.As already explained in the definition of the term, the receiving binary code Ti ( ) Has encountered an error and the number of "0" or "-1" end phase offset when k = k (the number of "0" or "-1" without error) The value of is "1", so the phase offset If this is not "1", the binary code received is an error, and the phase offset If this is 1, the binary code received is determined to be error free.
그러나 여기서 주의할 것은 수신 이원부호 Ti()에 오류가 발생하고 =k인 경우 의 값은 "1"이 되므로 이러한 오류는 본 발명의 방법으로서는 검출할 수 없어 제외된다.However, note that the receiving binary code T i ( ) Encountered an error if = k Since the value of becomes "1", such an error cannot be detected by the method of the present invention and is excluded.
한편, 수신 이원부호에 오류가 포함될 확률 Pe는 수학식 9와 같다.Meanwhile, the probability Pe to include an error in the received binary code is expressed by Equation 9.
여기서, P는 한 심볼을 맞게 수신할 확률(Symbol Correctness Probability for a digit Estimate)로서, PN부호인 경우 이므로 수학식 9는 수학식 10과 같이 된다.Here, P is a probability of receiving a symbol correctly (Symbol Correctness Probability for a digit Estimate), when the PN code Equation 9 is equal to Equation 10.
BPSK의 경우 }이다.For BPSK }to be.
도 7은 수학식 10에서 수신 PN부호의 길이 n=2L-1이고, L=7,8,9일 때의 BPSK의 오류가 포함될 확률 Pe를 나타낸 것이다.FIG. 7 shows the probability Pe including an error of BPSK when the length n = 2 L −1 of the received PN code and L = 7,8,9 in Equation 10. FIG.
도 7에서 알수 있는 바와 같이 아주 낮은 SNR에서 Pe가 낮아지는 것은 부호역내의 여러 심복에서 오류가 발생한 부호옆의 가 k와 같은 확률이 작아지기 때문이다.As can be seen in FIG. 7, the Pe is lowered at a very low SNR. This is because the probability of k becomes smaller.
그리고, 한주기 동안 수신된 이원부호에 오류가 없는 확률은 Pn이고, 한 개이상의 오류가 발생할 확률은 1-Pn이다.The probability that there is no error in the binary code received during one period is P n, and the probability that one or more errors occur is 1-P n .
변수t를 이원부호의 한주기를 모두 수신하는 횟수라 정의하면, t번째 오류가 없는 한 주기의 부호가 수신될 확률은 수학식 11과 같다.If the variable t is defined as the number of times to receive all one period of the binary code, the probability of receiving the sign of one period without the t-th error is expressed by Equation (11).
그리고 t의 평균값은 수학식 12와 같다.And the average value of t is equal to the equation (12).
도 4는 본 발명의 제 2실시예를 구현하는 회로를 나타낸 것으로 도 4는 본 발명의 제 2실시예인 이원부호의 위상 오프셋 및 위상오류 검출을 이용한 이원부호의 위상 동기방법을 구현하기 위한 이원부호의 위상동기 회로를 나타낸 것이다.4 is a circuit for implementing a second embodiment of the present invention. FIG. 4 is a phase synchronization of binary code for implementing a phase synchronization method of a binary code using phase offset and phase error detection of a binary code according to a second embodiment of the present invention. The circuit is shown.
상기 이원부호의 위상동기 회로는 수신되는 이원부호 를 수신하여 1주기동안 가산 및 누산을 행하여 가산값 (1) 및 누산값 을 각 산출하는 누산값 연산회로(20a)와, 상기 가산값 (1)을 위상변환하는 위상 변환회로(27a)와 상기 위상 변환된 가산값 (1)를 모듈로 n연산하여 그 연산값 C를 출력하는 모듈로 n연산회로(28a)와, 수신기에 내장되어 로컬 PN코드 Ti(C)를 발생하는 로컬 PN코드 발생기(30)와, 상기 로컬 PN코드 발생기(30)의 로컬 PN코드 Ti(C)를 1주기동안 누산하여 누산값 ())을 행하여 누산값 에 누산값 A l (Ti(C))의 차를 산출하는 가산기(29)와, 상기 가산기(29)의 출력 -())을 위상변환하는 위상 변환기(27b)와, 상기 위상 변환기의 출력 ()-())을 모듈로 n연산하는 모듈로 n연산회로(28b)를 구비하고 있다.The binary coded phase synchronizing circuit is received binary code Add and accumulate for 1 cycle by receiving (1) and accumulated value An accumulation value calculating circuit 20a for calculating each of the Phase shift circuit 27a for phase shifting (1) and the phase shifted addition value A modulo n operation circuit 28a for n operation (1) to the module and outputting the operation value C, a local PN code generator 30 built in the receiver to generate a local PN code T i (C), Accumulate a value by accumulating the local PN code T i (C) of the local PN code generator 30 for one period. ( Cumulative value And an output of the adder 29 that calculates the difference between the accumulated values A l (T i (C)) - ( A phase shifter 27b for phase shifting)), and an output of the phase shifter ( )- ( A module n operation circuit 28b for calculating n) into modules is provided.
미설명부호 31,32,33은 스위칭 수단이며, 34는 수신 이원부호의 세밀동기를 위한 트랙킹 루프를 나타낸 것이다.Reference numerals 31, 32 and 33 are switching means, and 34 represents a tracking loop for fine synchronization of the receiving binary code.
그리고 상기 누산값 연산회로(20a), 위상 변환회로(27a) 및 모듈로 n연산회로(28a)는 수신되는 이원부호의 오류, 즉 "0" 및 "-1"의 개수 가 오류가 없는 개수 k와 같은가 아닌가를 검출하는 이원부호의 오류 검출을 행하는 회로로서, 이때 누산값 연산회로(20a)의 출력 A 및 B는 도 4에 도시한 출력 A 및 B를 각각 나타낸 것이다.The accumulating value calculating circuit 20a, the phase converting circuit 27a and the modulo n calculating circuit 28a each receive a binary code error, that is, the number of "0" and "-1". Is a circuit for performing error detection of a binary code for detecting whether or not is equal to the number k without error, wherein outputs A and B of the accumulation value calculating circuit 20a represent outputs A and B shown in FIG. 4, respectively.
그리고 상기 누산값 연산회로(20a,20b), 가산기(29), 위상 변환회로(27b), 모듈로 n연산회로(28b), 로컬 PN코드 발생기(30), 스위치(32,33)는 동기포착 즉, 거친동기를 행하는 회로이며 누산값 연산회로(20a)는 공통으로 사용된다.The accumulation value calculating circuits 20a and 20b, the adder 29, the phase shifting circuit 27b, the modulo n operation circuit 28b, the local PN code generator 30, and the switches 32 and 33 are synchronized. That is, it is a circuit which performs rough synchronization, and the accumulated value calculating circuit 20a is used in common.
그리고 스위치(31,33)은 처음 동기를 시작할 때는 D에, 그리고 1주기동안 누산이 행해진 t=nTb이고, 오류가 포함되지 아니한 것으로 확인된 모듈로 n연산 회로(28a)의 출력 C가 1인 경우에 E에 접속된다.The switches 31 and 33 are set to D at the beginning of synchronization and t = nT b accumulated for one cycle, and the output C of the modulo n operation circuit 28a, which has been found to have no error, is 1; Is connected to E.
그리고 도 5는 상기 누산값 산출회로(20a,20b)의 구체적 회로를 나타낸 것으로 입력되는 이원부호를 이전에 입력되어 가산된 이원부호에 가산하는 가산기(21)와, 상기 가산기(21)의 출력을 1비트 지연시키는 1비트 지연기(22)와, 상기 가산기(21)의 출력을 누산하는 누산기(23)와, 상기 가산기(21)의 출력에 가중값(l-1)을 곱하는 가중값 산출회로(24)와, 상기 누산기(23) 및 가중값 산출회로(24)의 출력을 가산하는 가산기(25)와, 상기 가산기(25)의 출력을 1주기(t=nTb)마다 출력하는 스위치(20)로 구성되어 있다.FIG. 5 shows an adder 21 which adds a binary code inputted to a binary code that has been previously inputted and added, showing a specific circuit of the accumulated value calculating circuits 20a and 20b, and outputs the output of the adder 21. FIG. A 1-bit delay 22 for delaying 1 bit, an accumulator 23 for accumulating the output of the adder 21, and a weight value calculating circuit 24 for multiplying the output of the adder 21 by the weight value l-1. ), An adder 25 for adding the outputs of the accumulator 23 and the weight value calculating circuit 24, and a switch 20 for outputting the output of the adder 25 every one cycle (t = nT b ). Consists of.
이와같이 구성된 이원부호의 위상동기 회로를 이용하여 본 발명의 이원부호의 위상 동기방법에 대하여 설명한다.The phase synchronization method of the binary code of the present invention will be described using the binary coded phase synchronization circuit configured as described above.
도 6은 본 발명의 위상 동기방법을 구현하는 프로우차트를 나타낸 것이다.6 shows a flowchart for implementing the phase synchronization method of the present invention.
먼저, S11단계에서 누산값 연산회로(20a)를 이용하여 수신하는 이원부호 의 1주기 동안 누산값 을 구함과 동시에 로컬 PN코드 발생기(30)에서 출력하는 이원부호 Ti(C)의 1주기동안 누산값 Al(Ti(C)를 누산값 연산회로(20b)를 이용하여 구한 후 그의 차 -()를 가산기(29)로 구한다.First, a binary code received using the accumulation value calculating circuit 20a in step S 11 . Accumulated value during 1 cycle of At the same time, the accumulated value A l (T i (C) is calculated using the accumulated value calculating circuit 20b for one period of the binary code T i (C) output from the local PN code generator 30, and then the difference thereof. - ( ) Is obtained by the adder 29.
이어 위상 변환회로(27b)로 위상변환값을 구한 후 그 결과값을 모듈로 n연산하여 그의 위상 오프셋 를 구한다.Next, the phase shift value is obtained by the phase shift circuit 27b, and the resultant is n-modulated by the module to offset its phase. Obtain
이때 1주기 동안의 누산값 Al(Ti+j())의 산출은 도 5에 도시된 누산값 연산회로를 이용하여 구한다.At this time, accumulated value for 1 cycle A l (T i + j ( ) Is calculated using the accumulation value calculating circuit shown in FIG.
즉, 수신되는 이원부호 예를 들어 n-j-1가 가산기(21)에 입력되면 1비트 지연기(22)의 출력 1 이경우에 첫 번째 비트로 이전에 입력된 비트가 없기 때문에 출력값이 0을 가산하고, 그 결과를 누산기(23)에 출력함과 동시에 1비트 지연기(22)로 출력한다.That is, for example, the received binary code When nj-1 is input to the adder 21, output 1 of the 1-bit delayer 22 In this case, since there is no bit previously inputted as the first bit, the output value adds 0 and outputs the result to the accumulator 23. At the same time, it outputs to the 1-bit delay unit 22.
이원부호의 다음 비트 예를 들어 n-i-2가 가산기(21)로 입력되면 그 이전에 입력되어 지연된 1비트 지연기(22)의 출력에 가산하여 출력한다.For example, the next bit of a binary code When ni-2 is input to the adder 21, it is added to the output of the delayed one-bit delayer 22 that was input before and outputs.
이와같은 과정을 1주기인 n비트까지 반복하여 수행한다.This process is repeated until n bits, which is one cycle.
그리고 누산기(23)를 이용하여 비트가 입력될 때마다 가산기(21)의 출력을 누산하여 누산값을 구하고 가중값 산출회로(24)에서 가산기(21)의 최종 비트 출력 연산값 (1)에 (l-1)(l은 가중값)을 곱하여 얻어진 (l-1)(1)을 누산기(23)의 출력 A(Ti+j )에 가산하여 출력한다.Each time a bit is input using the accumulator 23, the output of the adder 21 is accumulated to obtain an accumulated value, and the weight calculation circuit 24 calculates the final bit output value of the adder 21. (L-1) obtained by multiplying (1) by (l-1) (l is weighted value) (1) is the output of accumulator 23 A (T i + j And add it to the output.
한편, 도 5의 누산값 산출회로를 이용하여 가산기(21)의 최종 비트 출력 연산값 (1)을 스위치(26b)를 통하여 출력하여 얻은 AC=(1)를 위상 변환한 후 모듈로 n연산하여 구하여진 값 (1)(mod n)이 1인지 아닌지를 체크하여 1이 아니면 수신된 이원부호에 오류가 포함되어 있는 경우이므로 다시 S11단계로 루틴하여 1이 될 때까지 상술한 S11단계 및 S12단계를 반복한다.On the other hand, the final bit output calculation value of the adder 21 using the accumulation value calculating circuit of FIG. AC = obtained by outputting (1) through switch 26b The value obtained by performing n operation modulo after converting phase (1) (1) If (mod n) is 1 or not, and if it is not 1, the received binary code contains an error, then go back to step S 11 and repeat step S 11 and step S 12 until it becomes 1 Repeat.
S11단계에서 (1)(mod n)=1인 경우, 일단 수신된 이원부호에 오류가 없다고 가정하고 S13단계로 루틴하여 S11단계에서 산출한 위상 오프셋 만큼 로컬 PN코드 발생기(30)의 로컬 PN코드 Ti(C)를 빨리 발생시켜 수신되는 이원부호의 위상 오프셋과 일치시키도록 PN코드 발생기(30)의 출력을 TTi(C)=Ti+ (C)로 함으로서 동기 포착을 완료한다.S in 11 steps (1) (mod n) = 1 in the case, the once that there is no error in the received call home yiwonbu calculated in step S 11, the routine to step S 13 phase offset The output of the PN code generator 30 is generated by T so as to generate the local PN code T i (C) of the local PN code generator 30 as soon as possible and match the phase offset of the received binary code. T i (C) = T i + (C) completes the acquisition of synchronization.
이어 S14단계에서 스위치 31 및 33을 이용하여 E로 접속함으로써 트랙킹 루프(34)로 수신되는 이원부호 Ti+j() 및 로컬 PN코드 발생기의 이원부호 T+i(C)를 접속하여 세밀 동기 모드인 트랙킹 모드로 전환하여 수행한 후 KnTb초(K는 오경보에 대한 패널티(Penalty))이내에 동기가 완료되지 않으면 다시 원점인 S11단계로 루틴하여 KnTb초 이내에 동기가 완료 될 때까지 반복하여 수행한다.Subsequently, the binary code T i + j (received into the tracking loop 34) is connected to the E using the switches 31 and 33 in step S 14. ) And the binary code T of the local PN code generator + i (C) connected to fine after performing switch to the synchronous mode is the tracking mode KnT b seconds (K is a penalty (Penalty) for false alarm) If the synchronization is not completed within a routine to re-home the S 11 step a KnT Repeatedly until synchronization is completed within b seconds.
즉, 트랙킹 모드에서는 수신부호와 수신기에 내장된 부호의 타이밍 에러를 0으로 맞추지만, 주어진 시간 KnTb초 이내에서 정확한 동기가 이루어지지 않으면 계산된 위상 오프셋 정보가 잘못된 것이며 이는 이원부호 k=이지만 오류가 있다고 판단하고 S11단계인 처음으로 되돌아간다.That is, in the tracking mode, the timing error of the code embedded in the receiver and the receiver is set to 0. However, if the correct synchronization is not performed within a given time KnT b seconds, the calculated phase offset information is wrong. But it determined that the error goes back to the beginning of Step S 11.
이러한 오경보 확률은 Pe와 동일하며 이때 소요하는 불필오한 시간은 KnTb이고 수신 이원부호의 위상 오프셋을 계산하고 나서 수신 이원부호가 k=여부를 판단하는 시간은 (1)(mod n)값의 결과를 이용하여 판단하므로 0으로 둘 수 있다.The probability of false alarm is the same as Pe, and the inevitable time required is KnT b , and the received binary code is k = after calculating the phase offset of the received binary code. The time to judge whether It can be set to 0 because it is determined using the result of (1) (mod n).
Te를 수신부호열내에 오류가 있는지 판단하는 시간이라고 하면 이 시간의 평균은 수학식 13과 같다.If Te is a time for determining whether there is an error in the receiving code sequence, the average of the times is as shown in Equation (13).
따라서 평균 초기 동기시간은 수학식 14로 이루어진다.Therefore, the average initial synchronization time is made up of equation (14).
본 발명의 평균 초기 동기 시간이 이 종래의 방법에 비교하여 어느 정도 개선되었는지를 나타내기 위하여, 매우 높은 SNR에서, 한 주기와 같이 둔 경우 종래의직렬 동기방식에 의한 평균 초기 동기 시간과의 비를 개선인자로 정의한다.In order to show how much the average initial synchronization time of the present invention is improved compared to this conventional method, at a very high SNR, the ratio with the average initial synchronization time according to the conventional serial synchronization method in the case of one period. Defined as improvement factor.
매우 높은 SNR에서의 PD는 거의 "1"이고 PFA는 거의 "0"이므로, q=n인 경우의 평균 초기 동기 시간은 수학식에 의하여 0.5n2Tb이다.Since P D at a very high SNR is almost " 1 " and P FA is almost " 0 ", the average initial synchronization time when q = n is 0.5n 2 T b by the equation.
따라서 개선인자는 n/2E(1+KPe)로 주어진다.Thus, the improvement factor is given by n / 2E (1 + KPe).
개선인자의 값이 "1"이면 개선이 전혀 없이 종래의 방법과 동일한 경우이고 "1"보다 크면 그 배수만큼 평균 동기포착(초기동기) 시간이 단축된 것이고 "1"보다 작으면 그 역수의 배수만큼 동기(초기동기)시간이 길어짐을 나타낸다.If the value of the improvement factor is "1", it is the same as the conventional method without any improvement, and if it is larger than "1", the average acquisition (initial start-up) time is shortened by that multiple. The longer the synchronous (initial sync) time is, the longer.
도 8은 PN 부호의 길이 n=2L-1이고 L=4~L13, k=10인 경우, 개선인자를 나타낸 것으로 본 발명은 높은 SNR에서는 매우 우수한 개선인자를 가지고 있으며, 예를 들어(L=13)인 경우, SNR=10dB에서는 개선인자가 4000이므로 종래의 방법보다 4000배 빠르게 동기포착(초기동기)을 이룬다.8 shows an improvement factor when the length n = 2 L −1 of the PN code and L = 4 to L13 and k = 10. The present invention has a very good improvement factor at high SNR, for example (L = 13), the improvement factor is 4000 at SNR = 10dB, thus achieving 4000 times faster acquisition (initial starter) than the conventional method.
따라서 본 발명은 비교적 양호한 채널에서 사용하면 매우 빠르게 동기포착을 할 수 있다.Therefore, the present invention can achieve synchronization very quickly when used in a relatively good channel.
이상과 같이 본 발명에 의하면 보다 간단하고 신속하게 이원부호의 오류를 검출 할 수 있고, 또 본 발명의 이원부호 동기 방법을 양호한 채널에 사용되는 경우 동기포착 시간을 대폭적으로 경감시킬 수 있다는 효과가 있다.As described above, according to the present invention, an error of a binary code can be detected more simply and quickly, and when the binary code synchronization method of the present invention is used in a good channel, the acquisition time can be greatly reduced.
도 1은 종래의 이원부호 동기 방법을 구현하는 회로를 개략적으로 나타낸 블록도,1 is a block diagram schematically illustrating a circuit implementing a conventional binary code synchronization method;
도 2는 본 발명에 따른 이원부호의 위상 오류검출 방법을 구현하는 회로를 개략적으로 나타낸 블록도,2 is a block diagram schematically illustrating a circuit for implementing a binary code phase error detection method according to the present invention;
도 3은 본 발명을 구현하는 가산값 연산회로를 나타낸 블록도,3 is a block diagram showing an addition value calculating circuit embodying the present invention;
도 4는 본 발명에 따른 이원부호의 동기 방법을 구현하는 회로를 나타낸 블록도,4 is a block diagram showing a circuit for implementing a synchronization method of a binary code according to the present invention;
도 5는 본 발명을 구현하는 누산값 연산회로를 나타낸 블록도,5 is a block diagram showing an accumulation value calculating circuit embodying the present invention;
도 6은 본 발명에 따른 이원부호의 동기 방법에 대한 프로우챠트,6 is a prochart for the synchronization method of the binary code according to the present invention;
도 7은 본 발명의 이원부호의 위상 오류검출 방법에서 SNR에 따른 오류포함 확률(Pe)을 나타낸 그래프,7 is a graph showing an error inclusion probability (Pe) according to SNR in the binary code phase error detection method of the present invention;
도 8은 본 발명에 따른 이원부호의 위상 동기 방법의 종래기술에 대한 개선률을 나타낸 그래프이다.8 is a graph showing the improvement rate of the prior art of the binary coded phase synchronization method according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1,11,21,25,29 : 가산기 2 : 적분기1,11,21,25,29: Adder 2: Integrator
3 : 임계치 비교기 4 : PN코드 갱신기3: threshold comparator 4: PN code updater
5,34 : 트랙킹 루프 10 : 가산값 연산회로5,34: Tracking loop 10: Addition calculation circuit
12,22 : 1비트 지연기 13,26a,26b,31,32,33 : 스위치12,22: 1-bit delay 13,26a, 26b, 31,32,33: switch
14,27a,27b : 위상변환회로 15,28a,28b : 모듈로 n연산회로14,27a, 27b: phase conversion circuit 15,28a, 28b: modulo n operation circuit
20a,20b : 누산값 연산회로 23 : 누산기20a, 20b: Accumulation value calculation circuit 23: Accumulator
24 : 가중값 산출회로24: weight calculation circuit
Claims (9)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0023153A KR100525368B1 (en) | 1998-06-19 | 1998-06-19 | Method detecting phase error of periodic binary sequence and method synchromzing phase thereof |
| US09/113,288 US6442189B1 (en) | 1998-01-14 | 1998-07-10 | Binary code phase offset calculation method and a binary code phase synchronization method by using the phase offset |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0023153A KR100525368B1 (en) | 1998-06-19 | 1998-06-19 | Method detecting phase error of periodic binary sequence and method synchromzing phase thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000002409A KR20000002409A (en) | 2000-01-15 |
| KR100525368B1 true KR100525368B1 (en) | 2005-12-21 |
Family
ID=19540083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0023153A KR100525368B1 (en) | 1998-01-14 | 1998-06-19 | Method detecting phase error of periodic binary sequence and method synchromzing phase thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100525368B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533038A (en) * | 1994-12-14 | 1996-07-02 | Gte Government Systems Corporation | Method and apparatus for the rapid detection and measurement of differential phase offset between two identical binary code sequences |
| JPH09261128A (en) * | 1996-03-22 | 1997-10-03 | Matsushita Electric Ind Co Ltd | Spread spectrum communication equipment |
| KR20000001107A (en) * | 1998-06-08 | 2000-01-15 | 구자홍 | Phase offset calculating method of dual code |
| KR100293475B1 (en) * | 1998-01-14 | 2001-07-12 | 구자홍 | Method for phase offset caculation of binary code |
-
1998
- 1998-06-19 KR KR10-1998-0023153A patent/KR100525368B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533038A (en) * | 1994-12-14 | 1996-07-02 | Gte Government Systems Corporation | Method and apparatus for the rapid detection and measurement of differential phase offset between two identical binary code sequences |
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| KR20000001107A (en) * | 1998-06-08 | 2000-01-15 | 구자홍 | Phase offset calculating method of dual code |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000002409A (en) | 2000-01-15 |
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