KR100525299B1 - Method for fabricating transistor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 단채널 효과의 효율적 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device, and more particularly, to a transistor manufacturing method of a semiconductor device capable of efficiently controlling short channel effects by forming trench gates.
본 발명의 상기 목적은 반도체 소자의 트랜지스터 제조방법에 있어서, 실리콘 기판의 상부에 제 1 절연막을 증착한 후에 이온 주입공정을 통하여 LDD 영역을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 제 1 도전체를 증착한 후에 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 형성된 트렌치 게이트 및 기판상에 제 2 도전체를 증착하고, 상기 제 2 도전체 및 제 1 절연막을 패터닝하는 단계, 상기 제 2 도전체를 마스크로 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.According to an aspect of the present invention, a method of fabricating a transistor of a semiconductor device may include forming an LDD region through an ion implantation process after depositing a first insulating film on a silicon substrate, and then patterning the first insulating film. Etching to form a trench, depositing a second insulating film and a first conductor on the substrate on which the trench is formed, and then planarizing to form a trench gate, and depositing a second conductor on the formed trench gate and the substrate. And patterning the second conductor and the first insulating film, and ion source implanting the second conductor with a mask to form a source / drain region. Is achieved.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 게이트가 기판속에 매몰되어 형성되는 트렌치형 게이트를 형성하여 게이트 저항을 낮출 수 있고, 소오스/드레인을 형성하기 위한 이온주입공정의 제어가 간편하여 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.Therefore, the transistor manufacturing method of the semiconductor device of the present invention can form a trench-type gate formed by embedding the gate in the substrate to lower the gate resistance, and the ion implantation process for forming the source / drain is simple and thus the short channel There is an effect that can be effectively adjusted.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 단채널 효과의 효율적 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device, and more particularly, to a transistor manufacturing method of a semiconductor device capable of efficiently controlling short channel effects by forming trench gates.
반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 계속 미세화되고 있다. 이로 인해 트랜지스터 내에는 핫 캐리어(Hot Carrier) 현상이 발생하게 된다. 이 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이 때 발생된 정공들이 기판 방향으로 빠져나가게 되는 현상이다. 반면에, 전자는 게이트 산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.Due to the development of miniaturization due to the high integration of semiconductor devices, the line width of transistors continues to be miniaturized. As a result, a hot carrier phenomenon occurs in the transistor. This phenomenon is that when the channel length is short compared to the externally applied voltage, the horizontal electric field is largely concentrated toward the drain region, thereby deteriorating the electrical characteristics of the drain region, and the holes generated at this time exit the direction of the substrate. On the other hand, electrons are trapped under the gate oxide layer or under the spacer to affect the threshold voltage.
즉, 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역은 짧아지지만 공급전원의 전압이 변함없이 일정하기 때문에 반도체 기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소오스 영역과 드레인 영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.That is, such a hot carrier phenomenon occurs when the high field is applied to the channel of the semiconductor substrate because the channel region becomes short due to the miniaturization of the device but the voltage of the power supply is constant. In particular, the shorter the channel length, which is the movement path of the carrier between the source region and the drain region, is more severe.
상기 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있다. 이는 게이트 전극을 사이에 두고 기판 내에 있는 소오스/드레인 영역의 이온주입농도가 게이트 전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(Graded Junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.In order to overcome the hot carrier effect, most transistor manufacturing processes adopt a lightly doped drain (LDD) structure. This is because the ion implantation concentration of the source / drain regions in the substrate with the gate electrode interposed is low at the vicinity of the gate electrode edge, while the high concentration at the other central portion forms a gradual junction of the double layer structure, thereby causing a sharp change in the electric field. It is to reduce.
그러나, 반도체 소자의 고집적화 추세에 의해 계속적으로 채널 길이가 짧아지기 때문에 전술한 LDD 구조의 트랜지스터 역시 단채널(short channel) 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지와 드레인 사이에 고전기장이 인가되어 핫-캐리어 현상을 발생하여 트랜지스터의 성능을 열화시킨다.However, since the channel length is continuously shortened due to the trend of higher integration of semiconductor devices, the transistor of the above-described LDD structure also generates a short channel phenomenon. Then, the dopant in the LDD region diffuses into the channel, and a high field is applied between the channel edge and the drain to generate a hot-carrier phenomenon, thereby degrading the performance of the transistor.
또한, 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되어 펀치쓰루(punchthrough) 효과를 유발하기 쉬워 이를 방지하기 위한 이온주입 공정이 많아지는 번거러움이 있다. 또한, 채널 길이 및 그 농도 조절이 정확하지 않을 경우 문턱 전압을 조절하기 어려운 문제점이 있다.In addition, since the impurities of the source and the drain are diffused to the side during the operation of the transistor, it is easy to cause a punchthrough effect, thereby increasing the number of ion implantation processes for preventing the transistor. In addition, there is a problem that it is difficult to adjust the threshold voltage when the channel length and its concentration adjustment are not accurate.
이러한 문제점을 해결하기 위하여 기판 상부의 스페이서 사이에 트랜지스터 게이트 전극 하부면이 기판 내부에 매립되고 그 게이트 전극의 측면과 하부면에 요(凹) 홈 형태로 이루어진 게이트 산화막을 가지고 있는 트랜지스터 구조에 의해 유효 채널 길이를 증가시켜서 고집적 반도체 소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트 전극 구조의 트랜지스터가 대한민국 공개특허 제 2001-64434호에 기재되어 있다. 그러나 이러한 기술도 게이트가 부분적으로 매립되어 게이트가 실리콘 기판에 비해 높이 솟아 있는 형태의 구조를 갖고 있어 소자의 미세화시 문제점이 있다.In order to solve this problem, a transistor structure is provided in which a lower surface of a transistor gate electrode is embedded in a substrate between spacers on a substrate, and has a gate oxide film formed in a recessed groove on the side and bottom surfaces of the gate electrode. A transistor of a trench type gate electrode structure capable of increasing the channel length to improve electrical characteristics of a highly integrated semiconductor device is disclosed in Korean Patent Laid-Open No. 2001-64434. However, this technique also has a structure in which the gate is partially buried so that the gate rises higher than that of the silicon substrate, and thus there is a problem in miniaturization of the device.
미합중국 특허 제 6,511,886호(Kim, et al.)와 대한민국 특허 제 10-0218260호에는 트렌치 게이트를 형성하기 위하여 트렌치를 형성시 트렌치 코너 부분을 라운딩하여 상기 트렌치 표면에 균일한 산화막을 형성하는 기술이 기재되어 있다. 그러나, 상기 기술은 소오스/드레인 형성시 별도의 마스크 공정이 필요하여 제조공정이 복잡하다는 문제점이 있다.U.S. Patent No. 6,511,886 (Kim, et al.) And Korean Patent No. 10-0218260 describe a technique for forming a uniform oxide film on the trench surface by rounding a trench corner when forming a trench to form a trench gate. It is. However, the above technique has a problem in that a manufacturing process is complicated because a separate mask process is required when forming a source / drain.
트렌치 게이트를 사용하는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)는 낮은 턴-온(turn-on) 저항을 제공한다. 그러한 트렌치 MOSFET 소자에서, 채널은 대부분의 평면 구성에서와 같은 수평 방식 대신에 수직 방식으로 배열된다. 도 1은 종래의 트렌치 게이트 MOSFET 소자(2)에 대한 부분 단면도를 도시한다. MOSFET 소자는, 절연 물질(10)로 된 얇은 층에 의해 실리콘 영역(8)으로부터 분리된 전도성 물질(6)로 채워져 있는 트렌치(4)를 포함한다. 바디 영역(body region)(12)은 애피택셜 층(18)에서 확산되고, 소스 영역(14)은 바디 영역(12)에서 차례로 확산된다. 트렌치(4) 내의 전도성(6) 및 절연 물질(10)은 각각 트렌치 DMOS의 게이트 및 게이트 산화물층을 형성한다. 더욱이, 소스(14)에서 애피택셜층(18)까지 측정된 깊이(L)는 트렌치 DMOS 디바이스의 채널 길이(L)를 구성한다. 애피택셜층(18)은 트렌치 DMOS 디바이스의 드레인(20)의 일부분이다. 전위차가 바디(12) 및 게이트(15) 양단간에 인가될 때, 전하는 게이트 산화물층(16)에 인접한 바디 영역(12) 내에서 용량적으로 유도되며, 이것으로 인해 트렌치 DMOS 디바이스의 채널(21)을 형성하게 된다.Metal oxide semiconductor field effect transistors (MOSFETs) using trench gates provide low turn-on resistance. In such trench MOSFET devices, the channels are arranged in a vertical manner instead of a horizontal manner as in most planar configurations. 1 shows a partial cross-sectional view of a conventional trench gate MOSFET device 2. The MOSFET device comprises a trench 4 filled with a conductive material 6 separated from the silicon region 8 by a thin layer of insulating material 10. Body region 12 diffuses in epitaxial layer 18, and source region 14 diffuses in body region 12 in turn. The conductive 6 and insulating material 10 in the trench 4 form the gate and gate oxide layers of the trench DMOS, respectively. Moreover, the depth L measured from the source 14 to the epitaxial layer 18 constitutes the channel length L of the trench DMOS device. The epitaxial layer 18 is part of the drain 20 of the trench DMOS device. When a potential difference is applied across the body 12 and the gate 15, the charge is capacitively induced in the body region 12 adjacent the gate oxide layer 16, which causes the channel 21 of the trench DMOS device. Will form.
바디 영역과 에피택셜층으로 확산되는 2가지 확산 단계로 인해 이중 확산 금속 산화막 반도체 전계 효과 트랜지스터 즉 '트렌치 DMOS'로 불린다. 이러한 트렌치 DMOS 트랜지스터는 미합중국 특허 제 5,907,776호(Hshieh, et al.), 제 5,072,266호(Bulucea, et al.), 제 5,541,425호(Nishihara) 및 제 5,866,931호(Bulucea, et al.)에 기재되어 있다. 그러나 상기의 기술들은 소오스 및 드레인 영역이 분리되어 있어 소자의 미세화에 한계가 있고, 제조 공정이 복잡하다는 문제점이 있다.Due to the two diffusion steps that diffuse into the body region and the epitaxial layer, it is called a double diffusion metal oxide semiconductor field effect transistor, or 'trench DMOS'. Such trench DMOS transistors are described in U.S. Pat. . However, the above techniques have a problem in that the source and drain regions are separated, thereby limiting the miniaturization of the device, and the manufacturing process is complicated.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치형 게이트를 형성하여 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, to provide a transistor manufacturing method of a semiconductor device that can form a trench-type gate to lower the gate resistance, and can efficiently control the short-channel effect. There is an object of the invention.
본 발명의 상기 목적은 반도체 소자의 트랜지스터 제조방법에 있어서, 실리콘 기판의 상부에 제 1 절연막을 증착한 후에 이온 주입공정을 통하여 LDD 영역을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 제 1 도전체를 증착한 후에 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 형성된 트렌치 게이트 및 기판상에 제 2 도전체를 증착하고, 상기 제 2 도전체 및 제 1 절연막을 패터닝하는 단계, 상기 제 2 도전체를 마스크로 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.According to an aspect of the present invention, a method of fabricating a transistor of a semiconductor device may include forming an LDD region through an ion implantation process after depositing a first insulating film on a silicon substrate, and then patterning the first insulating film. Etching to form a trench, depositing a second insulating film and a first conductor on the substrate on which the trench is formed, and then planarizing to form a trench gate, and depositing a second conductor on the formed trench gate and the substrate. And patterning the second conductor and the first insulating film, and ion source implanting the second conductor with a mask to form a source / drain region. Is achieved.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.
우선 도 2a는 실리콘 기판(101)의 상부에 제 1 절연막(102)을 증착한 후에 이온주입(103)으로 LDD 영역을 형성한 도면이다. 상기 제 1 절연막은 이온주입시 완충막으로 작용하며 질화막으로 500 내지 1500Å의 두께로 증착하는 것이 바람직하다. 상기 LDD 영역을 형성하기 위한 이온주입 에너지는 5 내지 60keV가 바람직하다.First, FIG. 2A is a view showing an LDD region formed by ion implantation 103 after depositing a first insulating film 102 on the silicon substrate 101. The first insulating film serves as a buffer film during ion implantation and is preferably deposited to a thickness of 500 to 1500 kW with a nitride film. The ion implantation energy for forming the LDD region is preferably 5 to 60 keV.
다음, 도 2b에 도시된 바와 같이, 제 1 절연막의 상부에 제 1 포토레지스트(104)를 증착하고 패터닝한다. 상기 제 1 절연막의 상부에 제 1 포토레지스트를 형성하고 현상 및 노광 공정으로 게이트가 형성될 영역을 패터닝한다.Next, as shown in FIG. 2B, the first photoresist 104 is deposited and patterned on the first insulating layer. A first photoresist is formed on the first insulating layer, and a region in which a gate is to be formed is patterned by a development and exposure process.
다음, 도 2c에 도시된 바와 같이, 기판을 식각하여 트렌치(105)를 형성한다. 패턴이 형성된 제 1 포토레지스트를 마스크로 상기 제 1 절연막과 실리콘 기판을 식각하여 게이트가 형성될 트렌치를 형성한 후 상기 제 1 포토레지스트를 제거한다. 상기 트렌치는 100 내지 1000Å의 깊이로 형성하는 것이 바람직하다. 또한 상기 식각은 건식식각을 이용하며, 다른 실시예로 도 2d에 도시된 바와 같이, 5 내지 30°도의 각도를 가지는 경사식각 후 화학 건식식각(Chemical Dry Etch ; CDE)을 이용하여 트렌치의 하부 모서리를 라운딩되게 형성(205)하여 추후 증착할 층의 균일성을 증가시킬 수 있다.Next, as shown in FIG. 2C, the substrate is etched to form the trench 105. The first insulating layer and the silicon substrate are etched using the patterned first photoresist as a mask to form a trench in which a gate is to be formed, and then the first photoresist is removed. The trench is preferably formed to a depth of 100 to 1000Å. In addition, the etching is a dry etching, in another embodiment, as shown in Figure 2d, the bottom edge of the trench using a chemical dry etching (Chem) after the etched angle having an angle of 5 to 30 ° (CE) It can be rounded (205) to increase the uniformity of the layer to be deposited later.
다음, 도 2e에 도시된 바와 같이, 제 2 절연막(106)과 제 1 도전체(107)를 증착한 후에 평탄화한다. 트렌치가 형성된 기판에 제 2 절연막으로 옥사이드막을 형성하고, 게이트용 도전체를 형성한다. 이어 상기 제 1 도전체 및 상기 제 2 절연막을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화한다. 상기 CMP 공정시 상기 제 1 절연막을 식각정지층으로 이용하여 제 1 절연막이 드러나면 CMP 공정을 중지한다. 상기 제 1 도전체는 폴리실리콘을 이용하는 것이 바람직하다. 상기 제 2 절연막으로는 종래의 열산화 기법 또는 종래의 화학적 기상 증착 기법을 이용하여 실리콘 이산화물층을 형성할 수 있고, 다층 산화물 재료도 사용될 수 있다. 상기 제 2 절연막은 15 내지 80Å의 두께로 형성하는 것이 바람직하다.Next, as shown in FIG. 2E, the second insulating film 106 and the first conductor 107 are deposited and then planarized. An oxide film is formed on the substrate on which the trench is formed with a second insulating film, and a conductor for gate is formed. Subsequently, the first conductor and the second insulating layer are planarized by using chemical mechanical polishing (CMP). In the CMP process, if the first insulating film is exposed using the first insulating film as an etch stop layer, the CMP process is stopped. Preferably, the first conductor uses polysilicon. As the second insulating layer, a silicon dioxide layer may be formed using a conventional thermal oxidation technique or a conventional chemical vapor deposition technique, and a multilayer oxide material may also be used. The second insulating film is preferably formed to a thickness of 15 to 80 kPa.
다음, 도 2f에 도시된 바와 같이, 제 2 도전체(108) 및 제 2 포토레지스트(109)를 순차적으로 형성하고 상기 제 2 포토레지스트를 패터닝한다. 평탄화 공정이 끝난 기판에 제 2 도전체를 증착하고, 상기 제 2 도전체의 상부에 제 2 포토레지스트를 형성한다. 상기 제 2 도전체는 텅스턴계, 티타늄계 또는 탄탈륨계 금속화합물이 바람직하다. 이어 상기 제 2 포토레지스트를 사진식각공정으로 패터닝한다.Next, as shown in FIG. 2F, the second conductor 108 and the second photoresist 109 are sequentially formed and the second photoresist is patterned. A second conductor is deposited on the substrate after the planarization process, and a second photoresist is formed on the second conductor. The second conductor is preferably a tungsten-based, titanium-based or tantalum-based metal compound. The second photoresist is then patterned by a photolithography process.
다음, 도 2g에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트를 마스크로 제 2 도전체 및 제 1 절연막을 식각한다. 이어 상기 제 2 포토레지스트를 제거하고 이온주입하여 소오스/드레인 영역을 형성한다. 자세히 설명하면 제 2 도전체의 상부에 패터닝된 제 2 포토레지스트를 식각 마스크로 제 2 도전체 및 제 1 절연막을 식각하고 상기 제 2 포토레지스트를 제거한다. 이어 이온주입 공정을 진행하여 소오스/드레인 영역을 형성한다. 상기 소오스/드레인 영역을 형성하기 위한 이온주입의 에너지는 30 내지 80keV이 바람직하다. 또한 상기 이온주입시 기판을 보호하기 위하여 상기 기판에 산화막을 형성하여 이온주입시 완충막으로 기판을 보호한 후 이온주입 공정 후에 상기 산화막을 제거할 수 있다. 식각된 제 1 절연막은 스페이서와 같은 역할을 하며, 제 1 도전체인 폴리실리콘의 상부에 제 2 도전체로 금속물질을 형성하여 후공정에서 형성할 콘택과의 저항을 줄일 수 있다.Next, as illustrated in FIG. 2G, the second conductor and the first insulating layer are etched using the patterned second photoresist as a mask. Subsequently, the second photoresist is removed and ion implanted to form a source / drain region. In detail, the second conductor and the first insulating layer are etched using the second photoresist patterned on the second conductor as an etch mask, and the second photoresist is removed. Subsequently, an ion implantation process is performed to form source / drain regions. The energy of ion implantation for forming the source / drain regions is preferably 30 to 80 keV. In addition, in order to protect the substrate during ion implantation, an oxide film may be formed on the substrate to protect the substrate with a buffer film during ion implantation, and then the oxide film may be removed after the ion implantation process. The etched first insulating layer functions as a spacer, and a metal material is formed as a second conductor on the polysilicon, which is the first conductor, to reduce resistance with a contact to be formed in a later process.
이후, 열처리 공정을 진행하여 LDD 영역과 소오스/드레인 영역을 안정화시킨다. 후속 열처리 공정에 의하여 상기 LDD 영역 및 소오스 드레인 영역을 안정화 시키는 동시에 상기 LDD 영역 및 소오스 드레인 영역을 확산시켜 채널의 길이를 조절할 수 있다.Thereafter, a heat treatment process is performed to stabilize the LDD region and the source / drain region. Subsequently, the LDD region and the source drain region may be stabilized by a subsequent heat treatment process, and the length of the channel may be adjusted by diffusing the LDD region and the source drain region.
상기와 같이 트렌치에 의해 형성된 트랜지스터 소자는 유효 채널의 길이가 게이트가 기판 위에 형성된 트랜지스터보다 길어지므로 단채널 효과를 줄일 수 있다.As described above, in the transistor device formed by the trench, the effective channel length is longer than the transistor in which the gate is formed on the substrate, thereby reducing the short channel effect.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 게이트가 기판속에 매몰되어 형성되는 트렌치형 게이트를 형성하여 게이트 저항을 낮출 수 있고, 소오스/드레인을 형성하기 위한 이온주입공정의 제어가 간편하여 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.Therefore, the transistor manufacturing method of the semiconductor device of the present invention can form a trench-type gate formed by embedding the gate in the substrate to lower the gate resistance, and the ion implantation process for forming the source / drain is simple and thus the short channel There is an effect that can be effectively adjusted.
도 1은 종래기술에 의한 트렌치 게이트 MOSFET 소자에 대한 부분 단면도.1 is a partial cross-sectional view of a trench gate MOSFET device according to the prior art.
도 2a 내지 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.
Claims (8)
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