KR100524935B1 - 반도체 메모리 소자의 제조방법 - Google Patents
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Abstract
캐패시터의 전극에 고온이 인가시, 전극 표면의 결정립 성장 및 응집 발생을 방지할 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 하부 전극층을 형성하고, 상기 하부 전극 상에 유전막을 형성한다음, 상기 유전막 상에 상부 전극을 형성한다. 이때, 상기 하부 전극 또는 상부 전극은, 주금속층에 주금속과 다른 물성을 갖는 이종 금속 원자가 고용된 물질로 형성한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는, MIM(metal-insulating layer-metal) 캐패시터의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다. 이에따라, 캐패시터의 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 3차원 형태로 형성하거나, 하부 전극의 표면에 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
여기서, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5나 BST((Ba,Sr)TiO3
)와 같은 물질을 유전막으로 사용하는 경우, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는, 유전막의 두께가 감소되면, 터널링의 발생으로 누설 전류가 발생되기 때문이다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 특히, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM 캐패시터의 전극으로 주로 이용되고 있다.
도 1은 루테늄 물질을 하부 전극으로 이용한 MIM 캐패시터의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 층간 절연막(15)을 형성한다. 층간 절연막(15) 내부에 콘택 플러그(20)를 공지의 방식으로 형성한다. 이때, 콘택 플러그(20)는 이후 형성될 루테늄 하부 전극과 반응이 되지 않는 물질, 예컨데, 티타늄 질화막(TiN)으로 형성한다. 층간 절연막(15) 상부에 몰드 산화막(도시되지 않음)을 소정 두께로 증착한다음, 콘택 플러그(20)가 노출될 수 있도록 몰드 산화막(25)을 소정 부분 식각하여 하부 전극 예정 영역(도시되지 않음)을 형성한다.
다음, 하부 전극 예정 영역을 포함하는 몰드 산화막 상부에 하부 전극 물질을 증착한다음, 몰드 산화막 표면이 노출되도록 화학적 기계적 연마 또는 에치백을 실시하여, 몰드 산화막의 하부 전극 예정 영역에 콘케이브(concave) 형태의 하부 전극(25)을 형성한다. 다음, 몰드 산화막을 공지의 방식으로 제거한다.
그후에, 하부 전극(25) 및 층간 절연막(15) 상부에 유전막으로서 탄탈륨 산화막(Ta2O5 :30)을 형성한다. 탄탈륨 산화막(30)을 형성한다음, 탄탈륨 산화막(30)유전 특성을 개선하기 위하여, 600 내지 700℃의 온도에서 열처리를 실시한다.
그 다음, 탄탈륨 산화막(30) 상부에 상부 전극(35)을 형성한다. 상부 전극(35)으로는 예를 들어, 루테늄 금속막이 이용될 수 있다. 이에따라, 캐패시터(40)를 완성한다.
그러나, 상술한 바와 같이, 탄탈륨 산화막(30)을 형성한 후 고온의 열처리를 수행하게 되면, 루테늄 하부 전극(25)에 고온이 인가됨으로 인하여, 결정립이 성장하게 되고, 표면에 응집(agglomeration) 현상이 일어난다.
아울러, 상부 전극(35)의 형성후에도 고온의 열이 인가되면, 상부 전극(35)의 표면에도 이러한 결정립 성장 및 응집 현상이 발생된다.
첨부 도면 도 2a는 루테늄 하부 전극의 증착 직후 SEM 사진을 나타내고, 도 2b는 탄탈륨 산화막(30)의 열처리 이후의 SEM 사진을 나타낸다. 상기 도 2a 및 도 2b에 의하면, 루테늄 금속막(하부 전극)은 증착 당시는 균일한 표면을 가지지만, 열처리 공정에 의하여 소정의 열이 인가되면, 루테늄 하부 전극(25)내에 결정립이 성장으로, 하부 전극(25) 표면에 응집이 발생된다.
이와같은 하부 전극(25)의 응집으로, 하부 전극(25)의 표면은 불균일해지고, 심할 경우, 유전막 즉, 탄탈륨 산화막(30)의 두께가 변형되는 문제점을 유발한다.
더구나, 하부 전극(25)의 응집 현상으로 인하여, 탄탈륨 산화막(30)과의 접착 특성 역시 열화되어, 누설 전류가 심하게 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 균일한 유전막 두께를 확보할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 누설 전류를 감소시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 캐패시터의 전극에 고온이 인가시, 전극 표면의 결정립 성장 및 응집 발생을 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 유전막을 형성한다음, 상기 유전막 상에 상부 전극을 형성한다. 이때, 상기 하부 전극 또는 상부 전극은, 주금속층에 주금속과 다른 물성을 갖는 이종 금속 원자가 고용된 물질로 형성한다.
상기 주금속층에 이종 금속 원자를 고용시키는 방법으로는, 상기 제 1 주금속층, 이종 금속층 및 제 2 주금속층을 순차적으로 증착한다음, 열처리 하는 방식이 있다. 또한, 다른 방법으로는 주금속 소스와 이종 금속 소스를 동시에 공급하면서 CVD 방식으로 하부 전극 또는 상부 전극층을 증착하는 방식이 있다. 이와같은 경우, 이종 금속은 주금속 내부에서 미세한 산화물의 형태로 분포하게 된다. 그 밖의 다른 방법으로는 주금속층을 증착하고, 상기 주금속층에 상기 이종 금속 원자를 이온 주입하는 방법이 있다.
이때, 주금속층으로는 루테늄과 같은 귀금속층이 이용될 수 있고, 이종의 금속 원자로는 백금과 같은 귀금속 또는 티타늄과 같은 전이 금속이 이용될 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 제 1 금속층을 증착하고, 상기 제 1 금속층 상부에 제 1 금속층과는 다른 물성의 이종 금속층을 증착한다. 다음, 상기 이종 금속층 상부에 제 1 금속층과 동일한 물질의 제 2 금속층을 증착한 후, 상기 제 2 금속층, 이종 금속층 및 제 1 금속층을 열처리하여, 하부 전극을 형성한다. 그후에, 상기 하부 전극 상부에 유전막을 형성한다음, 상기 유전막 상부에 상부 전극을 형성한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법은, 상기 반도체 기판상에 금속 소스와, 상기 금속 소스와 이종인 금속 소스를 동시에 공급하여, 하부 전극을 형성한다. 다음, 상기 하부 전극 상부에 유전막을 형성하고, 유전막 상부에 상부 전극을 형성한다.
상기 하부 전극은 산소 포함 가스 분위기하에서 CVD 방식으로 증착한다.
상기 금속 소스로는 루테늄과 같은 귀금속 성분이 이용될 수 있고, 이종 금속 소스로는 백금 또는 티타늄과 같은 귀금속 또는 전이 금속 성분일 수 있다.
상기 반도체 기판을 제공하는 단계와, 상기 제 1 금속층을 증착하는 단계 사이에, 상기 반도체 기판상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계, 상기 층간 절연막상에 몰드 산화막을 형성하는 단계, 상기 콘택 플러그가 노출되도록 상기 몰드 산화막을 식각하여, 하부 전극막을 형성하는 단계를 더 포함할 수 있다 아울러, 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 상기 몰드 산화막이 노출되도록 화학적 기계적 연마하는 단계를 더 포함할 수 있다.
상기 유전막을 형성하는 단계는, 상기 하부 전극의 표면을 안정화시키는 단계와, 상기 하부 전극 상부에 탄탈륨 산화막을 증착하는 단계, 및 상기 탄탈륨 산화막을 열처리하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극에 이종의 금속 원자를 이온 주입한다음, 상기 이종의 금속 원자가 주입된 하부 전극을 열처리한다. 그후에, 상기 하부 전극 상부에 유전막을 형성하고, 유전막 상부에 상부 전극을 형성한다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 3a 내지 도 3c는 본 발명의 실시예 1에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 개략적인 단면도들이고, 도 4는 고온 열처리 공정 후, 하부 전극 표면을 나타낸 SEM 사진이다.
도 3a를 참조하여, 반도체 기판(100) 상부에 하부 전극층(110)을 증착한다. 하부 전극층(110)은 귀금속, 예를 들어, 루테늄 금속막일 수 있다. 이러한 하부 전극층(110)내에 하부 전극과 이종(異種)의 금속 원자(112)를 고용시킨다. 이에따라, 하부 전극(110)은 적어도 두 종류의 금속이 합금된 상태이다. 이종의 금속 원자(112)로는 귀금속류가 이용될 수 있으며, 가격면을 고려할 때 티타늄 금속과 같은 전이 금속막을 사용할 수 있다. 이때, 이종의 금속 원자(112)는 하부 전극층(110)을 구성하는 원자(예를 들어 루테늄 원자)와 결합하여, 원자들의 이동을 억제한다. 이에따라, 이후 열 인가시 결정립 성장이 억제된다.
그 다음, 도 3b에 도시된 바와 같이, 하부 전극층(110) 상부에 유전막으로서, 탄탈륨 산화막(120)을 형성한다. 탄탈륨 산화막(120)은 다음과 같은 방식으로 형성될 수 있다. 먼저, 탄탈륨 산화막(120)을 형성하도록 안정화 공정을 실시하고, 탄탈륨 산화막(120)을 증착한다. 이어서, 탄탈륨 산화막(120)의 막질 특성을 안정화시키고자, 600 내지 700℃의 온도에서 열처리 공정을 실시한다. 이때, 상기 열처리 공정으로 인하여, 하부 전극(110)에 고온의 열이 인가되더라도, 하부 전극층(110)은 합금 상태이므로, 결정립 성장 및 응집 현상이 방지된다.
도 3c를 참조하여, 탄탈륨 산화막(120) 상부에 상부 전극층(130)을 형성한다. 이때, 상부 전극층(130)은 예를 들어, 루테늄 금속막일 수 있다.
여기서, 도 4는 본 실시예에 따른 하부 전극의 SEM 사진으로, 탄탈륨 산화막의 열처리 공정후의 사진이다. 도 4에 의하면, 하부 전극(110)에 이종 금속의 고용으로, 상기 도 2b와 비교하여 볼 때, 하부 전극(110)의 표면에 결정립 성장이 현저히 억제됨을 알 수 있다.
(실시예 2)
도 5a 내지 도 5c는 본 발명의 실시예 2에 따른 반도체 메모리 소자의 개략적인 단면도이다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(200) 상부에 제 1 금속층(212)을 증착한다. 제 1 금속층(212)은 정하여진 하부 전극의 두께보다는 얇은 두께로 형성된다. 제 1 금속층(212) 상부에, 제 1 금속층(212)과는 이종의 금속층(214)을 증착한다. 이종 금속층(214)으로는 백금과 같은 귀금속막, 또는 티타늄과 같은 전이 금속막등이 이용된다. 이때, 이종 금속층(214)의 두께는 제 1 금속층(212)의 두께의 5 내지 15% 정도에 해당하는 두께의 박막으로 형성한다. 다음, 이종의 금속층(214) 상부에 제 2 금속층(216)을 증착한다. 여기서, 제 1 및 제 2 금속층(212,216)은 동일한 금속을 사용함이 바람직하고, 예를 들어 루테늄 금속막을 이용할 수 있다.
그후, 도 5b에 도시된 바와 같이, 제 1 금속층(212), 이종의 금속층(214) 및 제 2 금속층(216)을 소정의 온도, 예를 들어, 이종의 금속층(214)이 제 1 및 제 2 금속층(212,216)내에 고용될 수 있을 정도의 온도로 열처리한다. 본 실시예에서는 450℃의 수소(H2) 분위기에서 1차적으로 열처리를 수행하고, 700℃의 질소(N2) 분위기에서 2차적으로 열처리를 수행한다. 이에따라, 이종 금속층(214)이 고용된 합금 형태의 하부 전극층(210)이 형성된다.
도 5c를 참조하여, 합금 물질로 된 하부 전극층(210) 상부에 유전체막으로 탄탈륨 산화막(220)을 상술한 실시예 1과 같은 방식으로 형성한다. 이어서, 탄탈륨 산화막(220) 상부에 상부 전극층(230)을 형성한다. 이때, 상부 전극층(230)으로는 예를 들어, 루테늄층이 이용될 수 있다.
(실시예 3)
도 6a 및 도 6b는 본 발명의 실시예 3에 따른 반도체 메모리 소자의 개략적인 단면도이다.
도 6a를 참조하여, 반도체 기판(300) 상부에 하부 전극용 금속 소스와 이종의 금속 소스를 동시에 공급하여, CVD(chemical vapor deposition) 방식으로 하부 전극층(310)을 증착한다. 이때, 하부 전극층(310)은 산소를 포함하는 가스 분위기하에서 증착된다. 하부 전극용 금속 소스로는 귀금속 포함 가스, 예를 들어 루테늄을 포함하는 소스가 이용될 수 있고, 이종의 금속 소스로는 백금과 같은 귀금속 소스 또는 티타늄과 같은 전이 금속 소스가 이용될 수 있다. 또한, 이종의 금속 소스는 상기 하부 전극용 금속 소스보다는 소량을 공급함이 바람직하다.
이와같이 하부 전극 소스와, 이종의 금속 소스를 동시에 공급하여 하부 전극층(310)을 증착하면, 하부 전극층(310)내에 이종의 금속 또는 이종의 금속 산화물을 고르게 분포된다. 이때, 본 실시예에서 하부 전극층(310)은 루테늄 금속으로서, 그 내부에 산화물이 분포되어도 도전율에 영향을 미치지 않는다.
그후, 도 6b에서와 같이, 하부 전극(310) 상부에 탄탈륨 산화막(320)을 상술한 실시예 1 또는 2의 방식으로 형성하고, 탄탈륨 산화막(320)상에 상부 전극(330)을 공지의 방식으로 제거한다.
(실시예 4)
도 7a 내지 도 7b는 본 발명의 실시예 4에 따른 반도체 메모리 소자의 개략적인 단면도이다.
도 7a를 참조하여, 반도체 기판(400) 상에 하부 전극층(410)을 증착한다. 본 실시예에서는 하부 전극층(410)으로 루테늄층을 이용하였다. 이어서, 하부 전극층(410)과는 다른 물성을 갖는 이종의 금속, 예를 들어, 백금 또는 티타늄을 이온 주입한다.
그후, 도 7b에 도시된 바와 같이, 이종의 금속이 이온 주입된 하부 전극(410)을 열처리하여, 하부 전극(410)내에 이종의 금속을 활성화시킨다. 그후에, 하부 전극(410) 상부에 유전체막으로 탄탈륨 산화막(420) 및 상부 전극층(430)을 상술한 방법들에 의하여 증착한다.
이와같이, 이온 주입 방식으로도 이종의 금속막을 하부 전극에 고용시킬 수 있다.
(실시예 5)
도 8a 내지 도 8d는 본 발명의 실시예 5에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도이다.
도 8a를 참조하여, 반도체 기판(500) 상부에 층간 절연막(510)을 증착한다. 이때, 도면에는 도시되지 않았지만, 반도체 기판(500)과 층간 절연막(510) 사이에는 게이트, 소오스 및 드레인을 포함하는 모스 트랜지스터 및 드레인과 콘택되는 비트 라인이 형성될 수 있다. 층간 절연막(510)의 내부에는 상기 소오스와 전기적으로 연결되는 스토리지 노드 콘택 플러그(520)가 공지의 방식으로 형성된다. 스토리지 노드 콘택 플러그(520)는 예를 들어, 티타늄 질화막으로 형성될 수 있다.
스토리지 노드 콘택 플러그(520)를 갖는 층간 절연막(510) 상부에 몰드 산화막(530)을 형성한다. 몰드 산화막(530)은 제 1 절연막(533), 에치 스톱퍼(535), 제 2 절연막(538)으로 구성되며, 몰드 산화막(530)의 두께는 이후 하부 전극의 높이를 결정한다. 제 1 및 제 2 절연막(533,538)은 실리콘 산화막일 수 있으며, 에치 스톱퍼(535)는 실리콘 산화막과는 식각 선택비를 갖는 실리콘 질화막일 수 있다. 그후, 스토리지 노드 콘택 플러그(520)의 소정 부분이 노출되도록 몰드 산화막(530)을 식각하여, 하부 전극 영역(S)을 한정한다.
다음, 도 8b를 참조하여, 하부 전극 영역(S) 및 몰드 산화막(530) 상부에 제 1 루테늄층(542), 티타늄층(546) 및 제 2 루테늄층(548)을 순차적으로 증착한다. 이때, 제 1 루테늄층(542), 티타늄층(546) 및 제 2 루테늄층(548)의 총 두께는 예정된 하부 전극 두께가 되도록 조절한다. 본 실시예에서는 콘케이브 형태(혹은 실린더 형태)의 하부 전극을 형성하기 위하여, 예를 들어, 제 1 및/또는 제 2 루테늄층(542,548)을 각각 150 내지 300Å두께로 형성할 수 있다.
도 8c에서와 같이, 제 1 루테늄층(542)과, 티타늄층(546) 및 제 2 루테늄층(548)을 합금화시키기 위하여 열처리를 수행한다. 상기 열처리 공정은 먼저, 450℃ 수소 분위기에서 1차적으로 열처리한 후, 700℃ 질소 분위기에서 2차적으로 열처리 한다. 이와같은 열처리에 의하여, 티타늄이 루테늄층에 합금이 이루어지게 되어(루테늄층내에 티타늄이 고용되어), 루테늄-티타늄 합금막(540)이 형성된다. 그 다음, 루테늄-티타늄 합금막(540) 상부에 희생막(550)을 비교적 두껍게 형성한다. 희생막(550)은 하부 전극인 루테늄-티타늄 합금막(540)을 연마시 연마 버퍼층으로 사용되며, 하부 전극 영역(S)이 충분히 매립될 정도로 두껍게 형성될 수 있다.
도 8d를 참조하여, 희생막(550) 및 루테늄-티타늄 합금막(540)을 화학적 기계적 연마하여, 하부 전극 영역(S) 내부에만 루테늄-티타늄 합금막(540)이 존재하도록 노드 분리된다. 이에따라, 하부 전극(540a)이 한정된다. 그후, 잔류하는 희생막(550)을 제거한다. 하부 전극(540a) 표면 및 몰드 산화막(530) 상부 표면에 유전막으로서 탄탈륨 산화막(560)을 형성한다. 탄탈륨 산화막(560)은 앞서 설명한 바와 같이, 안정화 공정, 증착 공정, 퍼지 공정 및 유전율 향상을 위한 고온(600 내지 700℃) 열처리 공정을 통하여 형성된다. 이때, 유전율 향상을 위한 열처리 공정이 고온하에서 진행되더라도, 하부 전극의 루테늄 원자들이 티타늄 원자들과 결합되어 있으므로, 결정립 성장 및 응집 현상이 발생되지 않는다. 탄탈륨 산화막(560) 상에 상부 전극(570)을 루테늄 금속층으로 형성한다.
(실시예 6)
도 9a 및 도 9b는 본 발명의 실시예 6에 따른 반도체 메모리 소자의 제조방법을 나타내는 단면도이다. 여기서, 상기 실시예 5의 도 8a의 공정까지는 동일하며, 그 이후의 공정에 대하여 설명하도록 한다.
도 9a에 도시된 바와 같이, 하부 전극 영역(S) 및 몰드 산화막(530) 표면에 하부 전극용 루테늄-티타늄층(640)을 CVD 방식으로 증착한다. CVD 증착은 산소 분위기 하에서, 루테늄 소스 및 티타늄 소스를 동시에 공급해주면서 진행된다. 이에따라, 루테늄내에 티타늄이 고르게 분포된 루테늄-티타늄층(또는, 티타늄 산화층:640)을 형성할 수 있다. 그후, 루테늄-티타늄층(또는 티타늄 산화층:640) 상부에 희생막(650)을 형성한다.
그 다음, 도 9b에 도시된 바와 같이, 희생막(650) 및 루테늄-티타늄층(640)을 화학적 기계적 연마하여, 하부 전극(640a)을 한정한다. 잔류하는 희생막(650)을 공지의 방식으로 제거한다음, 결과물 표면에 탄탈륨 산화막(660) 및 상부 전극(670)을 공지의 방식으로 형성한다.
(실시예 7)
도 10은 본 발명의 실시예 7을 설명하기 위한 반도체 메모리 소자의 단면도이다. 상기 도 10은 상기 탄탈륨 산화막(560 또는 660)을 형성하는 공정까지는 동일하며, 상부 전극을 형성하는 방법만이 상이하다.
도 10을 참조하여, 탄탈륨 산화막(560,660) 상부에 상부 전극층(700)을 형성한다. 상부 전극층(700)은 예를 들어, 티타늄이 고용된 루테늄막일 수 있다. 여기서, 티타늄이 고용된 루테늄막은 상기한 실시예들과 같이, 루테늄막/티타늄막/루테늄막을 적층한다음 열처리하여 형성할 수 있거나, 산소 포함 가스 분위기하에서 루테늄 소스와 티타늄 소스를 공급하여 CVD 방식으로 형성할 수 있다.
이와같이, 상부 전극층(700)을 티타늄이 고용된 루테늄막으로 형성하여, 상부 전극층(700)의 결정립 성장 및 응집을 배제할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 캐패시터의 하부 전극 또는 상부 전극에, 상기 전극들을 구성하는 물질과는 다른 물성의 금속을 고용시킨다. 이러한 고용(합금)시키는 방법으로는 첫째로, 전극들을 이루는 주금속층과 이종 금속층을 교대로 적층시킨다음, 열처리시키는 방법, 둘째로, 주금속 소스와 이종 금속 소스를 동시에 공급하면서 CVD 증착하는 방법, 셋째로, 주금속층을 증착시킨다음, 이종 금속 이온을 주입하는 방법들이 있다.
이렇게 캐패시터의 전극을 합금 형태로 형성함에 따라, 고온을 수반하는 공정시, 전극 표면에 결정립 성장 및 응집 현상이 억제된다.
이에따라, 캐패시터의 전극 표면이 균일해져서, 유전막의 균일한 두께를 확보할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 루테늄 물질을 하부 전극으로 이용한 MIM 캐패시터의 단면도이다.
도 2a는 루테늄 하부 전극의 증착 직후 SEM 사진이다.
도 2b는 탄탈륨 산화막의 열처리 이후의 하부 전극 표면의 SEM 사진이다.
도 3a 내지 도 3c는 본 발명의 실시예 1에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 4는 고온 열처리 공정 후, 하부 전극 표면을 나타낸 SEM 사진이다.
도 5a 내지 도 5c는 본 발명의 실시예 2에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예 3에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 7a 내지 도 7b는 본 발명의 실시예 4에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 개략적인 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예 5에 따른 반도체 메모리 소자의 제조방법을 나타낸 단면도이다.
도 9a 및 도 9b는 본 발명의 실시예 6에 따른 반도체 메모리 소자의 제조방법을 나타내는 단면도이다.
도 10은 본 발명의 실시예 7을 설명하기 위한 반도체 메모리 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100,200,300,400,500:반도체 기판 110,210,310,410,540a,640a:하부 전극
120,220,320,420,560,660:탄탈륨 산화막
130,230,330,430,570,670,700:상부 전극
Claims (33)
- 반도체 기판을 제공하는 단계;상기 반도체 기판상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 유전막을 형성하는 단계; 및상기 유전막 상에 상부 전극을 형성하는 단계를 포함하며,상기 하부 전극 또는 상부 전극을 형성하는 단계는,귀금속막을 증착하는 단계; 및상기 귀금속막을 구성하는 원자의 이동을 억제하여 결정립 성장 및 응집을 방지하기 위하여, 상기 귀금속막내에 전이 금속 원자를 합금화시키는 단계를 포함하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 귀금속층에 상기 전이 금속 원자를 합금화시키는 단계는,상기 제 1 귀금속층을 증착하는 단계;상기 제 1 귀금속층 상부에 전이 금속층을 증착하는 단계;상기 전이 금속층 상부에 제 2 귀금속층을 증착하는 단계; 및상기 제 2 귀금속층, 전이 금속층, 및 제 1 귀금속층을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 귀금속층에 상기 전이 금속 원자를 합금화시키는 단계는,상기 반도체 기판상에, CVD 챔버내에 귀금속 소스와 전이 금속 소스를 동시에 공급하여 합금화시키는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 합금화 단계는 산소 포함 가스 분위기에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 귀금속층에 전이 금속 원자를 합금화시키는 단계는,상기 귀금속막을 증착하는 단계;상기 귀금속막에 전이 금속 원자를 이온 주입하는 단계; 및상기 전이 금속 원자가 이온 주입된 귀금속막을 전기적으로 활성화시키기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 전이 금속 원자는 백금 또는 티타늄인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 반도체 기판을 제공하는 단계;상기 반도체 기판상에 제 1 귀금속층을 증착하는 단계;상기 제 1 귀금속층 상부에 제 1 귀금속층과는 다른 물성의 금속층을 증착하는 단계;상기 금속층 상부에 제 1 귀금속층과 동일한 물질의 제 2 귀금속층을 증착하는 단계;상기 제 2 귀금속층, 금속층 및 제 1 귀금속층을 열처리하여, 하부 전극을 형성하는 단계;상기 하부 전극 상부에 유전막을 형성하는 단계; 및상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 삭제
- 제 10 항에 있어서, 상기 제 1 및 제 2 귀금속층은 루테늄인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 금속층은 상기 제 1 및 제 2 귀금속층과 다른 종류의 금속막이거나, 전이 금속막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 금속층은 백금층 또는 티타늄층인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 반도체 기판을 제공하는 단계와, 상기 제 1 금속층을 증착하는 단계 사이에,상기 반도체 기판상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계;상기 층간 절연막상에 몰드 산화막을 형성하는 단계;상기 콘택 플러그가 노출되도록 상기 몰드 산화막을 식각하여, 하부 전극 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 15 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 상기 몰드 산화막이 노출되도록 화학적 기계적 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 유전막을 형성하는 단계는,상기 하부 전극 표면을 안정화시키는 단계;상기 하부 전극 상부에 탄탈륨 산화막을 증착하는 단계; 및상기 탄탈륨 산화막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 반도체 기판을 제공하는 단계;상기 반도체 기판상에 CVD 방식에 의해 귀금속 소스와, 상기 귀금속 소스와 다른 종류의 금속 소스를 동시에 공급하여, 하부 전극을 형성하는 단계;상기 하부 전극 상부에 유전막을 형성하는 단계; 및상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 삭제
- 제 18 항에 있어서, 상기 하부 전극은 산소 포함 가스 분위기에서 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 삭제
- 제 18 항에 있어서, 상기 금속 가스는 루테늄을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 금속 소스는 상기 귀금속 소스와 상이한 종류의 귀금속 소스 또는 전이 금속 성분인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 금속 소스는 백금 또는 티타늄을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 반도체 기판을 제공하는 단계와, 상기 제 1 금속층을 증착하는 단계 사이에,상기 반도체 기판상에 콘택 플러그를 갖는 층간 절연막을 형성하는 단계;상기 층간 절연막상에 몰드 산화막을 형성하는 단계;상기 콘택 플러그가 노출되도록 상기 몰드 산화막을 식각하여, 하부 전극 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 하부 전극을 형성하는 단계와, 상기 유전막을 형성하는 단계 사이에, 상기 하부 전극을 상기 몰드 산화막이 노출되도록 화학적 기계적 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서, 상기 유전막을 형성하는 단계는,상기 하부 전극의 표면을 안정화시키는 단계;상기 하부 전극 상부에 탄탈륨 산화막을 증착하는 단계; 및상기 탄탈륨 산화막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 반도체 기판을 제공하는 단계;상기 반도체 기판상에 귀금속막으로 하부 전극을 형성하는 단계;상기 하부 전극에 상기 하부 전극을 구성하는 귀금속막과 다른 종류의 금속 원자를 이온 주입하는 단계;상기 금속 원자가 주입된 하부 전극을 열처리하는 단계;상기 하부 전극 상부에 유전막을 형성하는 단계; 및상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 삭제
- 제 28 항에 있어서, 상기 하부 전극은 루테늄으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 28 항에 있어서, 상기 금속 원자는 귀금속 또는 전이 금속인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 31 항에 있어서, 상기 금속 원자는 백금 또는 티타늄을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항, 제 18 항 및 제 28 항 중 선택되는 한 항에 있어서, 상기 상부 전극을 형성하는 단계는 상기 하부 전극을 형성하는 단계와 동일한 방법으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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