KR100522829B1 - Output buffer circuit - Google Patents
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Abstract
본 발명은 빠른 디스챠지 시간을 가지면서도 네가티브 댐핑이 발생되지 않는 출력 버퍼 회로에 관한 것이다.The present invention relates to an output buffer circuit having a fast discharge time but no negative damping occurs.
본 발명은 전원단자 및 접지단자간에 풀업 및 풀다운 트랜지스터가 직렬로 접속되는 출력 구동 회로와, 다수의 제어신호 입력에 따라 펄스를 발생하기 위한 펄스 발생 회로와, 상기 출력 구동 회로의 출력 노드 및 접지단자간에 접속되며 상기 펄스 발생 회로의 출력에 따라 구동되는 스위칭 트랜지스터와, 상기 출력 구동 회로의 출력 노드 및 출력단자간에 접속되는 기생 인덕턴스 회로를 포함하여 구성된 출력 버퍼 회로를 제공한다.The present invention provides an output drive circuit in which pull-up and pull-down transistors are connected in series between a power supply terminal and a ground terminal, a pulse generation circuit for generating pulses according to a plurality of control signal inputs, an output node and a ground terminal of the output drive circuit. And a parasitic inductance circuit connected between an output node and an output terminal of the output driving circuit, and a switching transistor connected between and driven according to the output of the pulse generating circuit.
Description
본 발명은 출력 버퍼 회로에 관한 것으로, 특히 잡음(Noise)에 강하면서 빠른 속도(Speed)를 갖는 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly to an output buffer circuit having a high speed while being strong against noise.
일반적으로, 메모리에서 출력단을 설계할 때 가장 문제가 되는 것은 잡음이다. 이는 디바이스(Device) 내에 존재하는 전원라인과 외부의 와이어 본드(wire bond), 또는 장비의 연결단자 등에서 유발되는 인덕턴스(Inductance)에 의하여 발생된다. 흔히, 출력이 하이 상태에서 로우 상태로 천이될 때, 상기 인덕턴스로 인해 네가티브 댐핑(Negative damping)이 일어나게 된다. 이는 디바이스의 접지단자에 잡음을 유발시켜 결과적으로 출력이 찌그러지게 되는 단점이 있다.In general, the biggest problem when designing the output stage in memory is noise. This is caused by inductance caused by power lines existing in the device and external wire bonds or connection terminals of equipment. Often, when the output transitions from a high state to a low state, the inductance causes negative damping. This has the disadvantage of causing noise in the ground terminal of the device, resulting in distortion of the output.
도 1은 종래의 출력 버퍼 회로도로서, 전원단자(Vcc) 및 접지단자(Vss)간에 풀업 및 풀다운 트랜지스터(P1 및 N1)가 직렬로 접속된다. 상기 풀업 트랜지스터(P1)의 입력으로는 풀업 신호(PU)가 입력되고, 상기 풀다운 트랜지스터(N1)의 입력으로는 제 1 제어신호(S1)가 입력된다. 상기 출력 버퍼 회로의 출력단자(Dout) 및 접지단자(Vss)간에는 제 2 제어신호(S2)를 입력으로 하는 스위칭 트랜지스터(N2)가 접속된다.1 is a conventional output buffer circuit diagram in which pull-up and pull-down transistors P1 and N1 are connected in series between a power supply terminal Vcc and a ground terminal Vss. The pull-up signal PU is input to the pull-up transistor P1, and the first control signal S1 is input to the pull-down transistor N1. A switching transistor N2 for inputting the second control signal S2 is connected between the output terminal Dout and the ground terminal Vss of the output buffer circuit.
상술한 바와 같은 종래의 출력 버퍼 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.The operation of the conventional output buffer circuit as described above will be described with reference to FIG.
풀업신호(PU)가 로우 상태, 제 1 제어신호(S1)는 하이 상태, 제 2 제어신호(S2)는 로우 상태로 될 때(도 2의 t1 시간), 상기 풀업신호(PU)를 입력으로 하는 풀업 트랜지스터(P1)와 상기 제 1 제어신호(S1)를 입력으로 하는 풀다운 트랜지스터(N1)가 모두 턴온 된다. 이후 상기 제 2 제어신호(S2)가 하이 상태로 될 때(도 2의 t2 시간), 상기 제 2 제어신호(S2)를 입력으로 하는 스위칭 트랜지스터(N2)가 턴온 된다. 즉, 초기에는 상기 풀다운 트랜지스터(N1)를 통해 접지단자로 전류 패스가 형성되고, 일정한 시간이 경과된 후 상기 스위칭 트랜지스터(N2)를 통해 전류 패스가 형성된다. 그러나, 도 5b의 old.tr0 신호에서 보듯이 전체적인 디스챠지 시간이 상당히 길어짐을 알 수 있다. 예를 들어 상기 풀다운 트랜지스터(N1)와 상기 스위칭 트랜지스터(N2)를 하나의 제어신호로 동시에 제어를 할 경우에는 속도는 빠르나, 도 5b의 old2.tr0 신호에서 보듯이 네가티브 댐핑이 발생되는 단점이 있다.When the pull-up signal PU is in a low state, the first control signal S1 is in a high state, and the second control signal S2 is in a low state (t1 time in FIG. 2), the pull-up signal PU is inputted. The pull-up transistor P1 and the pull-down transistor N1 which input the first control signal S1 are both turned on. Thereafter, when the second control signal S2 becomes high (t2 time in FIG. 2), the switching transistor N2 which inputs the second control signal S2 is turned on. That is, a current path is initially formed through the pull-down transistor N1 to the ground terminal, and a current path is formed through the switching transistor N2 after a predetermined time elapses. However, as can be seen from the old.tr0 signal of FIG. 5B, the overall discharge time is considerably longer. For example, when the pull-down transistor N1 and the switching transistor N2 are simultaneously controlled by one control signal, the speed is high, but there is a disadvantage in that negative damping occurs as shown by the old2.tr0 signal of FIG. 5B. .
따라서, 본 발명은 빠른 디스챠지 시간을 가지면서도 네가티브 댐핑이 발생되지 않도록 함으로써, 상기한 단점을 해소할 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer circuit capable of eliminating the above-described disadvantages by preventing negative damping from occurring while having a fast discharge time.
상술한 목적을 달성하기 위한 본 발명에 따른 출력 버퍼 회로는 전원단자 및 접지단자 간에 풀업 및 풀다운 트랜지스터가 직렬로 접속되는 출력 구동 회로와, 다수의 제어신호 입력에 따라 펄스를 발생하기 위한 펄스 발생 회로와, 상기 출력 구동 회로의 출력 노드 및 접지단자 간에 접속되며, 상기 펄스 발생 회로의 출력신호에 응답하여 상기 출력 구동회로의 풀다운 트랜지스터와 동시에 턴-온되어 상기출력 구동회로의 출력노드를 디스챠지시킨 후에 턴-오프되는 스위칭 트랜지스터와, 상기 펄스 발생 회로의 출력에 따라 구동되는 스위칭 트랜지스터와, 상기 출력 구동 회로의 출력 노드 및 출력단자 간에 접속되는 기생 인덕턴스 회로를 포함하여 구성된 것을 특징으로 한다.An output buffer circuit according to the present invention for achieving the above object is an output drive circuit in which pull-up and pull-down transistors are connected in series between a power supply terminal and a ground terminal, and a pulse generation circuit for generating pulses according to a plurality of control signal inputs. And connected between an output node of the output driving circuit and a ground terminal, and simultaneously turned on with a pull-down transistor of the output driving circuit in response to an output signal of the pulse generating circuit to discharge the output node of the output driving circuit. And a parasitic inductance circuit connected between an output node and an output terminal of the output driving circuit, and a switching transistor driven after the output of the pulse generating circuit.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 출력 버퍼 회로도로서, 출력 구동 회로(11)와, 펄스 발생 회로(12) 및 기생 인턱턴스 회로(13)로 구성된다.3 is an output buffer circuit diagram according to the present invention, which is composed of an output driving circuit 11, a pulse generating circuit 12, and a parasitic inductance circuit 13.
상기 출력 구동 회로(11)는 전원단자(Vcc) 및 접지단자(Vss)간에 풀업 및 풀다운 트랜지스터(P11 및 N11)가 직렬로 접속된다. 상기 풀업 트랜지스터(P11)의 입력으로는 풀업 신호(PU)가 입력되고, 상기 풀다운 트랜지스터(N11)의 입력으로는 제 1 제어신호(S1)가 입력된다. 상기 펄스 발생 회로(12)는 제 1 및 제 2 제어신호(S1 및 S2)를 입력으로 하는 낸드(NAND)게이트(14)와, 제 1 인버터(15)를 경유한 상기 낸드게이트(14)의 출력 및 제 3 제어신호(S3)를 각각 입력으로 하는 노아(NOR)게이트(16)와, 상기 노아(NOR)게이트(16)의 출력을 반전시켜 제 4 제어신호(S4)를 출력하기 위한 제 2 인버터(17)로 구성된다. 또한, 상기 출력 구동 회로(11)의 출력 노드(K11) 및 접지단자(Vss)간에는 상기 제 4 제어신호(S4)를 입력으로 하는 스위칭 트랜지스터(N12)가 접속된다. 상기 출력 구동 회로(11)의 출력 노드(K11) 및 출력단자(Dout)간에는 기생 인덕턴스 회로(12)가 접속된다.In the output driving circuit 11, pull-up and pull-down transistors P11 and N11 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The pull-up signal PU is input to the pull-up transistor P11 and the first control signal S1 is input to the pull-down transistor N11. The pulse generating circuit 12 includes a NAND gate 14 to which first and second control signals S1 and S2 are input, and the NAND gate 14 via the first inverter 15. A NOR gate 16 having an output and a third control signal S3 as input, and an output of the fourth control signal S4 by inverting the output of the NOR gate 16. It consists of two inverters 17. In addition, a switching transistor N12 for inputting the fourth control signal S4 is connected between the output node K11 and the ground terminal Vss of the output driving circuit 11. A parasitic inductance circuit 12 is connected between the output node K11 and the output terminal Dout of the output drive circuit 11.
상술한 바와 같은 본 발명에 따른 출력 버퍼 회로의 동작을 도 4를 참조하여 설명하면 다음과 같다.The operation of the output buffer circuit according to the present invention as described above with reference to Figure 4 as follows.
풀업신호(PU)가 로우 상태, 제 1 제어신호(S1)는 하이 상태, 제 2 제어신호(S2)는 하이 상태로 될 때(도 4의 t1 시간), 상기 풀업신호(PU)를 입력으로 하는 풀업 트랜지스터(P11)와 상기 제 1 제어신호(S1)를 입력으로 하는 풀다운 트랜지스터(N11)가 모두 턴온 된다. 이때, 상기 제 1 및 제 2 제어신호(S1 및 S2)를 입력으로 하는 상기 펄스 발생 회로(12)의 낸드(NAND)게이트(14)의 출력은 로우 상태로 된다. 또한, 상기 제 1 인버터(15)를 경유한 상기 낸드(NAND)게이트(14)의 출력 및 제 3 제어신호(S3)를 각각 입력으로 하는 노아(NOR)게이트(16)의 출력은 로우 상태로 된다. 그러므로, 제 2 인버터(17)를 경유한 상기 펄스 발생 회로(12)의 출력인 제 4 제어신호(S4)는 하이 상태로 된다. 이때, 상기 제 4 제어신호(S4)를 입력으로 하는 스위칭 트랜지스터(N12)는 턴온 된다.When the pull-up signal PU is low, the first control signal S1 is high and the second control signal S2 is high (t1 time in FIG. 4), the pull-up signal PU is inputted. The pull-up transistor P11 and the pull-down transistor N11 which input the first control signal S1 are both turned on. At this time, the output of the NAND gate 14 of the pulse generating circuit 12 which receives the first and second control signals S1 and S2 is in a low state. In addition, the output of the NOR gate 16 which inputs the output of the NAND gate 14 and the third control signal S3 via the first inverter 15 to the low state. do. Therefore, the fourth control signal S4, which is the output of the pulse generating circuit 12 via the second inverter 17, becomes high. In this case, the switching transistor N12 that receives the fourth control signal S4 is turned on.
이후, 상기 제 2 제어신호(S2)가 로우 상태로 될 때(도 4의 t2 시간), 상기 풀업신호(PU)를 입력으로 하는 풀업 트랜지스터(P11)와 상기 제 1 제어신호(S1)를 입력으로 하는 풀다운 트랜지스터(N11)는 모두 턴온 된다. 이때, 상기 제 1 및 제 2 제어신호(S1 및 S2)를 입력으로 하는 상기 펄스 발생 회로(12)의 낸드(NAND)게이트(14)의 출력은 하이 상태로 된다. 또한, 상기 제 1 인버터(15)를 경유한 상기 낸드(NAND)게이트(14)의 출력 및 제 3 제어신호(S3)를 각각 입력으로 하는 노아(NOR)게이트(16)의 출력은 하이 상태로 된다. 그러므로, 제 2 인버터(17)를 경유한 상기 펄스 발생 회로(12)의 출력인 제 4 제어신호(S4)는 로우 상태로 된다. 이때, 상기 제 4 제어신호(S4)를 입력으로 하는 스위칭 트랜지스터(N12)는 턴오프 된다.Thereafter, when the second control signal S2 becomes low (t2 time in FIG. 4), a pull-up transistor P11 for inputting the pull-up signal PU and the first control signal S1 are inputted. All of the pull-down transistors N11 to be turned on. At this time, the output of the NAND gate 14 of the pulse generating circuit 12 which receives the first and second control signals S1 and S2 is in a high state. In addition, the output of the NOR gate 16 which receives the output of the NAND gate 14 via the first inverter 15 and the third control signal S3, respectively, is in a high state. do. Therefore, the fourth control signal S4, which is the output of the pulse generating circuit 12 via the second inverter 17, goes low. At this time, the switching transistor N12 that receives the fourth control signal S4 is turned off.
이후, 상기 제 3 제어신호(S3)가 하이 상태로 될 때(도 4의 t3 시간), 상기 풀업신호(PU)를 입력으로 하는 풀업 트랜지스터(P11)와 상기 제 1 제어신호(S1)를 입력으로 하는 풀다운 트랜지스터(N11)는 모두 턴온 된다. 이때, 상기 제 1 및 제 2 제어신호(S1 및 S2)를 입력으로 하는 상기 펄스 발생 회로(12)의 낸드(NAND)게이트(14)의 출력은 하이 상태로 된다. 또한, 상기 제 1 인버터(15)를 경유한 상기 낸드(NAND)게이트(14)의 출력 및 제 3 제어신호(S3)를 각각 입력으로 하는 노아(NOR)게이트(16)의 출력은 로우 상태로 된다. 그러므로, 제 2 인버터(17)를 경유한 상기 펄스 발생 회로(12)의 출력인 제 4 제어신호(S4)는 하이 상태로 된다. 이때, 상기 제 4 제어신호(S4)를 입력으로 하는 스위칭 트랜지스터(N12)는 턴온 된다.Thereafter, when the third control signal S3 becomes high (t3 time in FIG. 4), a pull-up transistor P11 for inputting the pull-up signal PU and the first control signal S1 are inputted. All of the pull-down transistors N11 to be turned on. At this time, the output of the NAND gate 14 of the pulse generating circuit 12 which receives the first and second control signals S1 and S2 is in a high state. In addition, the output of the NOR gate 16 which inputs the output of the NAND gate 14 and the third control signal S3 via the first inverter 15 to the low state. do. Therefore, the fourth control signal S4, which is the output of the pulse generating circuit 12 via the second inverter 17, becomes high. In this case, the switching transistor N12 that receives the fourth control signal S4 is turned on.
한편, 상기 출력 구동 회로(11)의 출력 노드(K11) 및 출력단자(Dout)간에 접속되는 기생 인덕턴스 회로(12)는 출력 잡음을 제거한다. 상기 기생 인턱턴스 회로(13)는 상기 출력 구동 회로(11)의 출력 노드(K11) 및 출력단자(Dout)간에 인덕터(L11) 및 저항(R11)이 병렬로 접속된다.On the other hand, the parasitic inductance circuit 12 connected between the output node K11 and the output terminal Dout of the output driving circuit 11 removes the output noise. In the parasitic inductance circuit 13, an inductor L11 and a resistor R11 are connected in parallel between an output node K11 and an output terminal Dout of the output driving circuit 11.
상술한 바와 같이 본 발명은 초기에 상기 스위칭 트랜지스터(N12)를 상기 풀다운 트랜지스터(N11)와 동시에 동작시켜 출력단을 디스챠지(Discharge) 시키고, 일정한 시간이 경과된 후(도 4의 t2 시간)에는 상기 스위칭 트랜지스터(N12)를 턴오프 시켜 네가티브 댐핑 발생을 방지하게 된다. 이후 일정시간이 경과된 후(도 4의 t3 시간) 다시 상기 스위칭 트랜지스터(N12)를 턴온 시켜 상기출력단을 최종적으로 디스챠지 시키게 된다.As described above, the present invention initially operates the switching transistor N12 simultaneously with the pull-down transistor N11 to discharge the output terminal, and after a predetermined time elapses (t2 time in FIG. 4), The switching transistor N12 is turned off to prevent negative damping from occurring. After a predetermined time has elapsed (t3 time in FIG. 4), the switching transistor N12 is turned on again to finally discharge the output terminal.
도 5a 내지 도 5c는 종래 및 본 발명에 따른 출력 버퍼 회로의 시뮬레이션 결과 파형도이다.5A to 5C are simulation result waveform diagrams of the output buffer circuit according to the prior art and the present invention.
도 5a는 전원전압(Vcc)이 4V 전압, 온도(T)가 -10℃ 에서의 시뮬레이션 결과 파형이고, 도 5b는 전원전압(Vcc)이 6V 전압, 온도(T)가 90℃ 에서의 시뮬레이션 결과 파형이며, 도 5c는 전원전압(Vcc)이 6V 전압, 온도(T)가 -10℃ 에서의 시뮬레이션 결과 파형이다.FIG. 5A is a simulation result waveform at a power supply voltage Vcc of 4 V and a temperature T of −10 ° C., and FIG. 5B is a simulation result at a power supply voltage Vcc of 6 V and a temperature T of 90 ° C. 5C is a waveform of simulation results when the power supply voltage Vcc is 6V and the temperature T is -10 ° C.
또한, 상기 도 5a 내지 도 5c에서, old.tr0 신호는 도 2의 풀다운 트랜지스터(N11)만 턴온 시켰을 때 출력단의 디스챠지 상태를 나타낸다. old1.tr0 신호는 도 2의 풀다운 트랜지스터(N11)와 스위칭 트랜지스터(N12)를 동시에 턴온 시켰을 때 출력단의 디스챠지 상태를 나타낸다. old2.tr0 신호는 도 2의 스위칭 트랜지스터(N12)를 풀다운 트랜지스터(N11)보다 약 10㎱ 뒤에 턴온 시켰을 때 출력단의 디스챠지 상태를 나타낸다. t2.tr0 신호는 도 2의 스위칭 트랜지스터(N12)를 펄스 발생 회로(12)의 출력인 제 4 제어신호(S4)를 이용하여 턴온 시켰을 때 출력단의 디스챠지 상태를 나타낸다.5A to 5C, the old.tr0 signal indicates a discharge state of the output terminal when only the pull-down transistor N11 of FIG. 2 is turned on. The old1.tr0 signal indicates the discharge state of the output terminal when the pull-down transistor N11 and the switching transistor N12 of FIG. 2 are turned on at the same time. The old2.tr0 signal indicates the discharge state of the output terminal when the switching transistor N12 of FIG. 2 is turned on about 10 ms after the pull-down transistor N11. The t2.tr0 signal indicates the discharge state of the output terminal when the switching transistor N12 of FIG. 2 is turned on using the fourth control signal S4, which is the output of the pulse generation circuit 12.
상술한 바와 같이 본 발명에 의하면 빠른 디스챠지 시간을 가지면서도 네가티브 댐핑이 발생되지 않는 탁월한 효과가 있다.As described above, according to the present invention, there is an excellent effect in that negative damping does not occur while having a fast discharge time.
도 1은 종래의 출력 버퍼 회로도.1 is a conventional output buffer circuit diagram.
도 2는 본 발명에 따른 출력 버퍼 회로도.2 is an output buffer circuit diagram in accordance with the present invention.
도 3은 종래 및 본 발명에 따른 시뮬레이션 결과 파형과 각 노드의 파형을 나타낸 도면.Figure 3 is a view showing the waveform of each node and the simulation result waveform according to the prior art and the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
11: 출력 구동 회로 12: 펄스 발생 회로11: output drive circuit 12: pulse generating circuit
13: 기생 인덕턴스 회로13: Parasitic inductance circuit
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20100920 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |