KR100522098B1

KR100522098B1 - 플래시 ｅｅｐｒｏｍ 단위셀 및 이를 포함하는 메모리어레이 구조체

Info

Publication number: KR100522098B1
Application number: KR10-2003-0073306A
Authority: KR
Inventors: 윤석윤
Original assignee: 주식회사 테라반도체
Priority date: 2002-10-22
Filing date: 2003-10-21
Publication date: 2005-10-18
Also published as: CN1695204A; US6940122B2; KR20040035569A; WO2004038726A1; US20040079972A1; JP2006504261A; AU2003272109A1

Abstract

고집적화에 적합한 플래시 EEPROM 단위셀 및 이를 포함하는 메모리 어레이 구조체가 개시된다. 본 발명의 플래시 EEPROM 단위셀은 소자 분리를 위한 필드 산화막이 형성되어 있는 기판; 인접하는 상기 필드 산화막 사이에서 형성되되, 기판에 형성된 소스 영역 및 드레인 영역 사이에서 각각에 대해 병렬적으로 연결되어 있는 제1 유전체막 및 제2 유전체막을 포함하며, 상기 제1 유전체막의 두께는 상기 제2 유전체막의 두께보다 두껍게 형성되어 있는 것인 플로팅 게이트 유전체막; 상기 플로팅 게이트 유전체막 상부에 적층되어 있는 플로팅 게이트; 상기 플로팅 게이트 상부에 적층된 컨트롤 게이트 유전체막; 및 상기 컨트롤 게이트 유전체막 상부에 적층된 컨트롤 게이트를 포함한다.

Description

플래시 ＥＥＰＲＯＭ 단위셀 및 이를 포함하는 메모리 어레이 구조체{Flash EEPROM unit cell and memory array architecture including the same}

본 발명은 불휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는 고집적화에 적합한 플래시 EEPROM 단위셀 및 이를 포함하는 메모리 어레이 구조체에 관한 것이다.

일반적으로 반도체 메모리 소자는 전원 공급이 중단되면 저장된 정보가 소멸되는 휘발성(volatile) 메모리 소자와 전원 공급이 중단되더라도 정보가 계속적으로 유지되는 불휘발성(nonvolatile) 메모리 소자로 구별된다. 불휘발성 메모리 소자는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래쉬 EEPROM(Flash EEPROM)을 포함하며, 이 중 플래쉬 EEPROM은 셀 면적을 작게 할 수 있다는 EPROM의 장점과 저장된 정보의 전기적 소거가 가능하다는 EEPROM의 장점을 모두 가지고 있어, 플래쉬 EEPROM에 대한 수요가 증가하고 있는 추세이다.

플래쉬 EEPROM 소자는 단위셀의 배열 방식에 따라 NAND형 플래쉬 EEPROM 소자와 NOR형 플래쉬 EEPROM 소자로 구분되며, 플래쉬 EEPROM 소자의 단위셀은 소스 영역과 드레인 영역이 형성된 반도체 기판 상에 플로팅 게이트와 컨트롤 게이트가 순차적으로 적층된 스택형 게이트를 포함한다. 도 1은 통상적인 NAND형 플래쉬 EEPROM 소자의 등가회로도이다. 도 1에 도시된 바와 같이, NAND형 플래쉬 EEPROM 소자는 다수의 비트라인(BL1, BL2), 다수의 비트라인과 직교하는 다수의 워드라인(WL1, WL2,..., WL15, WL16) 및 다수의 메모리 스트링으로 이루어지며, 각각의 메모리 스트링은 직렬 연결된 다수의 단위셀(MCa)과 양 끝단의 단위셀과 직렬 연결되며 각각 비트라인(BL1, BL2)과 소스라인(SL)에 연결된 제1 및 제2 선택트랜지스터(DST, SST)를 포함한다. 상기 직렬 연결된 다수의 단위셀(MCa) 각각은 서로 다른 워드라인(WL1, WL2, ..., WL15, WL16)에 연결되어 있으며, 제1 선택트랜지스터(DST)의 게이트는 드레인 선택라인(DSL)에 연결되어 있으며, 제2 선택트랜지스터(SST)의 게이트는 소스 선택라인(SSL)에 연결되어 있다.

도 2a는 도 1에 도시된 바와 같은 NAND형 플래쉬 EEPROM 소자의 단위셀 구조를 설명하기 위한 평면 레이아웃도이고, 도 2b 및 2c는 각각 도 2a의 I-I선(채널 방향) 및 II-II선(워드라인 방향) 수직단면도이다. 도 2a 내지 2c에 도시된 바와 같이, 기판(11)의 활성 영역에 소스 영역 및 드레인 영역(12, 13)이 형성되어 있고, 소스 영역과 드레인 영역(12, 13) 사이의 채널 상부에는 터널 산화막(14), 플로팅 게이트(15), 층간 유전체막(16) 및 컨트롤 게이트(17)로 이루어진 스택형 게이트가 형성되어 있다. 그리고, 스택형 게이트가 형성된 기판상에 층간 절연막(18)이 형성되어 있으며, 비트라인층(19)은 층간 절연막(18) 상에서 메모리 스트링과 평행하게 형성되어 있으며, 워드라인층은 비트라인층(19)과 수직하고, 컨트롤 게이트(17)와 평행하게 형성되어 있다. 또한, 도 2c에 명확히 도시된 바와 같이, 워드라인 방향의 각각의 단위셀들(MCa)은 필드 산화막(20)의해 전기적으로 분리되어 있으며, 필드 산화막(20) 사이의 폭(20a)은 활성영역의 폭에 대응된다.

이와 같은 통상적인 플래쉬 EEPROM 소자의 단위셀에 있어서, 단위셀의 게이트 커플링 비(Gate Coupling Rate; GCR)를 증가시키기 위해서, 플로팅 게이트(15)의 폭(d)은 활성영역의 폭(20a) 보다 크며, 따라서 플로팅 게이트(15)와 필드 산화막(20)의 일부가 서로 중첩되는 구조를 가진다. GCR은 플래쉬 EEPROM의 단위셀의 구동 전압을 결정하는 중요한 인자로서, 하기 수학식 1로 표현된다.

여기서, C1은 플로팅 게이트(15)와 컨트롤 게이트(17) 사이의 커패시턴스를 나타내고, C2는 플로팅 게이트(15)와 기판(11) 사이의 커패시턴스를 나타낸다. 그리고 커패시턴스는 유전체막의 유전율과 중첩 면적의 곱에 비례하고, 유전체막의 두께에 반비례한다.

즉, GCR을 증가시켜, 보다 낮은 컨트롤 전압으로 프로그래밍 및 소거 동작을 수행하기 위해서는, 첫째 컨트롤 게이트(17)와 플로팅 게이트(15) 사이의 층간 유전체막(16)의 유전율을 증가시키는 방법, 둘째 층간 유전체막(16)의 두께를 낮추는 방법, 셋째 구조의 변경을 통하여 플로팅 게이트(15)와 컨트롤 게이트(17)와의 중첩 부분의 면적을 가능한 크게 하는 방법 등을 이용할 수 있다. 그러나 첫 번째의 방법은 새로운 유전체막 재료의 개발을 필요로 하므로, 그의 적용이 어려우며, 두 번째의 방법은 프로그램 동작과 소거 동작 수행 시에 컨트롤 게이트(17)와 플로팅 게이트(15) 사이에 유도되는 높은 전압 하에서 두 전극 사이의 절연 특성을 유지시켜야 하므로, 스케일 다운에 있어서 한계가 있다. 따라서 세 번째 방법이 주로 사용되고 있으며, 구체적으로는 도 2c에 도시된 바와 같이, 플로팅 게이트(15)를 소자분리영역(20b)의 필드 산화막(20) 상부로 신장하여, 플로팅 게이트(15)와 컨트롤 게이트(17) 간의 중첩 면적을 증가시키는 방법이 사용되고 있다. 이와 같이 플로팅 게이트(15)와 필드 산화막(20)이 부분적으로 중첩되면, 소자분리영역의 폭(t)이 필드 산화막(20)의 폭(20b)보다 작게 된다. 따라서 인접하는 단위셀을 절연시키기 위한 필요 최소 거리 또는 폭을 가지는 단위셀을 현재 실현 가능한 광 공정 장비를 이용하여 형성할 수 있다 하더라도, GCR을 향상시키기 위해서는 필드 산화막(20)의 폭(20b)을 인접하는 단위셀을 절연시키기 위한 필요 최소 거리보다 크게 설계할 수밖에 없다. 이와 같이 단위셀의 크기를 최대한 줄일 수 없으므로, 플래쉬 EEPROM의 제조비용이 증가할 뿐만 아니라, 점차 상용화될 고집적 플래쉬 EEPROM 메모리 제품에 적용할 수 없게 된다.

한편, 활성영역 사이의 거리를 줄이는 다른 방법으로서 폴리실리콘 스페이서를 이용하는 방법이 있으나, 이 방법 또한 소자 분리영역의 폭을 최소화 할 수 없을 뿐만 아니라, 폴리실리콘 스페이서를 형성하기 위한 추가적인 공정 단계를 필요로 하므로, 제조비용이 상승하는 문제가 있다. 또한, NOR형 플래쉬 EEPROM도 NAND형 EEPROM과 동일한 형태의 단위셀을 사용하므로, 전술한 문제점들은 NOR형 플래쉬 EEPROM에서도 동일하게 발생하고 있다.

따라서 본 발명의 목적은, 종래의 플래쉬 EEPROM 셀이 가지는 GCR을 유지하면서도, 단위셀의 크기가 감소된 플래시 EEPROM 단위셀 및 이를 포함하는 메모리 어레이 구조체를 제공하는 것이다.

본 발명의 다른 목적은 고집적 메모리 제품에 적합한 플래시 EEPROM 단위셀 및 이를 포함하는 메모리 어레이 구조체를 제공하는 것이다.

본 발명의 또 다른 목적은 활성 영역 사이의 거리를 최소화할 수 있는 플래시 EEPROM 단위셀 및 이를 포함하는 메모리 어레이 구조체를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 소자 분리를 위한 필드 산화막이 형성되어 있는 기판; 인접하는 상기 필드 산화막 사이에서 형성되되, 기판에 형성된 소스 영역 및 드레인 영역 사이에서 각각 병렬적으로 연결되어 있는 제1 유전체막 및 제2 유전체막을 포함하며, 상기 제1 유전체막의 두께는 상기 제2 유전체막의 두께보다 두껍게 형성되어 있는 것인 플로팅 게이트 유전체막; 상기 플로팅 게이트 유전체막 상부에 적층되어 있는 플로팅 게이트; 상기 플로팅 게이트 상부에 적층된 컨트롤 게이트 유전체막; 및 상기 컨트롤 게이트 유전체막 상부에 적층된 컨트롤 게이트를 포함하는 플래쉬 EEPROM 단위셀을 제공한다.

본 발명은 또한 다수의 비트라인; 상기 다수의 비트라인과 직교하는 다수의 워드라인; 및 상기 다수의 비트 라인 중의 어느 하나와 직렬 연결된 다수의 단위셀을 포함하는 메모리 스트링을 포함하며, 상기 단위셀은 각각 서로 다른 워드라인에 연결되어 있으며, 소오스 및 드레인 영역 사이에서 병렬 연결된 제1 및 제2 서브셀로 구성되고, 상기 제1 서브셀의 플로팅 게이트 하부 유전체막의 커패시턴스가 상기 제2 서브셀의 플로팅 게이트 하부 유전체막의 커패시턴스 보다 작은 것인 EEPROM 메모리 어레이 구조체를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀을 포함하는 NAND형 플래쉬 EEPROM 소자의 등가회로도이다. 도 3에 도시된 본 발명에 따른 플래쉬 EEPROM 소자는 도 1에 도시된 통상적인 플래쉬 EEPROM 소자와 비교하여, 각각의 메모리 스트링에 포함된 단위셀(MC)이 병렬 연결된 제1 및 제2 서브셀(MC1, MC2)로 구성된 점이 상이하다. 구체적으로, 제1 서브셀(MC1)의 컨트롤 게이트(27a)와 제2 서브셀(MC2)의 컨트롤 게이트(27b)는 동일한 워드라인에 연결되어 있고, 제1 서브셀(MC1)의 플로팅 게이트(25a)와 제2 서브셀(MC2)의 플로팅 게이트(25b)도 서로 연결되어 있으며, 제1 서브셀(MC1)의 플로팅 게이트(25a) 하부 유전체막의 커패시턴스가 제2 서브 셀(MC2)의 플로팅 게이트(25b) 하부 유전체막의 커패시턴스보다 작도록 설계되어, 제1 및 제2 서브셀(MC1, MC2)이 병렬 연결된 구조를 가진다.

도 4a는 도 3에 도시된 NAND형 플래쉬 EEPROM 소자를 형성할 수 있는 단위셀의 구조를 설명하기 위한 평면 레이아웃도이고, 도 4b 및 4c는 각각 도 4a의 III-III선(채널 방향) 및 IV-IV선(워드라인 방향) 수직단면도이다. 도 4a 내지 4c에 도시된 바와 같이, P형 기판(21)의 활성 영역에 형성된 n+ 소스 영역(22) 및 n+ 드레인 영역(23) 사이의 채널 영역 상부에는 제1 유전체막(24a) 및 제2 유전체막(24b)으로 이루어진 플로팅 게이트 유전체막이 형성되어 있으며, 상기 플로팅 게이트 유전체막 상부에 플로팅 게이트(25), 컨트롤 게이트 유전체막(26) 및 컨트롤 게이트(27)가 순차적으로 적층되어 있다. 이와 같은 스택형 게이트가 형성된 기판 상부에 층간 절연막(28)이 형성되어 있고, 상기 층간 절연막(28) 상부에는 메모리 스트링과 평행하게 비트라인층(29)이 형성되어 있다. 도 4a 내지 4c에 도시된 NAND형 플래쉬 EEPROM 소자에 있어서, 단위셀(MC)의 활성 영역(30a)에 한정되어 형성된 하나의 플로팅 게이트(25)가 도 3에 도시된 제1 서브셀(MC1)의 플로팅 게이트(25a) 및 제2 서브셀(MC2)의 플로팅 게이트(25b)의 역할을 동시에 수행하며, 또한 플로팅 게이트(25) 상부에 형성된 하나의 컨트롤 게이트(27)가 제1 서브셀(MC1)의 컨트롤 게이트(27a) 및 제2 서브셀(MC2)의 컨트롤 게이트(27b)의 역할을 동시에 수행한다.

도 4c에 도시된 바와 같이, 기판(21)에는 소자 분리를 위한 필드 산화막(30)이 형성되어 있으며, 플로팅 게이트 유전체막을 구성하는 제1 유전체막(24a) 및 제2 유전체막(24b)은 인접하는 필드 산화막(30) 사이에서, 소스 영역(22) 및 드레인 영역(23)과 각각 병렬적으로 연결되어 있다. 여기서 상기 제2 유전체막(24b)은 플로팅 게이트(25)로의 전자 주입 및 플로팅 게이트(25)로부터의 전자 방출을 유도하기 위한 층으로서, 종래의 플래쉬 EEPROM에서의 터널 산화막과 동일한 역할을 하는 것이며, 따라서 통상적인 플래쉬 EEPROM에 적용되는 터널 산화막과 유사한 두께를 가지도록 형성된다. 또한 상기 제1 유전체막(24a)은 제2 유전체막(24b) 보다 두껍게 형성되며, 이와 같이 상기 제1 유전체막(24a)의 두께를 제2 유전체막(24b) 보다 두껍게 형성함으로서, 제1 유전체막(24a) 및 제2 유전체막(24b)으로 이루어진 플로팅 게이트 유전체막의 전체 커패시턴스를 감소시킬 수 있다. 따라서 상기 수학식 1에 따라, 플로팅 게이트(25)와 컨트롤 게이트(27) 사이의 커패시턴스값 C1이 동일한 조건에서는 GCR을 향상시킬 수 있으며, 동일한 GCR값을 가지는 조건에서는 플로팅 게이트(25)와 컨트롤 게이트(27) 사이의 커패시턴스값 C1을 감소시킬 수 있다. 즉, 동일한 GCR값을 가지기 위해서는 종래 기술에서와 같이 플로팅 게이트(25)의 폭을 연장하여 C1값을 증가시킬 필요가 없으므로, 도 4c에 도시한 바와 같이 플로팅 게이트(25)의 폭을 감소시킬 수 있다. 상기 제1 유전체막(24a)의 두께 및 폭은 플로팅 게이트 유전체막의 전체 커패시턴스 C2를 감소시킬 수 있는 한도 내에서 광범위하게 설정할 수 있으며, 플래쉬 EEPROM 소자에서 단위셀을 제어하기 위한 주변 소자의 형성에 사용되는 유전체막의 두께와 동일하게 제1 유전체막(24a)의 두께를 설정하면, 플래쉬 EEPROM 소자의 전체 제조 공정이 간단해지는 장점이 있다. 또한, 상기 두꺼운 제1 유전체막(24a)의 폭(L1)과 얇은 제2 유전체막(24b)의 폭(L2)이 실질적으로 동일하게 형성되어, 제1 유전체막(24a) 및 제2 유전체막(24b)이 동일한 면적을 가지도록 하는 것이, 제조 공정 상 또는 플로팅 게이트 유전체막의 전체 커패시턴스 C2를 효율적으로 감소시키는데 있어서 바람직하다.

따라서 도 4c에 도시한 바와 같이, 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀의 활성 영역의 폭(30a)이 플로팅 게이트(25)의 폭(d')과 일치하고 필드 산화막(30)의 폭(30b), 즉 활성 영역 사이의 거리가 소자분리영역의 폭(t')이 된다. 즉, 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀의 플로팅 게이트(25)는 제1 유전체막(24a) 및 제2 유전체막(24b)의 상부, 즉 활성 영역(30a)에만 한정되어 형성되고, 필드 산화막(30) 상에는 플로팅 게이트(25)가 형성되어 있지 않다. 그리고 소자분리영역의 폭(t')은 종래의 플래쉬 EEPROM의 소자분리영역의 폭(t)과 같은 치수를 가진다. 따라서 필드 산화막의 폭(30b)이 종래의 플래쉬 EEPROM의 필드 산화막의 폭(20b)보다 작게 제조될 수 있고, 나아가 현재의 광 공정 장비에서 얻을 수 있는 최소 폭으로 활성 영역(30a) 및 소자분리영역(30b)을 형성할 수 있으므로, 플래쉬 EEPROM의 집적도를 향상시킬 수 있게 된다.

도 2a에 도시한 통상적인 플래시 EEPROM 단위셀에 있어서, 플로팅 게이트(15)의 폭을 단순히 감소시킬 경우, 플로팅 게이트(15)와 컨트롤 게이트(17) 사이의 캐패시턴스 C1이 감소하여, 최종적으로 GCR값이 감소한다. 이와 같이 GCR값이 감소하면, 플로팅 게이트(15)로의 전자 주입 및 플로팅 게이트(15)로부터의 전자 방출을 위한 파울러-노드 하임 터널링을 발생시킬 수 있는 전압을 얻기 위해서 단위셀의 동작 전압을 높여야 하며, 이는 플래쉬 EEPROM의 수명 및 동작 신뢰성을 저하시킨다. 본 발명에서는 플로팅 게이트 유전체막(24a 및 24b)의 전체 커패시턴스를 감소시켜서, GCR값의 감소를 상쇄하고, 상술한 바와 같은 문제점을 해소하였다. 따라서, 플로팅 게이트 유전체막(24a, 24b)의 두께 증가에 의한 GCR 증가분과 플로팅 게이트(25)와 컨트롤 게이트(27)의 중첩 면적 감소에 따른 GCR 감소분이 서로 상쇄되도록, 플로팅 게이트 유전체막(24a, 24b)의 두께와 면적을 적절하게 조절하면 종래 구조의 플래쉬 EEPROM이 가지는 GCR을 유지하면서도, 단위셀의 면적을 현저히 감소시킬 수 있게 된다. 이와 같이 플로팅 게이트 유전체막(24a, 24b)의 두께와 면적을 조절하여 GCR을 증가시키는 구체적인 예는 다음과 같다. 상기 제2 유전체막(24b)의 두께가 종래의 플래쉬 EEPROM에서 터널 산화막의 역할을 하는 플로팅 게이트 유전체막의 두께와 같고 제1 유전체막(24a)의 두께가 제2 유전체막(24a) 두께의 두 배에 해당하며, 제1 유전체막(24a) 및 제2 유전체막(24b)의 넓이(접촉면적)가 같으며, 제1 유전체막(24a)에 의한 커패시턴스가 C라고 가정하자. 또한, 제1 유전체막(24a)과 제2 유전체막(24b) 및 종래의 플래쉬 EEPROM의 플로팅 게이트 유전체막이 동일 물질로 이루어져 있다고 가정하자. 그러면, 본 발명에 따른 플래쉬 EEPROM에서의 C2는 3C가 되고, 종래의 플래쉬 EEPROM에서의 C2는 4C가 된다. 즉, 수학식 1에서 분모의 값이 감소하게 되므로, 전체적인 GCR값이 증가함을 알 수 있다. 또한, 종래의 불휘발성 메모리 소자 중에는 플로팅 게이트 하부에 형성되는 산화막을 두꺼운 산화막과 얇은 산화막으로 구성하되, 이들이 소스와 드레인 사이에서 직렬로 연결되도록 구성한 EEPROM이 있다. 여기서, 두꺼운 산화막으로 이루어진 부분은 셀의 문턱전압을 감지하는 데 사용하고, 얇은 산화막으로 이루어진 부분은 프로그램 및 소거 동작에 사용한 바 있다. 그러나 이러한 EEPROM 소자는 프로그램 동작 후의 셀의 문턱 전압이 음의 값을 가지므로, 단위셀을 구성하는 2개의 서브셀의 게이트를 선택하기 위한 별도의 선택트랜지스터가 필요하여 플래쉬 EEPROM의 집적도를 향상시킬 수 없게 된다. 또한, GCR값도 상승하게 되므로, 본 발명과는 상이하다.

본 발명에 따른 플래쉬 EEPROM에 있어서, 플로팅 게이트(25)로의 전자 주입 및 플로팅 게이트(25)로부터의 전자 방출은 얇은 두께의 제2 유전체막(24b)을 통하여 이루어지며, 두꺼운 제1 유전체막(24a)에 의하여 파울러-로드하임 터널링 전자 이동 영역이 일부 감소하지만, 이는 셀의 프로그래밍 및 소거 속도에 영향을 주지 않는다.

본 발명에 따른 플래시 EEPROM 단위셀은 도 4a 내지 4c에 도시한 바와 같은 NAND형 플래쉬 EEPROM 어레이 구조 뿐 만 아니라, NOR형 플래쉬 EEPROM 어레이 구조에도 적용될 수 있다. 도 5는 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀을 포함하는 NOR형 플래쉬 EEPROM 소자의 등가회로도이다. 도 5에 도시된 바와 같이, 본 발명에 따른 NOR형 플래쉬 EEPROM 소자는 다수의 워드라인(WL1, WL2)과 다수의 비트라인(BL1, BL2)이 서로 직교하는 부분에 단위 셀(MC')이 배치되어 있으며, 단위셀(MC')의 소스 영역은 공통소스라인(CSL)에 연결되어 있다. 그리고, 동일 열(column)에 있는 단위셀(MC')의 드레인들은 공통 비트 라인(BL1, BL2)에 연결되고, 동일 행(row)에 있는 단위셀(MC')의 컨트롤 게이트들은 동일 워드라인(WL1, WL2)에 연결되어 있다. 여기서 각각의 단위셀(MC')은 NAND형 플래쉬 EEPROM 어레이의 단위셀(MC)과 같이 병렬 연결된 2개의 서브셀(MC3, MC4)로 이루어져 있다. 구체적으로, 제1 서브셀(MC3)의 컨트롤 게이트(37a)와 제2 서브셀(MC4)의 컨트롤 게이트(37b)는 동일한 워드라인에 연결되어 있고, 제1 서브셀(MC3)의 플로팅 게이트(35a)와 제2 서브셀(MC4)의 플로팅 게이트(35b)도 서로 연결되어 있으며, 제1 서브셀(MC3)의 플로팅 게이트(35a) 하부 유전체막의 커패시턴스가 제2 서브셀(MC4)의 플로팅 게이트(35b) 하부 유전체막의 커패시턴스보다 작도록 설계되어, 제1 및 제2 서브셀(MC3, MC4)이 병렬 연결된 구조를 가진다.

도 6a는 도 5에 도시된 NOR형 플래쉬 EEPROM 소자를 형성할 수 있는 단위셀의 구조를 설명하기 위한 평면 레이아웃도이고, 도 6b 및 6c는 각각 도 6a의 V-V선(채널 방향) 및 VI-VI선(워드라인 방향) 수직단면도이다. 도 6a 내지 6c에 도시된 바와 같이, 단위셀(MC')의 활성 영역(40a)에 한정되어 형성된 하나의 플로팅 게이트(35)가 도 5에 도시된 제1 서브셀(MC3)의 플로팅 게이트(35a) 및 제2 서브셀(MC4)의 플로팅 게이트(35b)의 역할을 모두 수행하며, 또한 플로팅 게이트(35) 상부에 형성된 하나의 컨트롤 게이트(37)가 제1 서브셀(MC3)의 컨트롤 게이트(35a) 및 제2 서브셀(MC4)의 컨트롤 게이트(37b)의 역할을 모두 수행한다. 도 6b에 도시된 바와 같이, 본 발명에 따른 단위셀을 포함하는 NOR형 플래쉬 EEPROM의 채널 방향의 단면도는 종래의 NOR형 플래쉬 EEPROM의 단면도와 유사하며, 다만 단면의 위치에 따라서, 플로팅 게이트(35) 하부에 종래의 것과 비교하여 동일한 두께를 가지는 제2 유전체막(34b) 또는 보다 두꺼운 두께를 가지는 제1 유전체막(34a)이 보일 수 있다. 또한, 도 6c에 도시한 게이트 전극 신장 방향 또는 워드라인 방향의 단면도도 종래의 것과 유사하되 다만, 플로팅 게이트(35)가 활성 영역 내에 만 형성되어 필드 산화막(40)과 겹쳐져 있지 않으며, 플로팅 게이트 전극(35) 하부의 유전막이 서로 두께가 상이한 제1 유전체막(34a) 및 제2 유전체막(34b)으로 이루어진 점에 차이가 있다.

다음으로, 도 7a 내지 도 7e를 참고로 하여, 본 발명에 따른 플래쉬 EEPROM 단위셀의 제조 방법을 설명한다. 도 7a에 도시된 바와 같이, 본 발명에 따른 플래쉬 EEPROM 단위셀을 제조하기 위해서는 먼저 P형 기판 또는 N형 기판에 형성된 P 형 웰(41)에 유전체막(42)을 형성하고, 상기 유전체막(42)의 상부에 소정의 패턴으로 포토레지스트 패턴(43)을 형성한다. 상기 유전체막(42)으로는 통상적으로 산화막을 사용할 수 있으며, 상기 유전체막(42)의 두께는 디자인 룰에 따라 변경될 수 있는 것으로서, 바람직하게는 플래쉬 EEPROM 단위셀들과 함께 형성되는 주변 소자의 유전체막의 두께와 실질적으로 동일하도록 하면 제조 공정이 간단해지므로 바람직하다. 다음으로 도 7b에 도시된 바와 같이, 포토레지스트 패턴(43)을 마스크로 이용하여 유전체막(42)의 노출된 부분을 식각하여, 두꺼운 유전체막(42a)과 얇은 유전체막(42b)을 형성한 다음, 포토레지스트 패턴(43)을 제거하고, 얇은 유전체막(42b) 및 두꺼운 유전체막(42a)이 형성된 기판 상에 제1 폴리실리콘을 증착한 후, 인을 다량 함유한 POCl₃을 침적시켜서 제1 도전층(44)을 형성한다. 여기서 얇은 유전체막(42b)의 두께는 대략 9㎚ 정도로서 이는 플래쉬 EEPROM의 터널링 산화막의 통상적인 두께에 해당한다. 다음으로, 산화마스크로 작용하는 실리콘 질화막(45)을 제1 도전층(44) 상에 화학기상증착법 등을 이용하여 형성하고, 활성 영역과 비활성 영역인 소자분리 영역을 구분하기 위한 식각 마스크(46)를 실리콘 질화막(45) 상에 형성한다. 상기 식각 마스크(46)로는 포토레지스트를 이용할 수 있으며, 식각 마스크(46)에 의해 노출된 부분은 소자분리 영역이 형성될 부분이다. 그리고 식각 마스크를 이용하여 실리콘 질화막(45), 제1 도전층(44) 및 기판(41)의 일부분을 식각하면 도 7c에 도시된 바와 같은 트렌치(47)가 형성된다. 이어서, 보론을 주입하여 트렌치(47) 하부 기판에 채널 스탑 영역을 형성한 뒤, 식각 마스크(46)를 제거하고 산화공정을 실시하여 고온 산화막을 형성한다. 그리고 CMP(chemical and Mechanical Polishing)을 실시하여 남아 있는 실리콘 질화막(45)을 제거하고 고온 산화막의 소정 부분을 식각하여 패턴화된 제1 도전층(44)의 측면이 노출되게 하며 필드 산화막(48)을 형성한다. 측면이 노출된 제1 도전층(44)은 플래쉬 EEPROM 단위셀의 플로팅 게이트로 작용하게 되며, 노출된 측면에 의해 컨트롤 게이트 전극과의 중첩 면적이 증가하게 되어 GCR을 향상시킬 수 있게 된다. 다음으로, 도 7e에 도시된 바와 같이, 결과물 전면에 ONO로 이루어진 유전체막(49)과 POCl₃이 침적되어 있는 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 제2 도전층(50)을 형성한다. 끝으로, 워드라인 방향으로 제1 도전층(44), ONO로 이루어진 유전체막(49) 및 제2 도전층(50)을 패터닝하고, 이온 주입 공정을 실시하여 소스 영역 및 드레인 영역을 형성하면 본 발명에 따른 플래쉬 EEPROM 단위셀이 완성되게 된다. 통상적인 플래쉬 EEPROM 단위셀의 제조 공정에서는 소자분리영역으로 작용하는 필드 산화막(48)을 형성하는 공정이 터널 산화막으로 작용하는 유전체막(42a, 42b) 및 플로팅 게이트로 작용하는 제1 도전층(44)의 형성 이전에 이루어지는 반면, 본 발명에서는 터널 산화막으로 작용하는 유전체막(42a, 42b) 및 플로팅 게이트로 작용하는 제1 도전층(44)의 형성 이후에 필드 산화막(48)이 형성된다. 따라서, 플로팅 게이트(44)는 필드 산화막(48)에 의해 한정되는 활성 영역 내에 만 형성되고 필드 산화막(48)의 상면에는 형성되지 않게 된다. 상술한 바와 같은 방법을 이용하여 플래쉬 EEPROM 소자를 제조하는 경우에, 플래쉬 EEPROM의 단위셀 뿐 만 아니라 단위셀과 함께 기판 상에 형성되는 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 게이트 유전체막도 두께가 다른 2부분으로 이루어지도록 할 수 있다. 이 경우에는 플래쉬 EEPROM 소자의 제조 공정이 보다 단순하게 되는 이점이 있다.

이상 상술한 바와 같이, 본 발명에 따른 플래쉬 EEPROM은 종래의 플래쉬 EEPROM이 보유하는 GCR을 유지하면서, 단위셀의 크기와 인접하는 단위셀들을 분리하는 소자분리 영역의 폭이 종래의 플래쉬 EEPROM과 비교하여 현저히 감소(약 20%정도 감소)하므로, 동작의 신뢰성을 확보하면서도 고집적화에 유용하다. 지금까지 본 발명의 구성 및 원리에 대하여 설명하였으나 본 발명은 이에 한정하는 것이 아니며, 명세서에 기재되고 청구된 원리의 진정한 정신 및 범위 안에서 수정 및 변경할 수 있는 여러 가지 형태는 본 발명의 보호 범위에 속하는 것임을 이해해야 할 것이다.

도 1은 통상적인 NAND형 플래쉬 EEPROM 소자의 등가회로도.

도 2a는 통상적인 NAND형 플래쉬 EEPROM 소자의 단위셀 구조를 설명하기 위한 평면 레이아웃도.

도 2b 및 2c는 각각 도 2a의 I-I선(채널 방향) 및 II-II선(워드라인 방향) 수직단면도.

도 3은 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀을 포함하는 NAND형 플래쉬 EEPROM 소자의 등가회로도.

도 4a는 본 발명의 일 실시예에 따른 NAND형 플래쉬 EEPROM 소자를 형성할 수 있는 단위셀의 구조를 설명하기 위한 평면 레이아웃도.

도 4b 및 4c는 각각 도 4a의 III-III선(채널 방향) 및 IV-IV선(워드라인 방향) 수직단면도.

도 5는 본 발명의 일 실시예에 따른 플래시 EEPROM 단위셀을 포함하는 NOR형 플래쉬 EEPROM 소자의 등가회로도.

도 6a는 본 발명의 일 실시예에 따른 NOR형 플래쉬 EEPROM 소자를 형성할 수 있는 단위셀의 구조를 설명하기 위한 평면 레이아웃도.

도 6b 및 6c는 각각 도 6a의 V-V선(채널 방향) 및 VI-VI선(워드라인 방향) 수직단면도.

도 7a 내지 7e는 본 발명의 일 실시예에 따른 플래쉬 EEPROM 단위셀의 제조하는 공정을 설명하기 위한 도면.

Claims

소자 분리를 위한 필드 산화막이 형성되어 있는 기판;

인접하는 상기 필드 산화막 사이에서 형성되되, 기판에 형성된 소스 영역 및 드레인 영역 사이에서 각각 병렬적으로 연결되어 있는 제1 유전체막 및 제2 유전체막을 포함하며, 상기 제1 유전체막의 두께는 상기 제2 유전체막의 두께보다 두껍게 형성되어 있는 것인 플로팅 게이트 유전체막;

상기 플로팅 게이트 유전체막 상부에 적층되어 있는 플로팅 게이트;

상기 플로팅 게이트 상부에 적층된 컨트롤 게이트 유전체막; 및

상기 컨트롤 게이트 유전체막 상부에 적층된 컨트롤 게이트를 포함하는 플래쉬 EEPROM 단위셀.
제1항에 있어서, 상기 제2 유전체막은 상기 플로팅 게이트로의 전자 주입 및 상기 플로팅 게이트로부터의 전자 방출을 유도하는 터널 산화막인 것인 플래쉬 EEPROM 단위셀.
제1항에 있어서, 상기 제1 유전체막의 면적과 상기 제2 유전체막의 면적은 실질적으로 동일한 것인 플래쉬 EEPROM 단위셀.
제1항에 있어서, 상기 제1 유전체막의 두께는 플래쉬 EEPROM 소자에서 단위셀을 제어하기 위한 주변 소자의 형성에 사용되는 유전체막의 두께와 동일한 것인 플래쉬 EEPROM 단위셀.
제1항에 있어서, 상기 플로팅 게이트는 제1 유전체막 및 제2 유전체막의 상부에만 한정되어 형성된 것인 플래쉬 EEPROM 단위셀.
다수의 비트라인;

상기 다수의 비트라인과 직교하는 다수의 워드라인; 및

상기 다수의 비트 라인 중의 어느 하나와 직렬 연결된 다수의 단위셀을 포함하는 메모리 스트링을 포함하며,

상기 단위셀은 각각 서로 다른 워드라인에 연결되어 있으며, 소오스 및 드레인 사이에서 병렬 연결된 제1 및 제2 서브셀로 구성되고, 상기 제1 서브셀의 플로팅 게이트 하부 유전체막의 커패시턴스가 상기 제2 서브셀의 플로팅 게이트 하부 유전체막의 커패시턴스 보다 작은 것인 EEPROM 메모리 어레이 구조체.
제6항에 있어서, 상기 제1 서브셀의 플로팅 게이트 하부 유전체막의 두께는 상기 제2 서브셀의 플로팅 게이트 하부 유전체막의 두께보다 두꺼운 것인 EEPROM 메모리 어레이 구조체.
제6항에 있어서, 상기 제1 서브셀의 컨트롤 게이트와 제2 서브셀의 컨트롤 게이트는 동일한 워드라인에 연결되어 있고, 제1 서브셀의 플로팅 게이트와 제2 서브셀의 플로팅 게이트도 서로 연결되어 있는 것인 EEPROM 메모리 어레이 구조체.
제6항에 있어서, 상기 제1 서브셀의 플로팅 게이트 및 상기 제2 서브셀의 플로팅 게이트는 일체로 형성되어 있으며, 상기 제1 서브셀의 컨트롤 게이트 및 상기 제2 서브셀의 컨트롤 게이트도 일체로 형성되어 있는 것인 EEPROM 메모리 어레이 구조체.