KR100517152B1 - Method for manufacturing the embeded semiconductor device with pip capacitor and logic transistor - Google Patents
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Abstract
본 발명은 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판의 활성 영역에 게이트 절연막을 형성하고 그 위에 제 1폴리실리콘층, 게이트간 절연막, 및 제 2폴리실리콘층을 차례로 증착하는 단계와, PIP 커패시터의 상부 전극 마스크를 이용한 식각 공정으로 제 2폴리실리콘층을 패터닝하여 반도체 기판의 중심인 코어 칩 영역에 상부 전극을 형성함과 동시에 반도체 기판의 바깥쪽 더미 영역에 더미 상부 패턴을 형성하는 단계와, 동일한 마스크를 이용한 식각 공정으로 게이트간 절연막을 패터닝하여 코어 칩 영역에 게이트간 절연막 패턴을 형성함과 동시에 더미 영역에 더미 절연막 패턴을 형성하는 단계와, PIP 커패시터의 하부 전극 마스크 및 로직 트랜지스터의 게이트 전극 마스크를 이용한 식각 공정으로 제 1폴리실리콘층을 패터닝하여 코어 칩 영역에 하부 전극, 게이트 전극을 각각 형성함과 동시에 더미 영역에 더미 하부 패턴을 형성하는 단계를 포함한다. 따라서 본 발명은 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지한다.The present invention relates to a method for manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor, and more particularly, to a method for manufacturing an embedded semiconductor device, wherein a gate insulating film is formed in an active region of a semiconductor substrate, and a first polysilicon layer and an inter-gate insulating film are formed thereon. , And sequentially depositing the second polysilicon layer, and patterning the second polysilicon layer by an etching process using an upper electrode mask of the PIP capacitor to form an upper electrode in the core chip region, which is the center of the semiconductor substrate, Forming an upper gate insulating film in the core chip area by patterning the inter-gate insulating film by forming an upper dummy pattern in the outer dummy area of the substrate and an etching process using the same mask. And the bottom electrode mask of the PIP capacitor and the gay of the logic transistor Using the electrode mask and forming a dummy pattern in a lower dummy region and at the same time by patterning the first polysilicon layer to an etching process to form a lower electrode, a gate electrode on the core chip region, respectively. Accordingly, the present invention improves the side profile of the first polysilicon layer between the core chip region and the dummy region during the patterning process of the logic transistor and the lower electrode, thereby preventing tailing of the gate electrode.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 PIP 커패시터 및 로직 트랜지스터를 갖는 반도체 소자에서 코어 칩(core chip) 영역과 더미(dummy) 영역의 단차로 인한 소자의 수율 저하를 막을 수 있는 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in a semiconductor device having a PIP capacitor and a logic transistor, a manufacturing method capable of preventing a decrease in yield of a device due to a step difference between a core chip region and a dummy region, It is about.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 트랜지스터내 아날로그 커패시터 등이 함께 집적화된 엠베디드(embeded) 반도체 소자가 연구/개발되어 제품으로 사용되고 있다. 로직 트랜지스터(예컨대 CMOS 로직)와 집적화된 아날로그 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/ Metal)형태가 주로 사용된다. 이러한 PIP 또는 MIM 커패시터는 MOS(Metal Oxide Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 이 중에서도 PIP 커패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 커패시터의 전극을 함께 제조하여 공정 마진을 높인다.Recently, embedded semiconductor devices, in which analog capacitors and the like in logic transistors are integrated, have been researched and developed by high integration technology of semiconductor devices. Analog capacitors integrated with logic transistors (eg CMOS logic) are mainly used in the form of PIP (Polysilicon / Insulator / Polysilicon) and MIM (Metal / Insulator / Metal). These PIP or MIM capacitors are bias-independent, unlike metal oxide silicon (MOS) capacitors or junction capacitors, and therefore require precision. Among these, PIP capacitors are widely used for noise prevention and frequency modulation of analog devices. Since the bottom electrode and the top electrode are made of the same polysilicon as the gate electrode material of the logic transistor, a separate process is required. In the process of manufacturing the gate electrode without, the electrode of the PIP capacitor is manufactured together to increase the process margin.
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 종래 기술의 반도체 소자의 제조 공정은 다음과 같다.1A to 1E are process flowcharts for sequentially explaining a method of manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor according to the prior art. Referring to these drawings, the manufacturing process of the semiconductor device of the prior art is as follows.
먼저 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 등의 소자 분리 공정을 통해 반도체 기판(10)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(12)을 형성하고 이온 주입(ion implantation) 공정을 통해 기판(10)의 활성 영역에 문턱 전압 조절 등의 도펀트(dopant)를 이온 주입시킨다. 그리고 기판(10)의 활성 영역 전면에 게이트 절연막(14)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘층(16)을 증착한다. 그 다음 제 1폴리실리콘층(16) 상부에 PIP 커패시터의 게이트간 절연막(18)으로서 ONO(Oxide-Nitride-Oxide)를 증착하고 그 위에 상부 전극으로 사용되는 제 2폴리실리콘층(20)을 차례로 적층한다. 여기서, 도면 부호 A는 로직 트랜지스터 및 PIP 커패시터가 형성되는 반도체 기판의 코어 칩 영역이며 B는 반도체 기판의 더미 영역이다.First, as shown in FIG. 1A, through the device isolation process such as shallow trench isolation (STI), the device isolation layer 12 is formed to separate the active region and the device isolation region of the silicon substrate 10, and ion implantation is performed. A dopant, such as a threshold voltage control, is implanted into the active region of the substrate 10 through an ion implantation process. Then, a silicon oxide film (SiO2) is deposited as the gate insulating layer 14 on the active region of the substrate 10, and the first polysilicon layer 16 used as the gate electrode of the logic transistor and the lower electrode of the PIP capacitor is deposited thereon. do. Next, an oxide-nitride-oxide (ONO) is deposited on the first polysilicon layer 16 as the inter-gate insulating film 18 of the PIP capacitor, and the second polysilicon layer 20 used as the upper electrode is sequentially formed thereon. Laminated. Here, reference numeral A denotes a core chip region of the semiconductor substrate on which logic transistors and PIP capacitors are formed, and B denotes a dummy region of the semiconductor substrate.
이어서 도 1b에 도시된 바와 같이, 커패시터의 상부 전극 마스크를 이용한 사진 공정을 진행하여 제 2폴리실리콘층(20) 상부에 포토레지스트 패턴(22)을 형성한다. 이때 포토레지스트 패턴(22)은 반도체 기판(10)의 반도체 소자가 구동하는 코어 칩 영역(A)과 반도체 소자가 구동하지 않는 더미 영역(B)에 모두 형성되는데, 더미 영역(B)에도 패턴(22)을 남기는 이유는 두 영역간의 단차를 줄이기 위함이다.Subsequently, as shown in FIG. 1B, a photoresist is performed using the upper electrode mask of the capacitor to form the photoresist pattern 22 on the second polysilicon layer 20. In this case, the photoresist pattern 22 is formed in both the core chip region A in which the semiconductor element of the semiconductor substrate 10 is driven and the dummy region B in which the semiconductor element is not driven. 22) is to reduce the step between the two areas.
코어 칩 영역(A)과 더미 영역(B)의 포토레지스트 패턴(22)을 이용한 건식 식각(dry etch) 공정을 진행하여 제 2폴리실리콘층(20) 및 게이트간 절연막(18)을 패터닝하여 도 1c에 도시된 바와 같이 코어 칩 영역(A)에 PIP 커패시터의 상부 전극(20a) 및 게이트간 절연막 패턴(18a)을 형성하고, 더미 영역(B)에 제 2폴리실리콘층(20) 및 게이트간 절연막(18)을 그대로 남긴다. 그리고 포토레지스트 패턴(22)을 제거한다. A dry etch process using the photoresist pattern 22 of the core chip region A and the dummy region B is performed to pattern the second polysilicon layer 20 and the inter-gate insulating layer 18. As shown in 1c, the upper electrode 20a and the inter-gate insulating film pattern 18a of the PIP capacitor are formed in the core chip region A, and the second polysilicon layer 20 and the gate-to-gate are formed in the dummy region B. The insulating film 18 is left as it is. The photoresist pattern 22 is then removed.
계속해서 도 1d에 도시된 바와 같이, PIP 커패시터의 하부 전극과 로직 트랜지스터의 게이트 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(24)을 형성한다. 이때 포토레지스트 패턴(24)은 코어 칩 영역(A)뿐만 아니라 더미 영역(B)에 형성된다.Subsequently, as shown in FIG. 1D, the photolithography process using the lower electrode of the PIP capacitor and the gate electrode mask of the logic transistor is performed to form the photoresist pattern 24 on the structure. In this case, the photoresist pattern 24 is formed in the dummy region B as well as the core chip region A. FIG.
이러한 포토레지스트 패턴(24)을 이용한 건식 식각 공정을 진행하여 제 1폴리실리콘층(16) 및 게이트 절연막(14)을 패터닝하여 도 1e에 도시된 바와 같이 코어 칩 영역(A)의 기판(10)에 로직 트랜지스터의 게이트 전극(16b) 및 게이트 절연막 패턴(14b)을 형성함과 동시에 소자 분리막(12) 상부에 PIP 커패시터의 하부 전극(16a)을 형성한다. 그리고 더미 영역(B)에도 제 2폴리실리콘층(20) 및 게이트간 절연막(18)이 패터닝된다. 그런 다음 포토레지스트 패턴(24)을 제거한다.The dry etching process using the photoresist pattern 24 is performed to pattern the first polysilicon layer 16 and the gate insulating layer 14 to form the substrate 10 of the core chip region A as shown in FIG. 1E. The gate electrode 16b and the gate insulating layer pattern 14b of the logic transistor are formed at the same time, and the lower electrode 16a of the PIP capacitor is formed on the device isolation layer 12. In the dummy region B, the second polysilicon layer 20 and the inter-gate insulating film 18 are patterned. Then, the photoresist pattern 24 is removed.
이와 같은 종래 기술의 반도체 소자의 제조 방법에 있어서, 실제로 소자가 구동하는 코어 칩 영역(A)과 소자가 구동하지 않는 더미 영역(B)의 모든 반도체 기판에 로직 트랜지스터 및 PIP 커패시터 제조 공정을 진행한다. 그런데, 더미 영역(B)에서는 실제 모든 반도체 소자의 제조 공정을 진행하더라도 칩이 제대로 동작하지 않기 때문에 중요한 공정, 예를 들어 정확한 패턴 선폭(CD: Critical Dimension)의 제어가 요구되는 소자 분리막의 패턴닝 공정이나 게이트 전극 패턴닝 공정 등만 코어 칩 영역과 동일한 제조 공정으로 진행하고 나머지 제조 공정은 진행하지 않는다. 이러한 이유로 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역은 모두 포토레지스트 패턴으로 마스킹되어 있어 이 부분에서의 제 2폴리실리콘층이 식각되지 않고 남아 있게 된다. 이후 PIP 커패시터의 하부 전극 및 로직 트랜지스터의 게이트 전극 패터닝시 코어 칩 영역의 제 1폴리실리콘층이 식각되면서 더미 영역의 제 2폴리실리콘층이 함께 식각된다. 그런데, 도 2와 같이 코어 칩 영역과 더미 영역의 단차로 인해 제 1폴리실리콘층보다 상대적으로 얇은 제 2폴리실리콘층이 먼저 식각되어 식각 정지가 되므로 제 1폴리실리콘층의 식각이 A지점에서 정지되고 과도 식각으로 식각이 B지점에서 끝나게 된다. 이에 따라 코어 칩 영역의 게이트 전극 또는 하부 전극을 이루는 제 1폴리실리콘층 패턴의 측면 프로파일에서 테일링(tailing) 현상이 발생된다.In such a conventional method of manufacturing a semiconductor device, a logic transistor and a PIP capacitor manufacturing process are performed on all the semiconductor substrates of the core chip region A in which the device is actually driven and the dummy region B in which the device is not driven. . However, in the dummy region B, the chip does not operate properly even if the manufacturing process of virtually all semiconductor devices is performed. Therefore, an important process, for example, patterning of a device isolation film requiring accurate control of a critical dimension (CD) is required. Only the process, the gate electrode patterning process, and the like proceed to the same manufacturing process as the core chip region, and the remaining manufacturing process does not proceed. For this reason, in the upper electrode patterning process of the PIP capacitor, the dummy regions are all masked with a photoresist pattern so that the second polysilicon layer in this portion remains unetched. Thereafter, when the lower electrode of the PIP capacitor and the gate electrode of the logic transistor are patterned, the first polysilicon layer of the core chip region is etched and the second polysilicon layer of the dummy region is etched together. However, as shown in FIG. 2, the second polysilicon layer, which is relatively thinner than the first polysilicon layer, is etched first to stop the etching due to the step difference between the core chip region and the dummy region, so that the etching of the first polysilicon layer stops at the A point. And the over-etching ends the etching at point B. Accordingly, a tailing phenomenon occurs in the side profile of the first polysilicon layer pattern forming the gate electrode or the lower electrode of the core chip region.
그러므로 PIP 커패시터 및 로직 트랜지스터를 갖는 반도체 소자의 제조 공정시 로직 게이트 전극의 측면 프로파일이 일반 게이트 전극과 차이가 나서 결국 트랜지스터의 선폭(CD)과 특성이 변화되는 문제점이 있었다.Therefore, the side profile of the logic gate electrode is different from that of the general gate electrode in the manufacturing process of the semiconductor device having the PIP capacitor and the logic transistor, and thus the line width (CD) and characteristics of the transistor are changed.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 코어 칩 영역의 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역의 제 2폴리실리콘층 및 게이트간 절연막을 함께 패터닝함으로써 이후 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지하는 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to solve the above problems of the prior art by patterning the second polysilicon layer and the inter-gate insulating film of the dummy region together in the upper electrode patterning process of the PIP capacitor of the core chip region, and then the logic transistor and the lower electrode The present invention provides a method of manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor which improves the side profile of the first polysilicon layer between the core chip region and the dummy region during the patterning process, thereby preventing tailing of the gate electrode.
상기 목적을 달성하기 위하여 본 발명은 로직 트랜지스터와 PIP 커패시터를 갖는 반도체 소자를 제조하는 방법에 있어서, 반도체 기판의 활성 영역에 게이트 절연막을 형성하고 그 위에 제 1폴리실리콘층, 게이트간 절연막, 및 제 2폴리실리콘층을 차례로 증착하는 단계와, PIP 커패시터의 상부 전극 마스크를 이용한 식각 공정으로 제 2폴리실리콘층을 패터닝하여 반도체 기판의 중심인 코어 칩 영역에 상부 전극을 형성함과 동시에 반도체 기판의 바깥쪽 더미 영역에 더미 상부 패턴을 형성하는 단계와, 동일한 마스크를 이용한 식각 공정으로 게이트간 절연막을 패터닝하여 코어 칩 영역에 게이트간 절연막 패턴을 형성함과 동시에 더미 영역에 더미 절연막 패턴을 형성하는 단계와, PIP 커패시터의 하부 전극 마스크 및 로직 트랜지스터의 게이트 전극 마스크를 이용한 식각 공정으로 제 1폴리실리콘층을 패터닝하여 코어 칩 영역에 하부 전극, 게이트 전극을 각각 형성함과 동시에 더미 영역에 더미 하부 패턴을 형성하는 단계를 포함한다.SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device having a logic transistor and a PIP capacitor, comprising: forming a gate insulating film in an active region of a semiconductor substrate, and forming a first polysilicon layer, an inter-gate insulating film, and Depositing a second polysilicon layer in sequence and etching the second polysilicon layer by an etching process using an upper electrode mask of the PIP capacitor to form an upper electrode in a core chip region, which is the center of the semiconductor substrate, and at the same time Forming a dummy upper pattern in the dummy region, forming an inter-gate insulating film pattern in the core chip region by patterning the inter-gate insulating film in an etching process using the same mask, and forming a dummy insulating film pattern in the dummy region; The bottom electrode mask of the PIP capacitor and the gate electrode of the logic transistor. Patterning the first polysilicon layer as an etch process using a size to and forming a dummy pattern in a lower dummy region and simultaneously forming a lower electrode, a gate electrode in the core chip region, respectively.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명에 따른 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면 본 발명에 따른 반도체 소자 공정은 다음과 같다.3A to 3E are process flowcharts for sequentially explaining a method of manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor according to the present invention. Referring to these drawings, a semiconductor device process according to the present invention is as follows.
우선 도 3a에 도시된 바와 같이, STI 등의 소자 분리 공정을 통해 반도체 기판(100)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(102)을 형성하고 이온 주입 공정을 통해 기판(100)의 활성 영역에 문턱 전압 조절 등의 도펀트를 이온 주입시킨다. 그리고 기판(100)의 활성 영역 전면에 게이트 절연막(104)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘층(106)을 증착한다. 그 다음 제 1폴리실리콘층(106) 상부에 PIP 커패시터의 게이트간 절연막(108)으로서 ONO를 증착하고 그 위에 상부 전극으로 사용되는 제 2폴리실리콘층(110)을 차례로 적층한다. 이때, 제 1 및 제 2폴리실리콘층(106, 110)은 언도프트 폴리실리콘(undoped polysilicon) 또는 도프트 폴리실리콘을 사용하는데, 언도프트 폴리실리콘의 경우 추가 도펀트 이온 주입 공정을 진행한다. 또한 미설명된 도면 부호 A는 로직 트랜지스터 및 PIP 커패시터를 갖는 반도체 소자가 실제 구동하는 반도체 기판의 코어 칩 영역이며 B는 반도체 소자가 실제 구동하지 않는 반도체 기판의 더미 영역이다. First, as shown in FIG. 3A, the device isolation layer 102 is formed through the device isolation process such as STI to separate the active region and the device isolation region of the silicon substrate 100. Dopants such as threshold voltage adjustment are ion implanted into the active region of 100). Then, a silicon oxide film (SiO 2) is deposited as a gate insulating film 104 on the active region of the substrate 100, and a first polysilicon layer 106 used as a gate electrode of a logic transistor and a lower electrode of a PIP capacitor is deposited thereon. do. Next, ONO is deposited as the inter-gate insulating film 108 of the PIP capacitor on the first polysilicon layer 106, and the second polysilicon layer 110 used as the upper electrode is sequentially stacked thereon. In this case, the first and second polysilicon layers 106 and 110 use undoped polysilicon or undoped polysilicon, and in the case of undoped polysilicon, an additional dopant ion implantation process is performed. In addition, reference numeral A denotes a core chip region of the semiconductor substrate which is actually driven by a semiconductor device having a logic transistor and a PIP capacitor, and B is a dummy region of the semiconductor substrate where the semiconductor device is not actually driven.
계속해서 도 3b에 도시된 바와 같이, PIP 커패시터의 상부 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(112)을 형성한다. 이때 포토레지스트 패턴(112)은 코어 칩 영역(A)에만 형성된다.3B, the photoresist pattern 112 is formed on the structure by performing a photo process using the upper electrode mask of the PIP capacitor. In this case, the photoresist pattern 112 is formed only in the core chip region A. FIG.
상기 포토레지스트 패턴(112)을 이용한 건식 식각 공정으로 제 2폴리실리콘층(110)을 패터닝하여 도 3c와 같이 코어 칩 영역(A)에 PIP 커패시터의 상부 전극(110a)을 형성함과 동시에 더미 영역(B)에 더미 상부 패턴(110b)을 형성한다. 그리고 동일한 마스크를 이용한 건식 식각 공정으로 게이트간 절연막(108)을 패터닝하여 코어 칩 영역(A)에 게이트간 절연막 패턴(108a)을 형성함과 동시에 더미 영역(B)에 더미 절연막 패턴(108b)을 형성한다. 그리고 포토레지스트 패턴(112)을 제거한다.The second polysilicon layer 110 is patterned by a dry etching process using the photoresist pattern 112 to form the upper electrode 110a of the PIP capacitor in the core chip region A as shown in FIG. A dummy upper pattern 110b is formed in (B). The inter-gate insulating film 108 is patterned by a dry etching process using the same mask to form the inter-gate insulating film pattern 108a in the core chip region A, and the dummy insulating film pattern 108b is formed in the dummy region B. Form. The photoresist pattern 112 is removed.
이어서 도 3d에 도시된 바와 같이, PIP 커패시터의 하부 전극과 로직 트랜지스터의 게이트 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(114)을 형성한다. 이때 포토레지스트 패턴(114)은 코어 칩 영역(A)뿐만 아니라 더미 영역(B)에 형성된다.3D, the photoresist pattern 114 is formed on the structure by performing a photo process using the lower electrode of the PIP capacitor and the gate electrode mask of the logic transistor. In this case, the photoresist pattern 114 is formed in the dummy region B as well as the core chip region A. FIG.
이러한 포토레지스트 패턴(114)을 이용한 건식 식각 공정을 진행하여 제 1폴리실리콘층(106) 및 게이트 절연막(104)을 패터닝하여 도 3e에 도시된 바와 같이 코어 칩 영역(A)의 기판(100)에 로직 트랜지스터의 게이트 전극(106c) 및 게이트 절연막 패턴(104c)을 형성함과 동시에 소자 분리막(102) 상부에 PIP 커패시터의 하부 전극(106a)을 형성한다. 그리고 더미 영역(B)의 소자 분리막(102)에도 더미 하부 패턴(106b)을 형성한다. 그런 다음 포토레지스트 패턴(114)을 제거한다.The dry etching process using the photoresist pattern 114 is performed to pattern the first polysilicon layer 106 and the gate insulating layer 104 to form the substrate 100 of the core chip region A as shown in FIG. 3E. The gate electrode 106c and the gate insulating film pattern 104c of the logic transistor are formed at the same time, and the lower electrode 106a of the PIP capacitor is formed on the device isolation layer 102. The dummy lower pattern 106b is also formed in the device isolation layer 102 of the dummy region B. Then, the photoresist pattern 114 is removed.
본 발명의 게이트 전극(106c) 및 하부 전극(106a)의 패터닝 공정시 코어 칩 영역(A)뿐만 아니라 더미 영역(B)의 제 1폴리실리콘층을 함께 패터닝한다. 즉, 이전 PIP 커패시터의 상부 전극 패터닝 공정시 코어 칩 영역(A)의 로직 트랜지스터 및 더미 영역(B)의 제 2폴리실리콘층을 모두 제거하였기 때문에 게이트 전극 패터닝 공정시 코어 칩 영역(A)과 더미 영역(B)의 제 1폴리실리콘층을 식각한다. 따라서 코어 칩 영역(A)의 게이트 전극(106c), 하부 전극(106a)과 더미 영역(B)의 더미 하부 패턴(106b)을 이루는 제 1폴리실리콘층이 함께 식각되므로 코어 칩 영역(A) 및 더미 영역(B)내 제 1폴리실리콘 패턴의 양호한 측면 프로파일을 얻을 수 있다.In the patterning process of the gate electrode 106c and the lower electrode 106a of the present invention, the first polysilicon layer of the dummy region B as well as the core chip region A is patterned together. That is, since the logic transistor of the core chip region A and the second polysilicon layer of the dummy region B are removed in the upper electrode patterning process of the previous PIP capacitor, the core chip region A and the dummy in the gate electrode patterning process are removed. The first polysilicon layer in region B is etched. Accordingly, since the first polysilicon layer constituting the gate electrode 106c, the lower electrode 106a of the core chip region A, and the dummy lower pattern 106b of the dummy region B is etched together, the core chip region A and A good side profile of the first polysilicon pattern in the dummy region B can be obtained.
도 4a 내지 도 4c는 종래 기술과 본 발명에 따라 제조된 엠베디드 반도체 소자의 게이트 전극의 측면 프로파일을 비교한 SEM 도면들이다. 이들 도면들을 참조하면, 순수 로직 트랜지스터의 게이트 전극 측면(도 4a의 202)과 본 발명에 따른 로직 트랜지스터의 게이트 전극 측면(도 4c의 206)이 서로 양호한 프로파일을 갖는데 반하여, 종래 기술에 의해 제 2폴리실리콘층의 패터닝시 더미 영역을 식각하지 않았을 경우 로직 트랜지스터의 게이트 전극 측면 프로파일(도 4b의 204)은 테일링 현상이 발생하게 됨을 알 수 있다. 4A to 4C are SEM views comparing side profiles of gate electrodes of an embedded semiconductor device manufactured according to the related art. Referring to these figures, the gate electrode side (202 of FIG. 4A) of the pure logic transistor and the gate electrode side (206 of FIG. 4C) of the logic transistor according to the present invention have a good profile with each other, and according to the prior art, When the dummy region is not etched when the polysilicon layer is patterned, the gate electrode side profile (204 of FIG. 4B) of the logic transistor may generate a tailing phenomenon.
이상 설명한 바와 같이, 본 발명은 코어 칩 영역의 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역의 제 2폴리실리콘층 및 게이트간 절연막을 함께 패터닝함으로써 이후 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지한다.As described above, according to the present invention, the second polysilicon layer and the inter-gate insulating layer of the dummy region are patterned together in the upper electrode patterning process of the PIP capacitor of the core chip region, thereby the core chip region and The side profile of the first polysilicon layer between the dummy regions is made good to prevent the tailing phenomenon of the gate electrode.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,1A to 1E are process flowcharts for sequentially explaining a method of manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor according to the prior art;
도 2는 종래 기술에 의한 로직 트랜지스터의 게이트 전극 패터닝 공정시 코어 칩 영역과 더미 영역간에 발생되는 패턴의 테일링 프로파일을 나타낸 도면,2 is a view illustrating a tailing profile of a pattern generated between a core chip region and a dummy region during a gate electrode patterning process of a logic transistor according to the prior art;
도 3a 내지 도 3e는 본 발명에 따른 PIP 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,3A to 3E are process flowcharts for sequentially explaining a method of manufacturing an embedded semiconductor device having a PIP capacitor and a logic transistor according to the present invention;
도 4a 내지 도 4c는 종래 기술과 본 발명에 따라 제조된 엠베디드 반도체 소자의 게이트 전극의 측면 프로파일을 비교한 SEM 도면들.4A to 4C are SEM views comparing side profiles of gate electrodes of embedded semiconductor devices manufactured according to the prior art and the present invention.
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