KR100505566B1 - Parallel Circulation Check Method for Subcode Q Data - Google Patents

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Abstract

서브코드 Q데이타의 병렬 순환 여유 검사 방법이 개시된다. 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법은, N비트 쉬프트 레지스터의 각 비트 값과, 입력되는 소정 비트의 서브코드 Q데이타를 논리 조합하여 순환 여유 검사 데이타를 생성하고, 생성된 순환 여유 검사 데이타로부터 에러의 유무를 검사하는 서브코드 Q데이타의 순환 여유 검사 방법에 있어서, 서브코드 Q데이타 중에서 N(1)비트씩 병렬 Q데이타를 인가하는 제 1 단계, 인가된 N비트 병렬 Q데이타와 쉬프트 레지스터 값을 논리조합하여 순환 여유 검사 데이타를 생성하는 제 2 단계, 생성된 순환 여유 검사 데이타가 모두 0인가를 판단하는 단계, 순환 여유 검사 데이타가 모두 0이면, 에러가 없는 것으로 판별하는 단계, 및 상기 순환 여유 검사 데이타에 0이 아닌 값이 존재하면, 에러가 있는 것으로 판별하는 단계를 구비하는 것을 특징으로 한다.A parallel cyclic margin checking method of subcode Q data is disclosed. In the parallel cyclic margin checking method of subcode Q data according to the present invention, a cyclic margin check data is generated by logically combining each bit value of an N-bit shift register with the input subcode Q data of a predetermined bit and generating the generated cyclic margin check data. In the cyclic margin checking method of subcode Q data for checking for error from the margin checking data, the first step of applying parallel Q data by N (1) bits in the subcode Q data and the applied N bit parallel Q data And a second step of generating a cyclic margin check data by logical combination of the shift register values, determining whether the generated cyclic margin check data is all zero, and determining that there is no error if the cyclic margin check data is all zero. And determining that there is an error if a non-zero value exists in the cyclic margin check data. Shall be.

Description

서브코드 Q데이타의 병렬 순환 여유 검사 방법Parallel Circulation Check Method for Subcode Q Data

본 발명은 콤팩트 디스크 시스템의 에러 정정에 관한 것으로서, 서브코드 Q데이타에 존재하는 에러 정정을 위한 순환 여유 검사 코드를 처리하는데 있어서 워드 단위의 병렬 처리가 가능한 서브코드 Q데이타의 병렬 순환 여유 검사 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to error correction in a compact disk system. It is about.

일반적으로 콤팩트 디스크에 기록되는 단일 프레임의 신호에는 사용자를 위해 디스크를 사용하기 쉽게 하기 위한 코드로서 서브코드가 포함된다. 서브코드는 각각 한 비트를 차지하는 P ~ W의 8개의 채널로 구성되며, 이들 채널 중에서 P채널 및 Q채널은 곡의 서두나 새로 설정된 순서에 따라 재생하는 프로그램을 가지는데 관련된다. 즉, 콤팩트 디스크 시스템에서는 서브코드(subcode)라는 데이타 영역에 정보를 실어 보내는데 이에 대해서는 특별한 에러 정정 코드가 없고, 서브코드 Q데이타에만 순환 여유 검사 코드(Cyclic Redundancy Check code : CRC)가 있어서 이를 점검하여 서브코드 Q데이타에 에러가 존재하는지를 검사한다.In general, a signal of a single frame recorded on a compact disc includes a subcode as a code for facilitating the use of the disc for a user. The subcode is composed of eight channels of P to W each occupying one bit, and among these channels, the P channel and the Q channel are related to having a program which plays at the beginning of a song or in a newly set order. That is, in a compact disk system, information is sent to a data area called a subcode, and there is no special error correction code. There is a cyclic redundancy check code (CRC) only in the subcode Q data. Check for errors in the subcode Q data.

도 1은 종래의 CRC 회로를 설명하기 위한 회로도로서, 16개의 플립플롭들(11 ~ 16)로 이루어진 쉬프트 레지스터(110)와 제 1 배타적 오아 게이트(120), 제 2 배타적 오아 게이트(140) 및 제 3 배타적 오아 게이트(160) 및 DOSEM 게이트(180)로 이루어진다.FIG. 1 is a circuit diagram illustrating a conventional CRC circuit, including a shift register 110 consisting of 16 flip-flops 11 to 16, a first exclusive ora gate 120, a second exclusive ora gate 140, and A third exclusive OR gate 160 and a DOSEM gate 180.

제 3 배타적 오아 게이트(160)는 데이타 입력 단자 DIN으로부터 순차적으로 입력되는 데이타들과 제 16 플립플롭(26)의 출력을 배타적 논리합이고, 배타적 논리합된 결과를 제 1 플립플롭(11), 제 1 배타적 오아 게이트(120) 및 제 2 배타적 오아 게이트(140)로 인가한다. 쉬프트 레지스터(110)의 플립플롭들(11 ~ 26)은 클럭 신호(CK)에 응답하여 입력된 데이타를 출력한다. 앤드 게이트(180)는 16개의 플립플롭들(11 ~ 26)의 각각의 출력들을 입력하여 논리곱하고, 논리곱된 결과를 출력 신호로서 출력 단자 OUT를 통하여 출력한다. 즉, 쉬프트 레지스터(110)의 최종적인 출력이 모두 0이면, 출력 단자 OUT를 통하여 출력되는 데이타는 0이 되고, 에러가 없는 것으로 판별되며, 만약 0이 아닌 값이 하나라도 있으면, 0이 출력되지 않으므로 에러가 있는 것으로 판별할 수 있다.The third exclusive OR gate 160 is the exclusive OR of the data sequentially input from the data input terminal DIN and the output of the sixteenth flip-flop 26, and the exclusive OR of the result is the first flip-flop 11, the first. Application to the exclusive oar gate 120 and the second exclusive oar gate 140. The flip-flops 11 to 26 of the shift register 110 output the input data in response to the clock signal CK. The AND gate 180 inputs and outputs each of the outputs of the 16 flip-flops 11 to 26, and outputs the result of the AND multiplication as an output signal through the output terminal OUT. That is, if the final output of the shift register 110 is all 0, the data output through the output terminal OUT is 0, and it is determined that there is no error. If any non-zero value is 0, 0 is not output. Therefore, it can be determined that there is an error.

일반적인 서브코드 Q데이타에 적용된 CRC 다항식 g(x)는 다음과 같다.The CRC polynomial g (x) applied to general subcode Q data is as follows.

[수학식 1][Equation 1]

g(x) = x16 + x12 + x5 + 1g (x) = x 16 + x 12 + x 5 + 1

도 1에 도시된 CRC 회로에서 수행되는 CRC 처리 방법 즉, CRC 데이타 생성 과정을 수학식으로 표현하면 다음과 같다.A CRC processing method, that is, a CRC data generation process, performed in the CRC circuit shown in FIG. 1 is represented as follows.

[수학식 2][Equation 2]

Figure pat00001
Figure pat00001

여기에서, b는 쉬프트 레지스터(110)를 나타내고, a는 입력 데이타를 나타내고, [ ]는 위치를 나타낸다. 따라서, bn은 n번째 쉬프트 레지스터 값을 나타내고,

Figure pat00002
는 배타적 논리합을 나타낸다.Here, b represents the shift register 110, a represents input data, and [] represents a position. Thus, b n represents the nth shift register value,
Figure pat00002
Denotes an exclusive OR.

수학식 1에 나타난 바와 같이, 종래에는 데이타를 한 비트씩 입력하며 96비트의 서브코드 Q를 처리하기 위해서는 상술한 수학식을 96번 반복해야 한다. 따라서, 종래의 CRC 처리는 서브코드 Q데이타의 비트 단위로 이루어지기 때문에 처리속도가 늦어진다는 문제점이 있다.As shown in Equation 1, in order to process the 96-bit subcode Q by inputting data one bit at a time, the above-described equation must be repeated 96 times. Therefore, the conventional CRC processing is performed in the unit of bits of the subcode Q data, so that there is a problem that the processing speed is slow.

본 발명이 이루고자 하는 기술적 과제는, 서브코드 Q데이타에 존재하는 에러 검출을 위한 CRC 코드를 병렬로 처리하는 서브코드 Q데이타의 병렬 순환 여유 검사 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a parallel cyclic margin checking method for subcode Q data in which CRC codes for error detection present in subcode Q data are processed in parallel.

상기 과제를 이루기 위해, 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법은, N비트 쉬프트 레지스터의 각 비트 값과, 입력되는 소정 비트의 서브코드 Q데이타를 논리 조합하여 순환 여유 검사 데이타를 생성하고, 생성된 순환 여유 검사 데이타로부터 에러의 유무를 검사하는 서브코드 Q데이타의 순환 여유 검사 방법에 있어서, 서브코드 Q데이타 중에서 N(1)비트씩 병렬 Q데이타를 인가하는 제 1 단계, 인가된 N비트 병렬 Q데이타와 쉬프트 레지스터 값을 논리조합하여 순환 여유 검사 데이타를 생성하는 제 2 단계, 생성된 순환 여유 검사 데이타가 모두 0인가를 판단하는 단계, 순환 여유 검사 데이타가 모두 0이면, 에러가 없는 것으로 판별하는 단계, 및 순환 여유 검사 데이타에 0이 아닌 값이 존재하면, 에러가 있는 것으로 판별하는 단계로 구성되는 것이 바람직하다.In order to achieve the above object, the parallel cyclic margin checking method of the subcode Q data according to the present invention comprises a logical combination of each bit value of the N-bit shift register and the subcode Q data of the predetermined bit to be input. A cyclic redundancy check method for generating subcode Q data for generating an error from the generated cyclic redundancy check data, the first step of applying parallel Q data by N (1) bits in the subcode Q data. A second step of generating a cyclic redundancy check data by logically combining the N-bit parallel Q data and the shift register value, determining whether the generated cyclic redundancy check data is all zero, and if the cyclic redundancy check data is all zero, an error occurs. And determining that there is an error if a non-zero value exists in the cyclic margin check data. It is preferable property.

이하, 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings, a method for checking the parallel cyclic margin of the sub code Q data according to the present invention will be described as follows.

도 2는 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법을 설명하기 위한 플로우차트로서, N비트의 병렬 Q데이타를 인가하는 단계(제 200 단계), 병렬 Q데이타와 쉬프트 레지스터 값을 논리조합하여 CRC 데이타를 생성하는 단계(제 220 단계) 및 CRC 데이타가 모두 0인가를 판단하고, 모두 0이면, 에러가 없는 것으로 판별하고, 0이 아닌 값이 존재하면 에러가 있는 것으로 판별하는 단계(제 240 ~ 280 단계)로 구성된다.FIG. 2 is a flowchart for explaining a method for checking a parallel cyclic margin of subcode Q data according to the present invention, which includes applying N bits of parallel Q data (step 200), and logic parallel Q data and a shift register value. Combining to generate CRC data (step 220) and determining whether the CRC data are all zero, determining that there is no error if all zeros, and determining if there is an error if a non-zero value exists ( 240 to 280 steps).

도 1에 도시된 종래의 서브코드 Q데이타의 CRC 회로를 이용하여 16비트의 데이타를 차례로 계산하면, 16비트의 병렬 데이타를 처리할 수 있는 계산식으로 얻을 수 있다.By sequentially calculating 16 bits of data using the CRC circuit of the conventional subcode Q data shown in FIG. 1, a calculation formula capable of processing 16 bits of parallel data can be obtained.

우선, 도 1에 도시된 종래의 CRC 회로와 수학식 1에 따라서 16비트의 입력 데이타 a0 ~ a15를 순차적으로 인가했을 때의 출력값을 계산하여 16비트의 병렬 데이타를 처리하는 계산식을 얻는 과정을 상세히 설명한다.First, in accordance with the conventional CRC circuit shown in FIG. 1 and Equation 1, a process of obtaining an expression for processing 16-bit parallel data by calculating an output value when sequentially applying 16-bit input data a0 to a15 is described in detail. Explain.

데이타 입력 단자를 통해 a0가 입력되면, 제 3 배타적 오아 게이트(160)에는 a0가 출력되고, 제 1 배타적 오아 게이트(120)와 제 2 배타적 오아 게이트(140)에는 a0가 입력된다. 따라서, 쉬프트 레지스터(110)의 각 플립플롭(11 ~ 26)(b[0] ~ b[15])에는 각각 다음과 같은 값들이 생성된다.When a0 is input through the data input terminal, a0 is output to the third exclusive ora gate 160 and a0 is input to the first exclusive ora gate 120 and the second exclusive ora gate 140. Accordingly, the following values are generated in each of the flip-flops 11 to 26 (b [0] to b [15]) of the shift register 110.

bn[15] = bn -1[14]b n [15] = b n -1 [14]

Figure pat00003
Figure pat00003

여기서, bn은 n번째 쉬프트 레지스터 값을 나타내고, a는 입력 데이타를 나타낸다. 또한, 데이타 a1이 입력되면, 각각의 쉬프트 레지스터 값은 다음과 같이 표시된다.Where b n represents the nth shift register value and a represents the input data. Further, when data a1 is input, each shift register value is displayed as follows.

bn[15] = bn -1[13]b n [15] = b n -1 [13]

bn[14] = bn -1[12]b n [14] = b n -1 [12]

Figure pat00005
Figure pat00005

Figure pat00006
Figure pat00006

Figure pat00007
Figure pat00007

Figure pat00008
Figure pat00008

Figure pat00009
Figure pat00009

Figure pat00010
Figure pat00010

Figure pat00011
Figure pat00011

Figure pat00012
Figure pat00012

Figure pat00013
Figure pat00013

Figure pat00014
Figure pat00014

Figure pat00015
Figure pat00015

Figure pat00016
Figure pat00016

Figure pat00017
Figure pat00017

Figure pat00018
Figure pat00018

Figure pat00019
Figure pat00019

따라서, 상기의 수학식을 이용하면, 서브코드 Q데이타를 한 비트씩 입력하는 것이 아니라 16비트씩 병렬로 입력하여 처리하는 것이 가능하게 된다.Therefore, using the above equation, it is possible to input and process subcode Q data in parallel by 16 bits instead of inputting bit by bit.

상술한 전개 과정과 도 2에 도시된 플로우차트를 이용하여 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법을 설명하면, 우선 96비트의 서브코드 Q데이타 중 N비트씩 병렬 데이타를 인가한다(제 200 단계). 바람직하게는 16비트씩 병렬 데이타를 인가하여 처리하도록 되어 있으나, 처리 방법을 구현하기에 따라서 4비트 또는 8비트 즉, 바이트 단위로 병렬 데이타를 인가하여 처리하는 것이 가능하다. 인가된 병렬 데이타들은 상기의 수학식에서 나타난 바와 같이 해당하는 비트의 쉬프트 레지스터 값들과 배타적 오아 게이트에서 배타적 논리합되고, 배타적 논리합된 결과는 CRC를 검사하기 위한 데이타로서 생성된다(제 220 단계). 즉, 클럭신호(CK)에 응답하여 16비트씩 6번의 병렬 데이타가 입력되어 96비트의 Q데이타가 모두 입력되고, 상기의 과정을 통하여 쉬프트 레지스터(110)의 각 플립플롭(b[0] ~ b[15])에 생성된 값들을 검사하면 에러 발생 여유를 검출할 수 있다. 즉, 96비트의 서브코드 Q데이타를 수학식 1에 나타난 다항식으로 나누어 그 나머지를 CRC 검사 데이타로 이용한다. 결과적으로 상기의 과정으로부터 도출된 다음의 수학식을 이용한다.Referring to the parallel cyclic margin checking method of subcode Q data according to the present invention using the above-described development process and the flowchart shown in FIG. 2, first, parallel data is applied by N bits among 96-bit subcode Q data. (Step 200). Preferably, the data is processed by applying parallel data by 16 bits. However, according to the implementation of the processing method, it is possible to apply and process the parallel data by 4 bits or 8 bits, that is, byte units. The applied parallel data are exclusive OR in the shift register values of the corresponding bit and the exclusive OR gate as shown in the above equation, and the exclusive OR is generated as data for checking the CRC (step 220). That is, in response to the clock signal CK, six parallel data are input by 16 bits, and all 96 bits of Q data are input, and the respective flip-flops b [0] to the shift register 110 are processed through the above process. Checking the values generated in b [15]) can detect the margin of error occurrence. That is, the 96-bit subcode Q data is divided by the polynomial shown in Equation 1 and the rest is used as CRC check data. As a result, the following equation derived from the above process is used.

[수학식 3][Equation 3]

Figure pat00020
Figure pat00020

Figure pat00021
Figure pat00021

상기의 수학식 3으로부터 생성된 CRC 데이타를 검사하면, 서브코드 Q데이타에 에러가 존재하는지의 유무를 판별할 수 있다. 즉, 96비트의 Q데이타를 처리하여 최종적으로 생성된 16비트의 CRC 데이타가 모두 0인지를 판단하고(제 240 단계), 모두 0이면, 에러가 없는 것으로 판별한다(제 260 단계). 만약, 0이 아닌 값이 존재하면, 서브코드 Q데이타 중에서 에러가 있는 것으로 판별한다(제 280 단계).Examining the CRC data generated from Equation 3 above, it is possible to determine whether or not an error exists in the subcode Q data. That is, it is determined whether the 16-bit CRC data generated by processing 96-bit Q data is all zero (step 240). If all are zero, it is determined that there is no error (step 260). If a non-zero value exists, it is determined that there is an error in the subcode Q data (step 280).

따라서, 수학식 3을 이용하여 워드 단위로 병렬로 처리하면, 종래의 방법보다 16배 빠르게 에러 검출이 가능하게 된다. 즉, 96비트 서브코드 1블럭을 처리하는데 종래의 방식으로 96n시간이 소요되었다면, 본 발명에 따른 CRC 방법에서는 6n의 시간만으로 처리할 수 있다.Therefore, when the parallel processing is performed in word units using Equation 3, error detection can be performed 16 times faster than the conventional method. That is, if 96n time is required to process one block of 96-bit subcode, the CRC method according to the present invention can process only 6n time.

본 발명에 따르면, CRC 처리에 있어서 비트 단위가 아닌 바이트 단위 또는 워드 단위로 병렬 처리가 가능하도록 구현함으로써 종래의 CRC 처리 속도에 비해 16배로 개선될 수 있다는 효과가 있다.According to the present invention, the parallel processing is possible in the unit of byte or word rather than unit of bit in the CRC process, which can be improved by 16 times compared to the conventional CRC processing speed.

도 1은 종래의 서브코드 Q데이타의 병렬 순환 여유 검사 회로를 설명하기 위한 회로도이다.1 is a circuit diagram for explaining a conventional parallel cyclic margin test circuit of subcode Q data.

도 2는 본 발명에 따른 서브코드 Q데이타의 병렬 순환 여유 검사 방법을 설명하기 위한 플로우차트이다.2 is a flowchart for explaining a parallel cyclic margin checking method of subcode Q data according to the present invention.

Claims (2)

N비트 쉬프트 레지스터의 각 비트 값과, 입력되는 소정 비트의 서브코드 Q데이타를 논리 조합하여 순환 여유 검사 데이타를 생성하고, 상기 생성된 순환 여유 검사 데이타로부터 에러의 유무를 검사하는 서브코드 Q데이타의 순환 여유 검사 방법에 있어서,A cyclic margin check data is generated by logically combining each bit value of the N-bit shift register with the subcode Q data of a predetermined bit, and the subcode Q data for checking the presence or absence of an error from the generated cyclic margin check data. In the circulation margin inspection method, 상기 서브코드 Q데이타 중에서 N(1)비트씩 병렬 Q데이타를 인가하는 제 1 단계;A first step of applying parallel Q data by N (1) bits of the subcode Q data; 상기 인가된 N비트 병렬 Q데이타와 상기 쉬프트 레지스터 값을 논리조합하여 순환 여유 검사 데이타를 생성하는 제 2 단계;Generating a cyclic margin check data by logically combining the applied N-bit parallel Q data and the shift register value; 생성된 상기 순환 여유 검사 데이타가 모두 0인가를 판단하는 단계;Determining whether the generated cyclic margin check data are all zero; 상기 순환 여유 검사 데이타가 모두 0이면, 에러가 없는 것으로 판별하는 단계; 및Determining that there is no error if the cyclic margin checking data is all zeros; And 상기 순환 여유 검사 데이타에 0이 아닌 값이 존재하면, 에러가 있는 것으로 판별하는 단계를 구비하는 것을 특징으로 하는 서브코드 Q데이타의 병렬 순환 여유 검사 방법.And determining that there is an error if there is a non-zero value in the cyclic margin check data. 제 1 항에 있어서, 상기 제 2 단계에서 순환 여유 검사 데이타는,The method of claim 1, wherein the cyclic margin inspection data in the second step, 수학식들;Equations;
Figure pat00022
Figure pat00022
Figure pat00023
Figure pat00023
Figure pat00024
Figure pat00024
 에 의해 생성되며,Is generated by 상기 b는 쉬프트 레지스터 값을 나타내고, 상기 a는 입력되는 데이타를 나타내는 것을 특징으로 하는 서브코드 Q데이타의 병렬 순환 여유 검사 방법.And b denotes a shift register value, and a denotes input data.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6083261A (en) * 1983-10-14 1985-05-11 Nippon Gakki Seizo Kk Reading circuit of subcode signal
JPH04125749A (en) * 1990-09-17 1992-04-27 Fujitsu Ltd Detection circuit for id number of rom
JPH0918354A (en) * 1995-07-04 1997-01-17 Oki Electric Ind Co Ltd Error detection code generator and error detector for cyclic redundancy checking system
KR970002631A (en) * 1995-06-29 1997-01-28 김주용 Cyclic redundancy check error detection and correction device using decoder
KR970050868A (en) * 1995-12-28 1997-07-29 김광호 Parallel CRC decoder
KR19980050154A (en) * 1996-12-20 1998-09-15 양승택 Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6083261A (en) * 1983-10-14 1985-05-11 Nippon Gakki Seizo Kk Reading circuit of subcode signal
JPH04125749A (en) * 1990-09-17 1992-04-27 Fujitsu Ltd Detection circuit for id number of rom
KR970002631A (en) * 1995-06-29 1997-01-28 김주용 Cyclic redundancy check error detection and correction device using decoder
JPH0918354A (en) * 1995-07-04 1997-01-17 Oki Electric Ind Co Ltd Error detection code generator and error detector for cyclic redundancy checking system
KR970050868A (en) * 1995-12-28 1997-07-29 김광호 Parallel CRC decoder
KR19980050154A (en) * 1996-12-20 1998-09-15 양승택 Selective Force CRC-32 Processing Encoder and Decoder and Parallel Processing Method

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