KR100501497B1 - Method for monitoring of low level interconnection process - Google Patents

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KR100501497B1 KR10-2002-0018892A KR20020018892A KR100501497B1 KR 100501497 B1 KR100501497 B1 KR 100501497B1 KR 20020018892 A KR20020018892 A KR 20020018892A KR 100501497 B1 KR100501497 B1 KR 100501497B1
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Abstract

본 발명은 상층부 도전체층과 하층부 도전체층간의 인터컨넥션 공정을 기하학적으로 구현하여 도전체층간의 인터컨넥션과 하층부 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상 유무를 모니터링하기 위한 것으로, 이를 위한 작용은 상층부 도전체층과 하층부 도전체층간에 인터컨넥션을 이루며, 상기 인터컨넥션을 구현하기 위해 인터컨넥션 공정을 거치며, 상기 인터컨넥션을 기하학적인 모양으로 구현하여 상기 인터컨넥션 공정의 이상 유무를 모니터링하는 것을 특징으로 한다. 따라서, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 모니터링을 통해 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 하층부 배선층을 세부적으로 확인할 수 있는 효과가 있다. The present invention is to monitor the presence or absence of the interconnection process by subdividing the interconnection between the conductor layer and the lower conductor layer respectively by geometrically implementing the interconnection process between the upper conductor layer and the lower conductor layer. An interconnection is formed between a conductor layer and a lower conductor layer, and an interconnection process is implemented to implement the interconnection, and the interconnection is implemented in a geometric shape to monitor an abnormality of the interconnection process. Therefore, it is possible to more accurately and quickly track and solve interconnection problems between layers, which could not be subdivided in the existing process control monitor pattern, and to check the existing interconnection film quality and the lower wiring layer in detail. It can be effective.

Description

하층부 인터컨넥션 공정의 모니터링 방법{METHOD FOR MONITORING OF LOW LEVEL INTERCONNECTION PROCESS}Monitoring method for lower layer interconnection process {METHOD FOR MONITORING OF LOW LEVEL INTERCONNECTION PROCESS}

본 발명은 하층부 인터컨넥션(interconnection) 공정의 모니터링 방법에 관한 것으로, 특히 상층부 도전체층과 하층부 도전체층간의 인터컨넥션 공정을 기하학적으로 구현하여 도전체층간의 인터컨넥션과 하층부 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상 유무를 모니터링(monotoring)할 수 있도록 하는 방법에 관한 것이다.통상적으로, 종래 반도체 소자 제조 공정은 메탈을 통한 메탈(metal to via to metal)의 저항을 모니터링하기 위한 패턴으로, 도 1을 참조하면, 종래 인터컨넥션 공정의 단면도를 도시한 도면이다.The present invention relates to a method for monitoring a lower interconnection process. In particular, the interconnection process between the upper conductor layer and the lower conductor layer is geometrically implemented to subdivide the interconnection between the conductor layers and the lower conductor layer, respectively. The present invention relates to a method for monitoring the abnormality of a process. In general, a conventional semiconductor device manufacturing process is a pattern for monitoring the resistance of metal to via to metal. Referring to the drawings, a cross-sectional view of a conventional interconnection process is shown.

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즉, 상층부 도전체층(1)과, 도전체층간의 인터컨넥션(2)과, 하층부 도전체층(3)에 대하여 도시한 도면으로, 패턴을 여러 개 반복하여 상층부와 하층부의 인터컨넥션 공정을 홀(Hole) 공정으로 구현시킨 저항을 모니터링하여 프로세스 이상 유무에 대하여 점검하는 기술인 바, 배선 공정 중 프로세스 컨트롤 모니터 패턴에 대하여 세분할 수 없으며, 또한 인터컨넥션 막질과 하층부 배선층에 대하여는 모니터링의 한계가 있어 세부적으로 알 수 없다는 문제점이 있었다.That is, the upper conductor layer 1, the interconnection between the conductor layers 2, and the lower conductor layer 3 are shown in the drawing. The pattern is repeated several times to perform the interconnection process of the upper and lower layers. ) It is a technology that checks for abnormal process by monitoring the resistance realized by the process, and it is not possible to subdivide the process control monitor pattern during the wiring process, and there is a limit of monitoring for the interconnection film quality and the lower wiring layer. There was a problem that can not.

이에, 근래의 반도체 소자 제조 공정은 반도체 칩의 사이즈가 점차적으로 소형화 추세임에 따라 이에 대응하여 패턴(pattern)의 사이즈도 줄어들고 있는 실정이다.Accordingly, in the recent semiconductor device manufacturing process, as the size of the semiconductor chip is gradually miniaturized, the size of the pattern is also reduced correspondingly.

이와 같이, 반도체 소자 및 패턴의 소형화에 따라 공정 기술 또한 발달하게 되어 각 도전체 막의 인터컨넥션 공정에 대하여 모니터링 해야할 필요가 있으며, 이를 통하여 상층부 도전체층간의 인터컨넥션과 하층부 도전체층간을 각각 세분화시켜 모니터링하는 방법이 요구된다. As the semiconductor device and the pattern are miniaturized, the process technology is also developed. Therefore, it is necessary to monitor the interconnection process of each conductor film. Through this, the interconnection between the upper conductor layers and the lower conductor layer are subdivided and monitored. How to do it is required.

따라서, 본 발명은 상술한 필요성에 의하여 안출된 것으로, 그 목적은 상층부 도전체층과 하층부 도전체층간의 인터컨넥션 공정을 기하학적으로 구현하여 도전체층간의 인터컨넥션과 하층부 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상 유무를 모니터링할 수 있도록 하는 하층부 인터컨넥션 공정의 모니터링 방법을 제공함에 있다.Accordingly, the present invention has been made in view of the necessity described above, and an object thereof is to geometrically implement an interconnection process between an upper conductive layer and a lower conductive layer to subdivide the interconnection between the conductive layers and the lower conductive layer, respectively. The present invention provides a method of monitoring a lower interconnection process that enables monitoring of abnormalities.

이러한 목적을 달성하기 위한 본 발명에서 하층부 인터컨넥션 공정의 모니터링 방법은 상층부 도전체층과 하층부 도전체층간에 인터컨넥션을 이루며, 상기 인터컨넥션을 구현하기 위해 인터컨넥션 공정을 거치며, 상기 인터컨넥션을 기하학적인 모양으로 구현하여 상기 인터컨넥션 공정의 이상 유무를 모니터링하는 것을 특징으로 한다.In the present invention, a method of monitoring a lower interconnection process forms an interconnection between an upper conductor layer and a lower conductor layer, passes through an interconnection process to implement the interconnection, and forms the interconnection in a geometric shape. It is implemented by monitoring the presence or absence of abnormality of the interconnection process.

이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the present invention.

도 2는 본 발명에 따른 모니터링을 위한 하층부 인터컨넥션 공정을 위한 단면도로서, 상층부 도전체층(10)과, 도전체층간의 인터컨넥션(20)과, 하층부 도전체층(30)으로 이루어져 있으며, 이 도전체층간의 인터컨넥션(20)은 인터컨넥션 공정을 거쳐 구현할 수 있다. 2 is a cross-sectional view for a lower layer interconnection process for monitoring according to the present invention, comprising an upper conductor layer 10, an interconnection 20 between the conductor layers, and a lower conductor layer 30. Interconnection 20 therebetween may be implemented through an interconnection process.

보다 상세하게 설명하면, 상층부 도전체층(10)과 하층부 도전체층(30)간의 도전체층간의 인터컨넥션(20)은 인터컨넥션 공정을 거쳐 구현하며, 그 형태는 홀(hole) 모양 이외의 기하학적인 모양으로 구현한다.여기서, 기하학적인 모양은, 도 2 및 도 3에 기재된 형태가 사각형이므로, 네변의 길이와 네각의 크기가 같은 정사각형, 네각의 크기가 같은 직사각형, 네변의 길이가 같은 마름모, 한쌍의 대변이 평행한 평행사변형, 한쌍의 대변이 평행한 사다리꼴의 모양 중 어느 하나의 형태를 의미한다. 그리고, 도전체층간의 인터컨넥션(20)은 베리어 메탈(barrier metal) 및 화학 증착(Chemical Vapor Deposition, CVD) 메탈을 이용한 인터컨넥션 공정을 거쳐 구현한다. 즉, 도전체층간의 인터컨넥션(20)을 구현하기 위한 베리어 메탈의 구조는 티타늄(Ti), 티타늄(Ti)/질화 티타늄(TiN)으로 이루어져 있으며, 혹은, 티타늄(Ti), 티타늄(Ti)/텅스텐 티타늄(TiW)으로 이루어져 있다. 이러한 구조를 통해 베리어 메탈의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 한다.In more detail, the interconnection 20 between the conductor layers between the upper conductor layer 10 and the lower conductor layer 30 is implemented through an interconnection process, and the shape thereof is a geometric shape other than a hole shape. Here, since the geometric shapes are rectangular in the shape described in FIGS. 2 and 3, squares having the same length of the four sides and squares of the four sides, rectangles having the same squares of the four sides, rhombuses having the same four sides, a pair of pairs The parallelogram of the stool is parallel, and the pair of stool is a trapezoidal shape in parallel. In addition, the interconnection between the conductor layers 20 is implemented through an interconnection process using a barrier metal and a chemical vapor deposition (CVD) metal. That is, the barrier metal structure for implementing the interconnection 20 between the conductor layers is made of titanium (Ti), titanium (Ti) / titanium nitride (TiN), or titanium (Ti), titanium (Ti) / Made of tungsten titanium (TiW). Through this structure, the wiring of the barrier metal is processed, and then the annealing for forming the alloy is provided.

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한편, 하층부 도전체층(30)의 구조는 세 가지의 경우로 분류되는데, 먼저, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있고, 다음으로, 하층부 도전체층(30)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있으며, 마지막으로, 하층부 도전체층(30)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어져 있다.이러한 구조를 통해 하층부 도전체층(30)의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 한다.상술한 바와 같이, 상층부 도전체층(10)과 하층부 도전체층(20)간의 인터컨넥션(20)을 구현하기 위한 인터컨넥션 공정의 이상 유무를 모니터링할 수 있다. On the other hand, the structure of the lower conductive layer 30 is classified into three cases, first, consisting of a layer of titanium (Ti) / aluminum (Al) / titanium (Ti) / titanium nitride (TiN), next, The lower conductive layer 30 has a structure of titanium (Ti) / titanium nitride (TiN) / aluminum (Al) / titanium (Ti) / titanium nitride (TiN). Finally, the lower conductive layer 30 is formed. The structure of is made of a layer of titanium (Ti) / titanium nitride (TiN) / aluminum (Al) / titanium nitride (TiN). Through this structure, the wiring of the lower conductor layer 30 is processed, As described above, the presence or absence of an interconnection process for implementing the interconnection 20 between the upper conductor layer 10 and the lower conductor layer 20 may be monitored.

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상기와 같이 설명한 본 발명은 상층부 도전체층과 하층부 도전체층간의 인터컨넥션 공정을 기하학적으로 구현하여 도전체층간의 인터컨넥션과 하층부 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상 유무를 모니터링함으로써, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 모니터링을 통해 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 하층부 배선층을 세부적으로 확인할 수 있는 효과가 있다. As described above, the present invention geometrically implements the interconnection process between the upper conductor layer and the lower conductor layer, subdivides the interconnection between the conductor layers and the lower conductor layer, respectively, and monitors the abnormality of the interconnection process. Through monitoring, it is possible to more accurately and quickly track and solve interconnection problems between layers, which could not be subdivided in the control monitor pattern. Also, it is possible to check the existing interconnection film quality and the lower wiring layer in detail. .

도 1은 종래 인터컨넥션 공정의 단면도를 도시한 도면이고,1 is a cross-sectional view of a conventional interconnection process,

도 2는 본 발명에 따른 하층부 인터컨넥션 공정의 모니터링 방법을 위한 단면도이다. 2 is a cross-sectional view for a monitoring method of a lower layer interconnection process according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 상층부 도전체층 20 : 도전체층간의 인터컨넥션10: upper conductor layer 20: interconnection between conductor layers

30 : 하층부 도전체층30: lower conductor layer

Claims (10)

하층부 인터컨넥션 공정의 모니터링 방법으로서, As a monitoring method of the lower layer interconnection process, 상층부 도전체층과 하층부 도전체층간에 인터컨넥션을 이루며,Make an interconnection between the upper conductor layer and the lower conductor layer, 상기 인터컨넥션을 구현하기 위해 인터컨넥션 공정을 거치며, Through the interconnection process to implement the interconnection, 상기 인터컨넥션을 기하학적인 모양으로 구현하여 상기 인터컨넥션 공정의 이상 유무를 모니터링하는 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.And monitoring the presence or absence of abnormality in the interconnection process by implementing the interconnection in a geometrical shape. 제 1 항에 있어서, The method of claim 1, 상기 인터컨넥션은, 베리어 메탈 및 화학 증착(CVD) 메탈을 이용한 인터컨넥션 공정을 거쳐 구현하는 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.The interconnection is a monitoring method for a lower layer interconnection process, characterized in that implemented through an interconnection process using a barrier metal and a chemical vapor deposition (CVD) metal. 제 1 항에 있어서, The method of claim 1, 상기 하층부 도전체층의 구조는, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)으로 이루어진 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.The structure of the lower conductor layer is titanium (Ti) / aluminum (Al) / titanium (Ti) / titanium nitride (TiN), characterized in that the monitoring method of the lower interconnection process. 제 1 항에 있어서, The method of claim 1, 상기 하층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)으로 이루어진 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.The structure of the lower conductive layer is titanium (Ti) / titanium nitride (TiN) / aluminum (Al) / titanium (Ti) / titanium nitride (TiN) monitoring method for the lower layer interconnection process. 제 1 항에 있어서, The method of claim 1, 상기 하층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)으로 이루어진 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.The structure of the lower conductor layer is titanium (Ti) / titanium nitride (TiN) / aluminum (Al) / titanium nitride (TiN) monitoring method of the lower layer interconnection process. 제 3 항 내지 제 5 항중 어느 한 항에 있어서, The method according to any one of claims 3 to 5, 상기 하층부 도전체층의 구조를 통해 상기 하층부 도전체층의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 하는 것을 특징으로 하는 하층부 인터컨넥션 공정의 모니터링 방법.And after the wiring of the lower conductive layer is processed through the structure of the lower conductive layer, to have an annealing for forming an alloy. 삭제delete 삭제delete 삭제delete 삭제delete
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KR19980033333A (en) * 1996-10-31 1998-07-25 윌리엄비.켐플러 ＴｉＮ ＡＡｌ membrane and its manufacturing method
KR19980081270A (en) * 1997-04-11 1998-11-25 조셉제이.스위니 Integrated Cdd / pd Al Flattening Method and Apparatus Using Ultra-thin Nucleation Layer

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