KR100498495B1 - 반도체 소자의 세정 시스템 및 이를 이용한 세정방법 - Google Patents

반도체 소자의 세정 시스템 및 이를 이용한 세정방법 Download PDF

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Abstract

실리콘 질화막 식각 배스를 포함하는 반도체 소자의 세정 시스템 및 이를 이용한 세정방법을 개시한다. 개시된 본 발명의 반도체 소자의 세정 시스템은, 소정의 케미컬이 수용되어 있는 다수의 식각 배스, 상기 다수의 식각 배스 사이에 각각 설치되어 탈이온수를 공급하는 세정 배스를 포함한다. 상기 다수의 식각 배스 중 어느 하나는 실리콘 질화막을 제거하기 위한 가열된 인산 용액을 수용하고 있고, 상기 가열된 인산 용액을 수용하는 식각 배스의 전단에는 웨이퍼의 온도를 상승시키기 위한 예열부가 구비되어 있다.

Description

반도체 소자의 세정 시스템 및 이를 이용한 세정방법{Cleansing system of semiconductor device and method for cleansing using the same}
본 발명은 반도체 소자의 세정 시스템 및 이를 이용한 세정방법에 관한 것으로, 보다 구체적으로는 실리콘 질화막 식각 배스(bath)를 포함하는 반도체 소자의 세정 시스템 및 이를 이용한 세정방법에 관한 것이다.
일반적으로 실리콘 질화막은 실리콘 산화막과 함께 반도체 소자의 대표적인 절연막으로서, STI(shallow trench isolation)와 같은 소자 분리막을 한정하기 위한 마스크층, 캐패시터의 유전막, 및 패시베이션막등으로 이용된다.
특히, 실리콘 질화막이 STI 마스크층으로 이용되는 경우, 실리콘 질화막과 웨이퍼 사이에 패드막으로서 실리콘 산화막이 개재되고, 이러한 실리콘 산화막 및 실리콘 질화막 적층물로 이루어진 STI 마스크층은 습식 식각에 의하여 스트립(strip)된다.
이때, 실리콘 산화막은 알려진 바와 같이 HF를 포함하는 케미컬에 의하여 제거되고, 실리콘 질화막은 인산(H3PO4) 용액에 의하여 제거되며, 각각의 케미컬에 의한 제거 공정 이후 웨이퍼 표면에 잔류하는 케미컬을 제거하기 위하여 탈이온수에 의한 세정 공정이 병행되어야 한다
여기서, 도 1을 참조하여, STI 마스크를 스트립하기 위한 종래의 세정 시스템 및 이를 이용한 세정 방법을 설명한다.
세정 시스템(10)은 실리콘 산화막 식각 배스(20), 실리콘 질화막 식각 배스(40) 및 세정 배스(30, 50)로 구성된다.
실리콘 산화막 식각 배스(20)는 실리콘 산화막을 식각하기 위한 케미컬, 예를 들어 HF 포함 용액을 수용하고 있다.
실리콘 질화막 식각 배스(40)는 실리콘 질화막을 식각하기 위한 케미컬, 예를 들어, 인산 용액을 수용하고 있다.
세정 배스(30,50)는 실리콘 산화막 식각 배스(20) 및 실리콘 질화막 식각 배스(40) 후단에 각각 위치하며, 웨이퍼 표면에 잔류하는 식각 케미컬을 제거한다. 이러한 세정 배스(30,50)는 신속한 제거 세정(이하, QDR:quick dumped rinse)이 이루어지는 배스로서, 탈이온수가 바닥으로부터 상부를 향하여 다수번 오버플로우된다.
상기한 세정 시스템(10)내에서 STI 마스크를 제거하는 방법은 다음과 같다.
실리콘 산화막 및 실리콘 질화막으로 구성된 STI 마스크가 형성된 웨이퍼(도시되지 않음)는 먼저, 실리콘 산화막 식각 배스(20)에 디핑(dipping)하여, 웨이퍼 표면의 실리콘 산화막을 제거한다. 실리콘 산화막이 제거된 웨이퍼는 세정 배스(30)로 이동하여, 웨이퍼 표면에 잔류할 수 있는 실리콘 산화막 식각 케미컬을 제거한다.
그후, 웨이퍼는 실리콘 질화막 식각 배스(40)에 디핑되어, 웨이퍼 표면의 실리콘 질화막을 제거한다. 다음, 웨이퍼를 세정 배스(50)로 이동하여, 웨이퍼 표면에 잔류할 수 있는 실리콘 질화막 식각 케미컬을 제거한다.
그러나, 상기한 반도체 소자의 세정 시스템(10)은 다음과 같은 문제점을 갖는다.
일반적으로 시스템의 구성상 각각의 식각 배스 및 세정 배스가 동일한 온도를 유지하는 것이 효율적이기는 하나, 실리콘 산화막 식각액인 HF 포함 용액은 상온 정도의 온도인 20 내지 25℃의 온도에서 균일한 식각 특성을 갖고, 실리콘 질화막 식각액인 인산 용액은 상온에서는 실리콘 질화막에 대한 식각률이 매우 낮으므로, 통상 가열된 상태인 150 내지 180℃의 온도 범위에서 실리콘 질화막을 식각한다.
이에따라, 종래의 세정 시스템은 실리콘 산화막을 제거하기 위한 케미컬의 온도와 실리콘 질화막을 제거하기 위한 케미컬의 온도를 상이하게 설정하고 있으며, 식각 배스 후단에 설치되는 세정 배스의 탈이온수의 온도 역시, 전 단계의 식각 케미컬의 온도에 상응하여 설정된다. 즉, 실리콘 산화막 식각 배스(10) 후단에 위치하는 세정 배스(20)는 실리콘 산화막 식각 케미컬의 온도를 감안하여 20 내지 25℃의 저온 탈이온수가 공급되고, 실리콘 질화막 식각 배스(40) 후단에 위치하는 세정 배스(50)는 실리콘 질화막 식각 케미컬의 온도 및 탈이온수의 증발을 감안하여 70 내지 90℃의 고온 탈이온수가 공급된다.
그러나, 실리콘 산화막 배스(20)내에서 실리콘 산화막의 식각을 마치고, 저온 탈이온수가 공급되는 세정 배스(30)에서 세정 처리된 웨이퍼들은 탈이온수의 온도에 따라 저온을 유지하게 되고, 이러한 웨이퍼들이 고온을 유지하는 실리콘 질화막 식각 배스(40)에 잠입되면, 실리콘 질화막 식각 케미컬 즉, 인산 용액의 온도를 강하시킨다.
이때, 인산 용액의 온도 강하 정도는 웨이퍼의 구경 및 웨이퍼의 개수가 증대될수록 더 커지게 되고(일반적으로, 25 내지 50매의 웨이퍼가 동시 처리됨), 실리콘 질화막 케미컬이 최적의 온도로 복원하는데 걸리는 시간(이하, 온도 복원 시간) 역시 웨이퍼의 구경 및 웨이퍼의 개수와 비례하여 장시간이 소요된다.
한편, 실리콘 질화막의 식각률은 실리콘 질화막 식각 케미컬, 즉, 인산 용액의 온도와 밀접한 관련이 있어, 인산 용액의 온도 변화에 따라 실리콘 질화막의 식각률이 변동된다. 이로 인하여, 인산 용액의 온도가 변화되는 상기 온도 복원 시간이 길어지면, 실리콘 질화막의 식각률의 변화도 심해져서, 실리콘 질화막의 과소 또는 과도 식각이 유발된다. 이에따라, 웨이퍼상에 실리콘 질화막이 잔류하거나, STI막의 가장자리에 위치하는 실리콘 질화막 라이너(liner)에 덴트(dent) 사이즈가 커지게 되어, 액티브 면적을 변형시킬 수 있다.
따라서, 본 발명의 목적은, 상기한 종래 문제점을 해결하기 위하여 안출된 것으로, 실리콘 질화막의 습식 식각시, 식각 케미컬의 온도 변화를 최소화하여, 균일한 실리콘 질화막의 식각률을 확보할 수 있는 반도체 소자의 세정 시스템을 제공하는 것이다.
또한, 본 발명의 다른 목적은 실리콘 질화막의 식각률의 변화를 줄일 수 있는 반도체 소자의 세정 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 세정 시스템은, 소정의 케미컬이 수용되어 있는 다수의 식각 배스, 상기 다수의 식각 배스 사이에 각각 설치되어 탈이온수를 공급하는 세정 배스를 포함하며, 상기 다수의 식각 배스 중 어느 하나는 실리콘 질화막을 식각하기 위하여 가열된 인산 용액을 수용하고 있고,상기 가열된 인산 용액을 수용하는 식각 배스의 전단에는 웨이퍼의 온도를 상승시키기 위한 예열부가 구비되어 있다.
상기 예열부는 여러 가지의 실시예로 구현될 수 있으며, 상기 예열부는 고온 가스를 분사하는 승온부, 세정 배스를 가열시키는 히터, 고온의 탈이온수를 공급하는 세정 배스 또는 고온 및 저온의 탈이온수를 모두 공급하는 세정 배스 등이 있을 수 있다.
이를 보다 자세히 설명하면, 예열부는 상기 세정 배스와 실리콘 질화막 식각 배스 사이에 설치되고, 상기 세정 배스에 의하여 세정된 웨이퍼에 고온의 비활성 가스를 분사하여 웨이퍼의 온도를 상승시키는 승온부일 수 있다.
또한, 예열부는 상기 실리콘 질화막 식각 배스 전단에 위치하는 세정 배스를 가열하기 위한 히터로서, 상기 세정 배스의 내부 또는 외부 설치될 수 있다.
또한, 예열부는 상기 세정 배스와, 상기 실리콘 질화막 식각 배스 사이에 설치되는 고온 세정 배스일 수 있다. 이 고온 세정 배스에는 150 내지 180℃ 온도의 탈이온수가 공급되는 것이 바람직하기는 하나, 상기 온도 범위에서는 탈이온수의 증발량이 많기 때문에, 약 70 내지 90℃의 탈이온수가 공급된다.
또한, 상기 예열부는 상기 실리콘 질화막 식각 배스 전단에 설치되는 세정 배스 자체일 수 있으며, 이 세정 배스에는 70 내지 90℃의 고온 탈이온수가 공급될 수 있다. 이때, 상기 고온 탈이온수가 공급되는 세정 배스는 70 내지 90℃로 조절된 외부의 탈이온수 공급원으로부터 고온의 탈이온수만이 공급된다.
또한, 상기 고온 탈이온수가 공급되는 세정 배스는 저온 탈이온수 공급 라인 및 고온 탈이온수 공급 라인이 연결되어 있어, 저온의 탈이온수를 공급한다음 고온의 탈이온수를 공급하거나, 저온의 탈이온수를 공급한다음 저온 및 고온의 탈이온수를 동시에 공급하거나, 또는 저온 탈이온수 공급없이 저온 및 고온의 탈이온수를 동시에 믹싱하여 공급할 수 있다.
상기 실리콘 질화막을 식각하기 위한 배스는 150 내지 180℃의 온도를 유지함이 바람직하다. 상기 예열부의 전단에 설치되는 식각 배스는 실리콘 산화막 식각 배스일 수 있고, 상기 실리콘 산화막 식각 배스는 HF 용액을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 세정 시스템은, 웨이퍼 상부의 실리콘 산화막을 식각하기 위한 케미컬을 수용하는 제 1 식각 배스, 상기 웨이퍼 상에 잔류하는 케미컬을 제거하기 위하여 탈이온수가 공급되는 제 1 세정 배스, 상기 웨이퍼 상부의 실리콘 질화막을 식각하기 위한 케미컬을 수용하는 제 2 식각 배스, 및 상기 웨이퍼 상부에 잔류하는 케미컬을 제거하기 위하여 탈이온수가 공급되는 제 2 세정 배스를 포함하며, 상기 제 1 식각 배스, 제 1 세정 배스 및 제 2 식각 배스는 순차적으로 높은 온도를 갖는다.
이때, 상기 제 1 세정 배스의 탈이온수 온도는 70 내지 90℃ 이고, 제 2 식각 배스의 실리콘 질화막 식각 케미컬의 온도는 150 내지 180℃임이 바람직하다.
상기 제 1 세정 배스의 내부 또는 외부에 제 1 세정 배스를 가열시키기 위한 히터가 구비되어 있다.
또한, 본 발명의 다른 견지에 따르면, 웨이퍼 상의 실리콘 산화막 및 실리콘 질화막을 식각 및 세정하는 방법으로서, 상기 웨이퍼 상의 실리콘 산화막을 케미컬에 의하여 식각하고, 상기 웨이퍼를 예열한다. 그리고나서, 상기 예열된 웨이퍼 상의 실리콘 질화막을 가열된 인산 용액에 디핑하여 식각한 후, 상기 웨이퍼 상에 잔류하는 인산 용액을 세정한다.
이때, 상기 실리콘 산화막을 식각하는 단계와, 상기 웨이퍼를 예열하는 단계 사이에, 상기 웨이퍼 표면에 잔류하는 실리콘 산화막 식각액을 세정하는 단계를 더 포함할 수 있다.
여기서, 상기 웨이퍼는 실리콘 산화막 식각, 예열 및 실리콘 질화막 식각이 진행될수록 온도가 점차 상승한다.
아울러, 상기 실리콘 산화막을 식각하는 단계는 20 내지 25℃에서 진행되고, 상기 웨이퍼를 예열하는 단계는, 70 내지 90℃의 온도에서 진행되며, 상기 실리콘 질화막을 식각하는 단계는 150 내지 180℃의 온도에서 진행되는 것이 바람직하다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
첨부한 도면 도 2는 본 발명의 일실시예에 따른 반도체 소자의 세정 시스템을 개략적으로 나타낸 블록도이다. 또한, 도 3 및 4는 본 발명의 다른 실시예에 따른 반도체 소자의 세정 시스템을 개략적으로 나타낸 블록도이다.
도 2에 도시된 바와 같이, 세정 시스템(100)은 실리콘 산화막 식각 배스(110), 예열부(120), 실리콘 질화막 식각 배스(140) 및 고온 세정 배스(150)를 포함한다.
실리콘 산화막 식각 배스(110)는 실리콘 산화막을 제거하기 위한 케미컬로 HF를 포함하는 용액, 예를 들어 NH4F + HF의 혼합액(이하, LAL 용액)을 수용하고 있다. 상기 LAL 용액은 온도에 비례하여 식각률이 증대하는 특징을 갖는다. 이에따라, 조절 가능한 식각량의 범위를 확보하기 위하여, 본 실시예에서는 실리콘 산화막 식각 배스(110), 즉 LAL 용액의 온도를 20 내지 30℃, 바람직하게는 25℃±0.5℃를 유지한다.
예열부(120)는 실리콘 산화막 식각을 마친 웨이퍼 표면을 세정하고, 웨이퍼의 온도를 승온시키는 장치로서, 다음의 여러 가지 형태로 구성될 수 있다.
첫째로, 예열부(120)는 세정 배스(125)와 세정된 웨이퍼의 온도를 상승시키는 승온부(130)를 포함할 수 있다. 여기서, 세정 배스(125)는 예를 들어, QDR 배스로서, 웨이퍼가 잠입되면, 저온의 탈이온수가 하부에서 상부를 향하여 오버플로우된다. 이때, 세정 배스(125), 즉, 세정 배스(125)에 공급되는 탈이온수는 상기 LAL 용액의 온도를 감안하여 20 내지 30℃의 저온을 유지할 수 있다. 한편, 승온부(130)는 실리콘 질화막 식각 배스(140)에 입력되기 전, 웨이퍼의 온도를 상승시키기 위한 장치로서, 세정 배스(125)와 실리콘 질화막 식각 배스(140) 사이에 배치될 수 있으며, 웨이퍼 잠입시, 고온의 비활성 가스가 공급되어, 웨이퍼의 온도를 상승시킨다. 이때, 승온부(130)는 웨이퍼의 온도가 세정 배스(125)의 온도보다는 높고, 실리콘 질화막 식각 배스(140)의 온도보다는 낮도록 고온의 비활성 가스를 공급한다.
둘째로, 예열부(120)는 세정 배스(125) 및 상기 세정 배스(125)를 가열하는 승온부(130)를 포함할 수 있다. 이때, 세정 배스(125)는 첫 번째 방식과 같이 QDR 배스일 수 있으며, 저온의 탈이온수가 공급된다. 한편, 승온부(130)는 예를 들어, 히터(heater)일 수 있으며, 도 3에 도시된 바와 같이, 세정 배스(125) 내부에 설치되거나, 도 4에 도시된 바와 같이 세정 배스(125) 외부에 설치되어, 세정 배스(125)를 가열한다. 이와같이 승온부(130)가 세정 배스(125)를 가열하므로써, 세정 배스(125)에 공급되는 탈이온수가 소정 온도까지 상승되고, 세정 배스(125)내에 디핑된 웨이퍼의 온도가 상승된다. 여기서, 승온부(130)는 상기 세정 배스(125)가 실리콘 산화막 식각 배스의 온도 이상, 실리콘 질화막 식각 배스의 온도 이하를 유지하도록 가열함이 바람직하다. 더욱 바람직하게는, 세정 배스(125)의 탈이온수가 후속의 실리콘 질화막 식각 배스(140)의 온도와 같도록 가열되는 것이 좋으나, 탈이온수가 100℃ 이상으로 가열되면 많은량이 증발되므로, 100℃ 이하, 예를 들어, 70 내지 90℃의 온도까지 가열시킨다.
셋째로, 예열부(120)는 도 5에 도시된 바와 같이, 저온 세정 배스(132) 및 고온 세정 배스(134)를 포함할 수 있다. 저온 세정 배스(132)는 웨이퍼 상에 잔류하는 실리콘 산화막 식각 케미컬을 제거하기 위한 배스로서, 상기 LAL용액의 온도와 비슷한 온도인 20 내지 30℃의 저온의 탈이온수가 공급되어, 저온을 유지한다. 고온 세정 배스(134)는 저온 세정을 마친 웨이퍼의 온도를 가열시키기 위한 세정 배스이다. 상기 고온 세정 배스(134)에는 상기 실리콘 질화막 식각 배스의 온도와 상응하는 온도의 탈이온수가 공급됨이 바람직하나, 상기한 이유에서와 같이, 70 내지 90℃ 온도의 탈이온수를 공급함이 바람직하다.
실리콘 질화막 식각 배스(140)는 실리콘 질화막을 제거하기 위한 케미컬, 즉, 인산 용액을 수용하고 있다. 이때, 인산 용액은 통상적으로 가열된 상태, 예를 들어 150 내지 180℃의 온도를 유지하고 있으며, 이에따라 실리콘 질화막 식각 배스(140) 역시 약 150 내지 180℃의 온도를 갖는다. 상기한 인산 용액은 20 내지 30℃의 온도에서 식각률이 너무 낮기 때문에 웨이퍼의 대량 생산에는 부적절하므로, 가열된 상태로 이용된다. 또한, 실리콘 질화막 식각 배스(140)는 인산 용액이 고온을 유지할 수 있도록 인산 용액을 가열하는 가열부(도시되지 않음)를 포함할 수 있다.
이에따라, 실리콘 산화막 식각 배스(110)와 예열부(120) 및 실리콘 질화막 식각 배스(140)는 순차적으로 높은 온도를 갖게 된다.
한편, 고온 세정 배스(150)는 웨이퍼 표면에 잔류하는 인산 용액을 제거하기 위한 배스로서, 고온의 탈이온수가 공급되는 배스이다. 이때, 고온 세정 배스(150)에 공급되는 탈이온수는 상기 인산 용액의 온도에 상응하는 온도로 공급됨이 바람직하나, 100℃ 이상에서는 상기 탈이온수가 증발될 수 있으므로, 100℃ 이하의 온도, 예를 들어 70 내지 90℃의 온도의 탈이온수를 공급한다.
이와같은 본 실시예의 세정 시스템에 의한 세정방법은 다음과 같다.
먼저, 실리콘 산화막 및 실리콘 질화막이 적층되어 있는 웨이퍼들을 20 내지 25℃의 LAL 용액이 수용되어 있는 실리콘 산화막 식각 배스(110)에 디핑한다. 그러면, 웨이퍼 상의 실리콘 산화막과 LAL 용액의 화학 반응에 의하여 웨이퍼 표면의 실리콘 산화막이 제거된다. 이때, 웨이퍼는 대구경 웨이퍼인 12인치 일 수 있고, 예를 들어 다수개의 웨이퍼가 실리콘 산화막 식각 배스(110)에 디핑될 수 있다.
그후, 실리콘 산화막이 제거된 웨이퍼들은 예열부(120)로 옮겨져서, 웨이퍼를 실리콘 질화막 식각 배스의 온도 또는 그 이하의 온도로 예열된다.
이를 보다 자세히 설명하면, 도 2와 같이 예열부(120)를 구성하는 경우, 웨이퍼는 저온(20 내지 30℃)의 탈이온수가 오버플로우되는 세정 배스(125)로 이동되어, 상기 탈이온수에 의하여 웨이퍼 표면에 잔류하는 LAL 용액 성분이 제거된다. 세정을 마친 웨이퍼들은 승온부(130)로 옮겨지고, 분사되는 고온의 비활성 가스에 의하여 소정 온도로 승온된다. 여기서, 웨이퍼는 세정 배스(125)의 온도보다는 높고, 실리콘 질화막 식각 배스(140)의 온도와 같거나 낮은 온도로 승온됨이 바람직하다.
한편, 도 3 및 도 4와 같이 예열부(120)를 구성하는 경우, 실리콘 산화막의 식각을 마친 웨이퍼는 세정 배스(125)로 이송된다. 이때, 세정 배스(125)는 내부 또는 외부에 설치된 승온부(130)에 의하여 탈이온수가 증발되지 않을 정도의 고온, 예를 들어 70 내지 90℃의 온도로 가열되므로, 세정 배스(125)내의 탈이온수 역시70 내지 90℃로 가열된다. 이에따라, 웨이퍼는 가열된 탈이온수에 의하여 LAL 용액의 세정과 동시에 70 내지 90℃의 온도로 승온된다.
또한, 도 5와 같이 예열부(120)를 구성하는 경우, 실리콘 산화막의 식각을 마친 웨이퍼는 저온(20 내지 30℃)의 탈이온수가 공급되는 저온 세정 배스(132)로 디핑되어, 웨이퍼 표면에 잔류하는 LAL 용액을 제거한다. 그후, 웨이퍼는 다시 고온(70 내지 90℃)의 탈이온수가 공급되는 고온 세정 배스(134)에 디핑되어, 70 내지 90℃의 온도로 승온된다.
실리콘 질화막 식각 배스(140)의 온도 또는 그 이하의 온도로 예열된 웨이퍼는 150 내지 180℃의 인산 용액이 수용되어 있는 실리콘 질화막 식각 배스(140)로 이송되고, 웨이퍼 표면의 실리콘 질화막은 상기 150 내지 180℃의 인산 용액과 반응하여 제거된다. 이때, 상기 웨이퍼들은 예열부(120)에 의하여 실리콘 질화막 식각 배스(140)의 온도, 또는 그 이하의 온도로 예열된 상태이므로, 고온의 인산 용액에 디핑되어도 인산 용액의 온도가 그리 많이 하강되지 않으며, 이에따라 인산 용액의 온도 복원 시간 역시 적게 소요된다.
여기서, 도 6은 본 발명의 일실시예에 따른 실리콘 질화막 식각시, 인산 용액의 온도 변화를 보여주는 그래프로서, 예열부(120)에 의하여 예를 들어 약 70 내지 90℃정도로 승온된 12인치 50매의 웨이퍼를 163℃ 인산 용액이 수용된 실리콘 질화막 식각 배스(140)에 디핑하였을때, 인산 용액의 온도 변화를 보여준다.
한편, 도 7은 종래 기술에 따른 실리콘 질화막 식각시 인산 용액의 온도 변화를 보여주는 그래프로서, 23℃의 상온에서 세정을 마친 12인치 웨이퍼 50매를 163℃ 인산 용액이 수용된 실리콘 질화막 식각 배스에 디핑하는 경우 인산 용액의 온도 변화를 나타낸다.
우선, 도 7과 같이, 저온 세정을 마친 12인치 50매의 웨이퍼를 인산 용액에 디핑하면, 인산 용액은 163℃에서 158.6℃로 강하되었고, 실리콘 질화막 식각 배스(140)내의 가열부(도시되지 않음)에 의하여 163℃로 다시 복원되는데 걸리는 시간은 8인치 웨이퍼의 복원 시간(약 180초)의 4.5배에 이르는 780초가 소요되었다.
한편, 본 발명의 도 6과 같이, 실리콘 질화막 식각 배스(140)에 웨이퍼를 잠입하기 전에, 12인치 50매의 웨이퍼를 승온부(130)에 의하여 70 내지 90℃의 온도로 승온시킨후, 실리콘 질화막 식각 배스(140)에 디핑시키면, 인산 용액은 163℃에서 160℃로 강하되었고, 다시 163℃까지 복원되는데 종래보다 2배 가량 빠른 300여초가 소요되었다.
이에따라, 본 발명과 같이 다수매의 대구경 웨이퍼를 실리콘 질화막 식각 배스(140)에 잠입하기 전에, 소정 온도로 승온시키면, 인산 용액의 온도 강하 정도 및 온도 복원 시간이 감소되어, 실리콘 질화막의 식각률의 변화를 최소화할 수 있다.
그후, 실리콘 질화막 식각 배스(140)에서 실리콘 질화막의 식각 공정을 마친 웨이퍼는 고온 세정 배스(150)로 이동되어, 고온(70 내지 90℃) 탈이온수의 오버플로우에 의하여 웨이퍼 표면에 잔류하는 인산 용액을 제거한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자의 세정 시스템을 보여주는 블록도이고, 도 9 및 도 10은 도 8의 제 1 고온 세정 배스를 보여주는 단면도이다.
본 실시예의 반도체 세정 시스템(200)은, 도 8에 도시된 바와 같이, 실리콘 산화막 식각 배스(210), 제 1 고온 세정 배스(220), 실리콘 질화막 식각 배스(230) 및 제 2 고온 세정 배스(240)를 포함한다.
실리콘 산화막 식각 배스(210)는 상술한 실시예와 같이, 실리콘 산화막을 식각하기 위한 케미컬, 예를 들어, LAL 용액을 수용하고 있다.
제 1 고온 세정 배스(220)는 고온의 탈이온수가 오버플로우되는 QDR 배스로서, 앞서 설명한 실시예의 예열부(120)에 해당한다. 이와같은 제 1 고온 세정 배스(220)에는 실리콘 산화막 식각 배스(210)의 온도보다는 높고, 실리콘 질화막 식각 배스(230)의 온도보다는 낮은 온도의 탈이온수가 공급된다. 상술한 바와 같이, 100℃ 이상에서 탈이온수가 증발되는 것을 감안하여, 제 1 고온 세정 배스(220)에는 70℃ 내지 90℃ 온도의 탈이온수가 공급됨이 바람직하다. 또한, 제 1 고온 세정 배스(220)에 공급되는 탈이온수의 온도를 실리콘 질화막 식각 배스(230)의 온도보다 낮게 설정하면, 웨이퍼가 저온에서 고온으로 단계적으로 변화되므로, 웨이퍼의 열적 스트레스를 감소시킬 수 있다.
이러한 제 1 고온 세정 배스(220)는 도 9에 도시된 바와 같이, 그 내부에 실질적인 세정 공정이 진행되는 씽크대(222)가 구비된다. 씽크대(222)는 고온의 탈이온수에 의하여 형태 변형이 일어나지 않도록 내열성 PVC(PolyVinyl Chloride) 소재로 제작된다. 씽크대(222)에는 저온 탈이온수 공급원(229a)과 연결되는 저온 탈이온수 공급 라인(224)과, 고온 탈이온수 공급권(229b)과 연결되는 고온 탈이온수 공급 라인(226)이 설치되어 있다. 각각의 저온 및 고온 탈이온수 공급 라인(224,226)에는 선택적으로 탈이온수가 공급되도록 밸브(225)가 설치되어 있다. 또한, 배스(220)에는 배출구(228)가 설치되어, 오버플로우된 탈이온수가 외부로 배출된다.
또한, 제 1 고온 세정 배스(220)는 도 10에 도시된 바와 같이, 저온 탈이온수 공급 라인의 구비없이, 상기 씽크대(222)에 고온 탈이온수 공급 라인(226)만이 설치될 수 있다.
실리콘 질화막 식각 배스(230)는 상술한 일실시예와 마찬가지로 150℃ 내지 180℃의 인산 용액을 수용하고 있다.
제 2 고온 세정 배스(240) 역시 QDR 배스로서, 고온 예를 들어 70 내지 90℃의 탈이온수가 공급된다. 이때, 제 2 고온 세정 배스(240)는 제 1 고온 세정 배스(220)와 동일한 구성을 가질 수 있다.
이와같은 본 실시예의 세정 시스템에 의한 세정방법은 다음과 같다.
실리콘 산화막 및 실리콘 질화막이 적층되어 있는 웨이퍼 상의 실리콘 산화막 및 실리콘 질화막을 스트립하기 위하여, 우선 다수의 웨이퍼들을 20 내지 30℃의 온도를 유지하는 실리콘 산화막 식각 배스(210)에 디핑한다. 그러면, 실리콘 산화막 식각 배스(210)내에 수용되어 있는 LAL 용액과 실리콘 산화막이 반응하여, 웨이퍼 상의 실리콘 산화막이 식각된다.
그후, 실리콘 산화막이 제거된 웨이퍼들은 인접 배치된 제 1 고온 세정 배스(220)로 옮겨져서, 웨이퍼 표면에 잔류할 수 있는 LAL 용액을 제거함과 동시에 70 내지 90℃의 탈이온수의 공급으로, 70 내지 90℃ 정도로 예열된다.
여기서, 제 1 고온 세정 배스(220)에서의 세정 공정을 보다 구체적으로 설명하면 다음과 같다.
우선, 제 1 고온 세정 배스(220)가 도 9와 같이 구성되는 경우, 고온의 탈이온수 공급 라인(226)을 밸브(225)에 의하여 폐쇄시킨 상태에서, 저온 탈이온수 공급 라인(224)에 의하여 저온(약 20 내지 30℃)의 탈이온수를 씽크대(222)로 오버플로우시켜서, 웨이퍼 표면에 잔류하는 LAL 용액을 제거한다. 그후에, 고온 탈이온수 공급원(229b)의 탈이온수의 온도를 약 70℃ 내지 90℃로 조절한 상태에서, 저온의 탈이온수 라인(224)의 밸브(225)를 폐쇄하고, 고온의 탈이온수 라인(226)의 밸브(225)를 개방하여, 씽크대(222)내로 고온의 탈이온수를 오버플로우시킨다. 이러한 고온의 탈이온수의 공급에 의하여 웨이퍼 온도가 상승된다.
또한, 제 1 고온 세정 배스(220)의 씽크대(222)내에 저온 탈이온수의 공급을 마친 후, 저온 및 고온 탈이온수 공급 라인의 밸브를 모두 개방하여, 저온 및 고온의 탈이온수를 씽크대(222)에 동시에 공급할 수 있다. 이때, 저온의 탈이온수 공급원(229a) 및 고온의 탈이온수 공급원(229b)은 별도로 온도를 설정하지 않고, 저온 및 고온 탈이온수의 혼합시, 원하는 온도, 예를 들어, 70 내지 90℃의 온도가 되도록 각각의 탈이온수의 유량을 조절한다. 그러면, 씽크대(222)내에서 저온 및 고온의 탈이온수가 소정 온도, 예를 들어 70 내지 90℃의 온도로 믹싱되어, 웨이퍼 온도가 상승된다.
또한, 도 10과 같이 제 1 고온 세정 배스(220)를 구성하는 경우, 외부의 고온 탈이온수 공급원(229b)로부터 탈이온수의 온도를 약 70 내지 90℃ 정도로 조절한다음, 고온 탈이온수 공급 라인의 밸브(225)를 개방하여, 씽크대(222)내에 고온의 탈이온수를 오버플로우 시킨다. 이에따라, 웨이퍼를 예열한다.
다음, 제 1 고온 세정 배스(220)에서 세정 처리된 웨이퍼는 실리콘 질화막 식각 배스(230)로 옮겨져, 웨이퍼상에 형성된 실리콘 질화막을 제거한다. 이때, 웨이퍼들은 제 1 고온 세정 배스(220)에 의하여 일정 온도만큼 상승되어 있는 상태이므로, 대구경 다수 매의 웨이퍼가 실리콘 질화막 식각 배스(230)에 디핑된다 하여도, 급격하게 온도 강하가 발생되지 않으며, 온도 복원 시간 또한 오래 소요되지 않는다.
그후, 웨이퍼 표면에 잔류할 수 있는 인산 용액을 제거하기 위하여, 웨이퍼들은 제 2 고온 세정 배스(240)로 옮겨져 세정 처리된다. 이때, 제 2 고온 세정 배스(240)의 세정 공정은 상기한 제 1 세정 공정 배스의 세정 공정 중 어느 하나의 방식으로 진행될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 실리콘 질화막 식각 배스에 웨이퍼를 잠입하기 전에, 예열부에 의하여 웨이퍼를 일정 온도만큼 승온시킨다음, 실리콘 질화막 배스에 잠입한다.
이에따라, 대구경의 웨이퍼 잠입으로 인한 인산 용액의 온도 강하 정도를 줄일 수 있으며, 인산 용액이 최적 온도로 복원되는 시간 역시 적게 소요된다. 이와같이 인산 용액이 최적 온도로 복원되는 시간이 감소됨에 따라, 실리콘 질화막의 식각률이 변화되는 구간도 감소된다.
따라서, 실리콘 질화막의 식각률 변화로 발생되는 실리콘 질화막의 잔류 및 불균일한 덴트 현상이 방지되어, 액티브 면적의 변형을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 종래의 반도체 소자의 세정 시스템을 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 세정 시스템을 개략적으로 나타낸 블록도이다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 세정 시스템을 개략적으로 나타낸 블록도이다.
도 6은 본 발명의 일실시예에 따른 실리콘 질화막 식각시, 인산 용액의 온도 변화를 보여주는 그래프이다.
도 7은 종래의 세정 시스템에서 실리콘 질화막 식각시 인산 용액의 온도 변화를 보여주는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 세정 시스템을 개략적으로 보여주는 블록도이다.
도 9 및 도 10은 도 8 제 1 고온 세정 배스를 개략적으로 보여주는 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100, 200 : 세정 시스템 110, 210 : 실리콘 산화막 식각 배스
120 : 예열부 125 : 저온 세정 배스
130 : 승온부 140, 230 : 실리콘 질화막 식각 배스
150, 220, 240 : 고온 세정 배스

Claims (18)

  1. 소정의 케미컬이 수용되어 있는 다수의 식각 배스; 및
    상기 다수의 식각 배스 사이에 각각 설치되어 탈이온수를 공급하는 세정 배스를 포함하며,
    상기 다수의 식각 배스 중 어느 하나는 실리콘 질화막을 식각하기 위하여 가열된 인산 용액을 수용하고 있고,
    상기 가열된 인산 용액을 수용하는 식각 배스의 전단에는 웨이퍼의 온도를 상승시키기 위한 예열부가 구비되어 있는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  2. 제 1 항에 있어서, 상기 예열부는 상기 세정 배스와 실리콘 질화막 식각 배스 사이에 설치되고, 상기 예열부는 상기 세정 배스에 의하여 세정된 웨이퍼에 고온의 비활성 가스를 분사하여 웨이퍼의 온도를 상승시키는 승온부를 포함하는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  3. 제 1 항에 있어서, 상기 예열부는 상기 실리콘 질화막 식각 배스 전단에 위치하는 세정 배스를 내부 또는 외부에서 가열시키는 히터인 것을 특징으로 하는 반도체 소자의 세정 시스템.
  4. 제 1 항에 있어서, 상기 예열부는 상기 세정 배스와, 상기 실리콘 질화막 식각 배스 사이에 설치되는 고온 세정 배스인 것을 특징으로 하는 반도체 소자의 세정 시스템.
  5. 제 1 항에 있어서, 상기 예열부는 상기 실리콘 질화막 식각 배스 전단에 설치되는 세정 배스 자체로서,
    상기 세정 배스에는 고온의 탈이온수가 공급되는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  6. 제 5 항에 있어서, 상기 고온의 탈이온수는 70 내지 90℃의 온도를 유지하는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  7. 제 5 항에 있어서, 상기 고온의 탈이온수가 공급되는 세정 배스는, 외부에서 미리 가열된 고온의 탈이온수가 공급되는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  8. 제 6 항에 있어서, 상기 고온의 탈이온수가 공급되는 세정 배스는, 저온 및 고온 탈이온수 공급 라인이 연결되어, 저온, 고온 또는 저온 및 고온의 탈이온수가 동시에 공급되는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  9. 제 1 항에 있어서, 상기 실리콘 질화막 식각 배스는 150 내지 180℃의 온도를 유지하는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  10. 제 1 항에 있어서, 상기 예열부의 전단에는 설치되는 식각 배스는 실리콘 산화막 식각 배스인 것을 특징으로 하는 반도체 소자의 세정 시스템.
  11. 제 10 항에 있어서, 상기 실리콘 산화막 식각 배스는 HF 용액을 포함하는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  12. 웨이퍼 상부의 실리콘 산화막을 식각하기 위한 케미컬을 수용하는 제 1 식각 배스;
    상기 웨이퍼 상에 잔류하는 케미컬을 제거하기 위하여 탈이온수가 공급되는 제 1 세정 배스;
    상기 웨이퍼 상부의 실리콘 질화막을 식각하기 위한 케미컬을 수용하는 제 2 식각 배스; 및
    상기 웨이퍼 상부에 잔류하는 케미컬을 제거하기 위하여 탈이온수가 공급되는 제 2 세정 배스를 포함하며,
    상기 제 1 식각 배스, 제 1 세정 배스 및 제 2 식각 배스는 순차적으로 높은 온도를 갖는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  13. 제 12 항에 있어서, 상기 제 1 세정 배스의 온도는 70 내지 90℃ 이고, 제 2 식각 배스의 온도는 150 내지 180℃인 것을 특징으로 하는 반도체 소자의 세정 시스템.
  14. 제 13 항에 있어서, 상기 제 1 세정 배스의 내부 또는 외부에 제 1 세정 배스를 가열하는 히터가 구비되어 있는 것을 특징으로 하는 반도체 소자의 세정 시스템.
  15. 웨이퍼 상의 실리콘 산화막 및 실리콘 질화막을 식각 및 세정하는 방법으로서,
    상기 웨이퍼 상의 실리콘 산화막을 케미컬에 의하여 식각하는 단계;
    상기 웨이퍼를 예열하는 단계;
    상기 예열된 웨이퍼 상의 실리콘 질화막을 가열된 인산 용액에 디핑하여 식각하는 단계; 및
    상기 웨이퍼 상에 잔류하는 인산 용액을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 세정방법.
  16. 제 15 항에 있어서, 상기 실리콘 산화막을 식각하는 단계와, 상기 웨이퍼를 예열하는 단계 사이에, 상기 웨이퍼 표면에 잔류하는 실리콘 산화막 식각 케미컬을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 세정방법.
  17. 제 15 항에 있어서, 상기 웨이퍼는 실리콘 산화막 식각, 예열 및 실리콘 질화막 식각이 진행될수록 온도가 점차 상승하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 실리콘 산화막을 식각하는 단계는 20 내지 25℃에서 진행되고,
    상기 웨이퍼를 예열하는 단계는, 70 내지 90℃의 온도에서 진행되며,
    상기 실리콘 질화막을 식각하는 단계는 150 내지 180℃의 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 세정방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903452B1 (ko) 2007-12-06 2009-06-18 주식회사 동부하이텍 반도체 습식 식각 장치 및 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1797221B (zh) * 2004-12-30 2010-05-12 鸿富锦精密工业（深圳）有限公司 湿蚀刻设备及湿蚀刻方法
KR100861360B1 (ko) * 2006-03-24 2008-10-01 주식회사 하이닉스반도체 질화막이 노출된 반도체웨이퍼에 대한 습식세정방법
JP4308865B2 (ja) * 2007-03-30 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子の製造方法、及び半導体素子の製造装置
US20110217848A1 (en) * 2010-03-03 2011-09-08 Bergman Eric J Photoresist removing processor and methods
US20120015523A1 (en) * 2010-07-15 2012-01-19 Jerry Dustin Leonhard Systems and methods for etching silicon nitride
CN102528651B (zh) * 2010-12-21 2014-10-22 中国科学院微电子研究所 化学机械抛光设备及其预热方法
US10283384B2 (en) 2015-04-27 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching etch layer and wafer etching apparatus
SG11202011718XA (en) * 2018-06-07 2020-12-30 Acm Res Shanghai Inc Apparatus and method for cleaning semiconductor wafers
US20230062572A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051507A (en) * 1974-11-18 1977-09-27 Raytheon Company Semiconductor structures
KR970022581A (ko) * 1995-10-25 1997-05-30 김광호 웨이퍼상에 형성된 질화막의 제거방법과 이에 사용되는 습식식각장치
US6399517B2 (en) * 1999-03-30 2002-06-04 Tokyo Electron Limited Etching method and etching apparatus
US6858084B2 (en) * 2000-10-26 2005-02-22 Ebara Corporation Plating apparatus and method
EP1251553B1 (en) * 2001-04-19 2004-07-21 Infineon Technologies SC300 GmbH & Co. KG Method of recycling a dummy silicon wafer
JP2004214243A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体ウェーハのエッチング方法及びエッチング装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903452B1 (ko) 2007-12-06 2009-06-18 주식회사 동부하이텍 반도체 습식 식각 장치 및 방법

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