KR100495198B1 - 전류 메모리 및 전류 메모리들을 구비하는 회로 장치 - Google Patents

전류 메모리 및 전류 메모리들을 구비하는 회로 장치 Download PDF

Info

Publication number
KR100495198B1
KR100495198B1 KR10-1999-7000714A KR19997000714A KR100495198B1 KR 100495198 B1 KR100495198 B1 KR 100495198B1 KR 19997000714 A KR19997000714 A KR 19997000714A KR 100495198 B1 KR100495198 B1 KR 100495198B1
Authority
KR
South Korea
Prior art keywords
current
memory
transistor
voltage
fine
Prior art date
Application number
KR10-1999-7000714A
Other languages
English (en)
Other versions
KR20000029643A (ko
Inventor
휴게스죤바리
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR20000029643A publication Critical patent/KR20000029643A/ko
Application granted granted Critical
Publication of KR100495198B1 publication Critical patent/KR100495198B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/028—Current mode circuits, e.g. switched current memories

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

전류 메모리 셀은 두 전원 공급 레일 사이에 직렬로 접속된 파인 MOS 메모리 트랜지스터(T1) 및 코스 MOS 메모리 트랜지스터(T2)를 구비한다. 이러한 전류 메모리 셀들은, 다이오드 접속되는 코스 및 파인 메모리 트랜지스터 양단간의 전압 강하의 합이 공급 전압과 동일하게 되도록 적절히 설계된다. 트랜지스터 포화 전압들을 선택하는데 유연성을 두면서 이러한 것을 달성하기 위하여 보조 전원 공급 레일(Vdda)은 전류 메모리 셀(3)의 바이어스 전류와 동일한 전류를 도통시키는, 두 개의 다이오드 접속된 트랜지스터(T5, T6) 양단간의 전압 강하를 기준으로 사용하여 발생된다.

Description

전류 메모리 및 전류 메모리들을 구비하는 회로 장치{Current memory and circuit arrangement comprising current memories}
본 발명은 두 개의 전원 공급 레일 사이에 직렬로 접속된 파인(fine) MOS 메모리 트랜지스터 및 코스(coarse) MOS 메모리 트랜지스터와, 클럭 주기의 제 1 부분동안 폐쇄되는 제 1 스위치를 통하여 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 입력과, 코스 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 제 1 부분의 첫 번째 부분 동안 폐쇄되는 제 2 스위치와, 파인 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 제 1 부분의 두 번째 부분 동안 폐쇄되는 제 3 스위치와, 클럭 주기의 제 2 부분동안 폐쇄되는 제 4 스위치를 통하여 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 출력을 포함하는 전류 메모리 셀에 관한 것이다.
본 발명은 또한 다수의 전류 메모리 셀을 구비하는 회로 장치에 관한 것이다.
그러한 전류 메모리 셀은 EP-A-608936(PHB 33830)에 공개되어 있다.
이들 전류 메모리 셀들은, 비활동 조건하에서 다이오드 접속된 코스 및 파인 트랜지스터들 양단간의 전압 강하의 합이 공급 전압과 매칭하도록 설계된다. 즉, Vgsn + Vgsp = Vdd이다. 이러한 조건은 메모리 커패시턴스와 함께 메모리 셀의 신호 대 잡음비를 결정하는 트랜지스터 포화 전압들의 선택에 의해 보장된다. 하지만, 때때로 레이아웃 기생 커패시턴스는 신호 대 잡음비의 설계치를 충족시키기 위하여 요구되는 것 보다 큰 전체 메모리 커패시턴스를 제공하며, 상기한 조건을 고수하면, 신호 대 잡음비의 설계치가 과도해지고 바람직하지 않은 높은 전력 소비가 야기된다.
보다 낮은 전력을 소비하면서 소정의 신호 대 잡음비를 달성하도록 Vgsn 및 Vgsp를 감소하는 대안적인 방법이 선택되는 경우, 이러한 것은 Vgsn 및 Vgsp의 합이 Vdd 보다 작아지는 결과가 된다. 이러한 환경하에서, 메모리 셀이 동작하는 동안, 합산 노드에서 코스 입력 위상으로부터 파인 입력 위상으로 그리고 다시 파인 입력 위상으로부터 그 출력 위상으로의 전압 점프가 있게 된다. 이러한 것은 전력 소비의 증가와 고조파 일그러짐을 포함하는 바람직하지 않은 특성을 발생시킨다.
도 1은 본 발명에 따른 스위치된 전류 메모리 셀의 예시적 실시예의 회로도.
도 2는 도 1의 스위치된 전류 메모리 셀에 이용되기 적합한 차동 증폭기의 회로도.
도 3은 본 발명에 따른 스위치된 전류 신호 처리 장치의 예시적 실시예의 회로도.
본 발명의 목적은 상술된 문제점의 적어도 일부를 완화시키고, 특히 보다 낮은 전력 소비를 갖는 서두에 기술된 형태의 전류 메모리 셀의 제공을 가능하게 하는 것이다.
본 발명은 두 개의 전원 공급 레일 사이에 직렬로 접속된 파인(fine) MOS 메모리 트랜지스터 및 코스(coarse) MOS 메모리 트랜지스터와, 클럭 주기의 제 1 부분동안 폐쇄되는 제 1 스위치를 통하여 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 입력과, 코스 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 제 1 부분의 첫 번째 부분 동안 폐쇄되는 제 2 스위치와, 파인 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 제 1 부분의 두 번째 부분 동안 폐쇄되는 제 3 스위치와, 클럭 주기의 제 2 부분동안 폐쇄되는 제 4 스위치를 통하여 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 출력을 포함하는 전류 메모리 셀에 있어서, 파인 및 코스 메모리 트랜지스터들의 게이트-소스 전압들의 합과 실질적으로 동일하게 되도록, 상기 전원 공급 레일들에 인가된 전압을 조절하는 수단이 제공되는 것을 특징으로 하는 전류 메모리 셀을 제공한다.
전류 메모리 셀에 전원을 공급하는 공급 레일들의 전압을 조절하고 그 전압을 전류 메모리 셀이 일부분을 형성하는 집적 회로내의 다른 회로에 인가되는 공급 전압과 독립하게 함으로써, 메모리 트랜지스터들에 대한 설계 파라미터들의 선택이 전체 공급 전압과는 독립적으로 이루어질 수 있게 된다.
전압 조절 수단은, 코스 및 파인 트랜지스터들과 매칭되며 다이오드 접속 및 직렬 접속되는 두 개의 부가 MOS 트랜지스터, 두 개의 부가 트랜지스터를 통해 바이어스 전류를 통과시키도록 배치된 바이어스 전류원, 두 개의 부가 트랜지스터 양단간의 전압의 합을 감지하기 위한 수단, 및 전원 공급 레일에 인가된 전압이 감지된 전압과 실질적으로 동일하게 되도록 하는 수단을 구비할 수 있다.
다이오드 접속된 두 개의 부가 트랜지스터를 통하여 바이어스 전류를 통과시킴으로써, 전류 메모리 셀에 요구되는 전압과 동일한 공급 전압이 발생될 수 있다. 이와 같이 두 개의 부가 트랜지스터 양단간의 전압은 Vgsn + Vgsp 와 같게 된다.
감지 수단은 차동 증폭기의 제 1 입력을 구비할 수 있으며, 상기 인가 전압과 감지 전압을 동일하게 하는 수단은 차동 증폭기의 제 2 입력 및 출력을 공급 레일들 중 한 레일에 결합하기 위한 수단을 구비할 수 있다.
증폭기의 출력은 제 5 트랜지스터의 게이트 전극에 접속될 수 있으며, 제 5 트랜지스터의 드레인 전극은 공급 레일들 중 한 레일에 접속되고, 그 소스 전극은 다른 보다 높은 전압 공급 레일에 접속된다.
이러한 방법에 있어서, 전류 메모리 셀의 공급 레일들에 인가된 전압은 두 다이오드 접속된 트랜지스터 양단간에 나타나는 전압으로 강요될 수 있다.
다수의 그러한 전류 메모리 셀에는 이러한 전원 공급 레일들에 인가된 전압을 조절하기 위한 공통 수단이 제공될 수 있다. 따라서, 완전한 스위치된 전류 신호 처리 시스템은 단일 전압 조절 회로에 의해 전압이 조절되는 공급 레일들을 가질 수 있다.
본 발명의 상술한 점과 다른 특징들 및 이점들은 실례로, 첨부된 도면들과 관련한 본 발명 실시예의 다음의 설명으로부터 명백할 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 스위치된 전류 메모리 셀은 동작시 입력 전류가 인가되는 입력(1) 및 저장된 입력 전류가 이용 가능하게 될 수 있는 출력(2)을 갖는다. 입력(1)은 제 1 스위치(S1)를 통하여 제 2 스위치(S2)와 제 3 스위치(S3)의 접점에 접속된다. 이러한 접점은 또한 P-채널 전계 효과 트랜지스터(T1)와 N-채널 전계 효과 트랜지스터(T2)의 드레인 전극들의 접점에 접속된다. 스위치(S2)의 다른쪽 단부는 트랜지스터(T2)의 게이트 전극에 접속되며, 한편 스위치(S3)의 다른쪽 단부는 트랜지스터(T1)의 게이트 전극에 접속된다. 트랜지스터(T2)의 소스 전극은 전원 공급 레일(Vss)에 접속된다. 트랜지스터들(T1 및 T2)의 드레인 전극들의 접점은 또한 제 4 스위치(S4)를 통하여 출력(2)에 접속된다. 트랜지스터(T1)의 소스 전극이 제 2 공급 레일(Vdda)에 접속되는 동안, 트랜지스터(T1)의 게이트는 또한 스위치(S5)를 통하여 바이어스 전위가 발생되는 p-채널 전계 효과 트랜지스터(T5)의 게이트 전극에 접속된다. 따라서 회로는 또한 상술된 유럽 특허 출원에 기술된 바와 같은 스위치된 전류 메모리 셀을 구비한다.
공급 레일(Vdda)은 P-채널 전계 효과 트랜지스터(T3)를 통하여 공급 레일(Vdd) 및 차동 증폭기(4)의 비반전 입력에 접속된다. 차동 증폭기(4)의 출력은 트랜지스터(T3)의 게이트 전극에 접속된다. 제 1 및 제 2 P-채널 전계 효과 트랜지스터(T4 및 T5) 및 N-채널 전계 효과 트랜지스터(T6)의 직렬 배치는 공급 레일들(Vdd 및 Vss) 사이에 접속된다. 트랜지스터(T4)의 게이트 전극은 동작시 기준 전압(Vref)이 인가되는 단자(5)에 접속된다. 트랜지스터(T5)의 게이트 전극은 그 드레인 전극에 접속되며, 트랜지스터(T6)의 게이트 전극은 그 드레인 전극에 접속된다. 이와 같이 트랜지스터들(T5 및 T6)은 직렬 접속된 다이오드들을 형성한다. 트랜지스터들(T4 및 T5)의 접점은 차동 증폭기(4)의 반전 입력에 접속된다. 트랜지스터들(T5 및 T6)에 의해 형성된 다이오드들의 접점은 스위치(S5)의 한 단부에 접속된다.
동작시, 트랜지스터들(T4, T5 및 T6)의 조합은 메모리 셀(3)에 의해 요구된 값들을 갖는 전압들을 발생한다. 메모리 셀(3)에 요구되는 바이어스 전류(J)는 바이어스 전압(Vref)의 적용에 의해 트랜지스터(T4)에서 먼저 발생되고, 이 전류는 또한 트랜지스터들(T5 및 T6)에 흐르게 된다. 트랜지스터(T5)는 트랜지스터(T1)와 매칭하도록 구성되고, 트랜지스터(T6)는 트랜지스터(T2)와 매칭하도록 구성된다. 트랜지스터들(T5 및 T6)은 둘 다 다이오드 접속되어 증폭기(4)의 반전 입력에서 발생된 전압은 Vx가 되며, 여기서 Vx = Vgsn + Vgsp이다. 즉, Vx는 스위치된 전류 메모리 셀(3)에 전압(Vdda)을 공급하는데 요구되는 값을 갖는다. 트랜지스터(T5)의 게이트 전극에서의 전압은 Vy가 되며, 여기에서 Vy = Vx - Vgsp이다. 즉, 공급 전압이 Vdda가 될 때 전압(Vy)은 전류(J)로 메모리 셀을 바이어스하는데 요구되는 값을 갖는다. 증폭기(4)의 비반전 입력에서의 전압은 증폭기(4) 및 트랜지스터(T3)에 의해 형성된 네가티브 피드백 루프의 작용에 의해 그 반전 입력에서의 전압으로 강요된다.
입력 위상(ø1a)으로 전류 메모리 셀이 동작하는 동안, 증폭기(4)는 트랜지스터(T3)의 게이트 전압을 조절하고 그에 따라 Vdda가 Vx와 동일하게될 때까지 전류는 전류 메모리 셀에 공급된다. 이러한 것은 J의 트랜지스터(T3)에서 드레인 전류를 규정한다. 결과적으로, 트랜지스터(T3)는 이러한 드레인 전류에서의 그 포화 전압이 전압 Vdd 및 Vdda 사이의 차이보다 작게 되도록 이루어진다. 위상(ø1b) 동안, 파인 메모리 트랜지스터(T1)는 다이오드 접속되고, Vdda 레일로부터 유사한 전류를 유입한다. 다음의 출력 위상(ø2)에서, Vdda에 흐르는 전류도 유사하게 된다. 실제로, 이러한 전류에서의 작은 변동은 트랜지스터 비이상성에 기인하여 사이클 전반에서 발생되고, 이러한 것은 디커플링 커패시터(Cdda)에 의해 없어질 수 있다.
도 2는 도 1에서 증폭기(4)로서 사용하기 적합한 차동 증폭기의 회로도이다. 도 2에 도시된 바와 같이, 차동 증폭기는 반전 입력(20) 및 비반전 입력(21)을 갖는다. 반전 입력은 N-채널 전계 효과 트랜지스터(T20)의 게이트 전극에 공급되고, 입력(21)은 N-채널 전계 효과 트랜지스터(T21)의 게이트 전극에 접속된다. 트랜지스터들(T20 및 T21)의 소스 전극들은 N-채널 전계 효과 트랜지스터(T22)의 드레인 전극에 공통 접속된다. 바이어스 전압(Vb)은 트랜지스터(T22)의 게이트 전극에 접속되고, 그 소스 전극은 전원 공급 레일(Vss)에 접속된다. 트랜지스터(T20)의 드레인 전극은 P-채널 전계 효과 트랜지스터(T23)의 드레인 전극 및 출력(22)에 접속된다. 트랜지스터(T23)의 소스 전극은 전원 공급 레일(Vdd)에 접속된다. 트랜지스터(T21)의 드레인 전극은 P-채널 전계 효과 트랜지스터(T24)의 드레인 및 게이트 전극에 접속되며, 트랜지스터(T24)의 소스 전극은 공급 레일(Vdd)에 접속된다. 트랜지스터(T23)의 게이트 전극은 트랜지스터(T24)의 게이트 전극에 접속된다.
이러한 것은 차동 증폭기의 간단한 형태가 되며, 트랜지스터(T22)는 트랜지스터들(T20 및 T21)에 의해 형성된 차동쌍의 테일(tail)에 공급되도록 전류원을 제공한다. 동작시, 입력(20)은 도 1의 트랜지스터들(T4 및 T5)의 드레인 전극의 접점에 접속되며, 입력(21)은 레일(Vdda)에 접속된다. 출력(22)은 트랜지스터(T3)의 게이트 전극에 접속된다.
도 3은 본 발명에 따른 스위치된 전류 신호 처리 장치의 실시예를 도시한다. 상기 장치는 전류 샘플들의 형태로 입력 신호를 수신하도록 배치된 입력(10)과 전류 샘플들의 형태로 출력 신호가 이용가능하게 되는 출력(11)을 구비한다. 신호 처리 블록(12)내에는, 예컨대, 적분기들, 지연 라인들, 미분기들 등을 구비하는 소망의 신호 처리용 구조를 형성하도록 상호 접속된 다수의 전류 메모리들(CM-1 내지 CM-n)이 제공된다. 도시된 예는 지연 라인을 설명하지만 실례로, C.Toumazou, J.B.Hughes 및 N.C.Battersby에 의해 편집되고, Peter Peregrinus Ltd.에 의해 출판된 "Switched Currents - an analogue technique for digital technology" 라는 제목의 텍스트북에 공개된 바와 같은 많은 다른 구성들이 가능하며, 이는 당업자들에게는 명확할 것이다. 전류 메모리 회로들(CM-1 내지 CM-n)과 전류 스케일링 회로들과 같은 가능한 다른 회로들도 두 공급 레일들(Vss 및 Vdda) 사이에 접속된다. 전류 메모리 회로들(CM) 각각은 코스 메모리 트랜지스터(TC)와 파인 메모리 트랜지스터(TF), 및 관련 스위치들(S10, S11, S12, S13 및 S14)을 구비한다. 이들 전류 메모리들의 구성 및 동작의 예로 EP-A-608936(PHB33830)을 참고할 수 있다.
스위치된 전류 신호 처리 회로(12)에 대한 정확한 동작 전압(Vdda)을 발생하기 위하여, 도 3에 도시된 바와 같이, 트랜지스터들(T10 내지 T13), 차동 증폭기(13) 및 저항(R1)을 구비하는 바이어스 회로가 제공된다. 단자(14)는 증폭기(13)의 반전 입력에 접속되며, 동작시, Vdd/2와 동일할 수 있는 기준 전압(Vref)은 단자(14)에 인가된다. 증폭기(13)의 출력은, 소스 전극들이 공급 레일(Vdd)에 접속되는 p-채널 전계 효과 트랜지스터들(T10 및 T11)의 게이트 전극들에 접속된다. 트랜지스터(T10)의 드레인 전극은 증폭기(13)의 비반전 입력에 접속되고, 저항(R)을 통하여 공급 레일(Vss)에 접속된다. 트랜지스터(T11)의 드레인 전극은 드레인 전극이 n-채널 전계 효과 트랜지스터(T13)의 드레인 전극에 접속되는 p-채널 전계 효과 트랜지스터(T12)의 소스 전극에 접속된다. 트랜지스터(T12)의 드레인 및 게이트 전극들은 트랜지스터(T13)의 게이트 전극에 공통 접속된다. 트랜지스터(T13)의 소스 전극은 공급 레일(Vss)에 접속된다. 이와 같이 트랜지스터들(T12 및 T13)은 다이오드들로서 접속되고 이들 접점에서 발생된 전압은 전류 메모리 클럭의 위상(ø1a 또는 ø2a) 동안 파인 메모리 트랜지스터들(TF-1 내지 TF-n)을 바이어스하는데 이용된다.
동작시, 기준 전압(Vref)이 단자(14)에 인가된다면, 증폭기의 작용은 트랜지스터(T10)의 드레인 전극에서의 전압을 Vref 쪽으로 향하게하고, 따라서 전류 J = Vref/R 은 트랜지스터(T10)를 구비하는 전류원에 의해 발생된다. 이러한 전류는 전류((n+1)J)를 발생하도록 구성된 트랜지스터(T11)에서 미러되며, 여기서 nJ는 처리 장치(12)내의 전체 회로에 의해 요구된 바이어스 전류이다. 부가적인 전류(J)는 각각의 파인 메모리 트랜지스터에 의해 요구된 바이어스 전압을 발생하도록 다이오드 접속 트랜지스터들(T12 및 T13)을 통해서 통과한다.
다수의 전류 메모리 셀이 레일(Vdda)에 접속되는 곳에서, 커패시터(Cdda)는 공급 레일들(Vdda 및 Vss)의 양단에 접속된다. 이것은 전류 메모리 셀들에서의 스위칭 작용에 기인하여 발생되는 전류의 어떠한 미세 변동도 평활화한다.
이러한 설명은 어떻게 공급 레일 전압(Vdda)이 개별 전류 메모리 셀(도 1)에 대해 발생될 수 있는지와 어떻게 그러한 장치가 그러한 전류 메모리 셀들(도 3)을 사용하는 일반적인 신호 처리 회로로 확장될 수 있는지를 보여주며, 전류 메모리 셀들은 필터와 같은 시스템을 구성할 수 있게하는 예컨대, 적분 또는 미분과 같은 기능들을 발생시키기 위해 어떤 소망의 방식으로 상호 접속된다. 그러한 전류 메모리 셀들이 이용될 수 있는 스위치된 전류 적분기들의 예들로는, 특히, EP-A-0412609(PHB33577), EP-A-0642095(PHB33873) 및 EP-A-0789921(PHB34006)을 참고할 수 있다. 그러한 전류 메모리 셀이 이용될 수 있는 스위치된 전류 미분기의 예들로는, 특히 EP-A-0416699(PHB33584) 및 EP-A-0750771(PHB33967)을 참고할 수 있다. 부가하여, 본 발명의 전류 메모리 회로가 내장될 수 있는 스위치된 전류 신호 처리 회로들의 다른 예들로서, C.Toumazou, J.B.Hughes 및 N.C.Battersby에 의해 편집되어, 1993년 Peter Peregrinus Ltd.에 의해 출판된 텍스트북 "SWITCHED-CURRENTS an analogue technique for digital technology"(ISBN 0 86341294 7)을 독자들은 참조할 수 있다. 명백히 회로는 p 및 n- 채널 장치들을 대체함으로써 극성이 반전될 수 있으며, 미분 회로들은 양쪽 극성의 회로들을 활용하여 구성될 수 있다. 차동 증폭기(4)의 형태는 어떠한 종래 구성이 될 수도 있으며, 단지 정확한 전원 공급 전압이 발생될 수 있는 기능을 이행하는 것이 요구된다.
본 발명의 설명으로부터, 당업자들에게는 다른 변경들이 가능하다는 것이 명확할 것이다. 이러한 변경들은 상기 설계 및 전기 또는 전자 회로들 및 그 성분들의 사용은 이미 공지되고, 여기에 이미 기술된 특징들을 대신하거나 그에 부가하여 이용될 수 있는 다른 특징들을 포함할 수도 있다. 청구 범위는 본 출원에 있어서 특정한 특징의 조합으로 나타내었지만, 본 출원에 기술된 발명의 범위는 또한 어떤 청구항이든 현재 청구된 바와 동일한 발명과 관련하는지의 여부와 본 발명에서 실행하고자 하는 동일한 기술적 문제의 일부 또는 전부를 완화시키는지의 여부와 상관없이, 당업자들에게는 명백할 이들 특징들중 하나 이상의 어떠한 보편화 또는 명시적이거나 또는 함축적으로 여기에 기술된 어떤 새로운 특징 또는 어떤 특징의 새로운 조합을 포함한다. 이로써, 본 출원인은 본 출원 또는 그로부터 야기된 어떤 다른 출원의 수행 중에 새로운 청구범위가 그러한 특징들 및/또는 그러한 특징들의 조합으로 나타낼 수 있다는 것을 알린다.

Claims (8)

  1. (정정)두 개의 전원 공급 레일 사이에 직렬로 접속된 파인(fine) MOS 메모리 트랜지스터 및 코스(coarse) MOS 메모리 트랜지스터와, 클럭 주기의 제 1 부분동안 폐쇄되는 제 1 스위치를 통하여 상기 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 입력과, 상기 코스 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 상기 제 1 부분의 첫 번째 부분 동안 폐쇄되는 제 2 스위치와, 상기 파인 메모리 트랜지스터의 게이트 및 드레인 전극 사이에 접속되며, 상기 제 1 부분의 두 번째 부분 동안 폐쇄되는 제 3 스위치와, 상기 클럭 주기의 제 2 부분동안 폐쇄되는 제 4 스위치를 통하여 상기 파인 및 코스 메모리 트랜지스터들의 드레인 전극들의 접점에 접속되는 출력을 포함하는 전류 메모리 셀에 있어서,
    상기 파인 및 코스 메모리 트랜지스터들의 게이트-소스 전압들의 합과 실질적으로 동일하게 되도록, 상기 전원 공급 레일들에 인가된 전압을 조절하는 수단이 제공되는 것을 특징으로 하는, 전류 메모리 셀.
  2. (정정) 제 1 항에 있어서, 전압 조절 수단은, 코스 및 파인 메모리 트랜지스터들과 매칭되며 다이오드 접속 및 직렬 접속되는 두 개의 부가 MOS 트랜지스터, 상기 두 개의 부가 트랜지스터를 통해 바이어스 전류를 통과시키도록 배치된 바이어스 전류원, 상기 두 개의 부가 트랜지스터 양단간의 전압의 합을 감지하기 위한 수단, 및 상기 전원 공급 레일에 인가된 전압이 감지된 전압과 실질적으로 동일하게 되도록 하는 수단을 구비하는, 전류 메모리 셀.
  3. (정정) 제 2 항에 있어서, 상기 감지 수단은 차동 증폭기의 제 1 입력을 구비하며, 상기 인가 전압과 감지 전압을 동일하게 하는 수단은 상기 차동 증폭기의 제 2 입력 및 출력을 공급 레일들 중 한 레일에 결합하기 위한 수단을 구비하는, 전류 메모리 셀.
  4. (정정) 제 3 항에 있어서, 상기 증폭기의 출력은 제 5 트랜지스터의 게이트 전극에 접속되며, 상기 제 5 트랜지스터의 드레인 전극은 상기 공급 레일들 중 한 레일에 접속되고, 그 소스 전극은 다른 보다 높은 전압 공급 레일에 접속되는, 전류 메모리 셀.
  5. (정정) 제 1 항에 청구된 전류 메모리 다수 셀을 구비하고, 상기 전류 메모리 셀들의 전원 공급 레일들에 인가되는 전압을 조절하기 위한 공통 수단을 갖는, 스위치된 전류 신호 처리 장치.
  6. (정정) 제 2 항에 청구된 전류 메모리 다수 셀을 구비하고, 상기 전류 메모리 셀들의 전원 공급 레일들에 인가되는 전압을 조절하기 위한 공통 수단을 갖는, 스위치된 전류 신호 처리 장치.
  7. (정정) 제 3 항에 청구된 전류 메모리 다수 셀을 구비하고, 상기 전류 메모리 셀들의 전원 공급 레일들에 인가되는 전압을 조절하기 위한 공통 수단을 갖는, 스위치된 전류 신호 처리 장치.
  8. (정정) 제 4 항에 청구된 전류 메모리 다수 셀을 구비하고, 상기 전류 메모리 셀들의 전원 공급 레일들에 인가되는 전압을 조절하기 위한 공통 수단을 갖는, 스위치된 전류 신호 처리 장치.
KR10-1999-7000714A 1997-05-30 1998-03-12 전류 메모리 및 전류 메모리들을 구비하는 회로 장치 KR100495198B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9711060.5 1997-05-30
GBGB9711060.5A GB9711060D0 (en) 1997-05-30 1997-05-30 Current memory and circuit arrangement comprising current memories

Publications (2)

Publication Number Publication Date
KR20000029643A KR20000029643A (ko) 2000-05-25
KR100495198B1 true KR100495198B1 (ko) 2005-06-14

Family

ID=10813215

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-7000714A KR100495198B1 (ko) 1997-05-30 1998-03-12 전류 메모리 및 전류 메모리들을 구비하는 회로 장치

Country Status (8)

Country Link
US (1) US6111438A (ko)
EP (1) EP0916139B1 (ko)
JP (1) JP2000515293A (ko)
KR (1) KR100495198B1 (ko)
DE (1) DE69816231T2 (ko)
GB (1) GB9711060D0 (ko)
TW (1) TW422977B (ko)
WO (1) WO1998054728A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130070344A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 데이터 센싱 회로 및 이를 포함하는 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2214018A (en) * 1987-12-23 1989-08-23 Philips Electronic Associated Current mirror circuit arrangement
GB2235799A (en) * 1989-09-06 1991-03-13 Philips Electronic Associated Differentiator circuit
EP0585505B1 (en) * 1992-06-26 2001-10-31 STMicroelectronics S.r.l. Low noise buffer
GB9301463D0 (en) * 1993-01-26 1993-03-17 Philips Electronics Uk Ltd Current memory
US5434534A (en) * 1993-11-29 1995-07-18 Intel Corporation CMOS voltage reference circuit
US5880606A (en) * 1995-12-01 1999-03-09 Lucent Technologies Inc. Programmable driver circuit for multi-source buses
US5872473A (en) * 1997-03-31 1999-02-16 Cypress Semiconductor Corp. Low speed driver for use with the universal serial bus

Also Published As

Publication number Publication date
EP0916139B1 (en) 2003-07-09
US6111438A (en) 2000-08-29
WO1998054728A1 (en) 1998-12-03
GB9711060D0 (en) 1997-07-23
TW422977B (en) 2001-02-21
EP0916139A1 (en) 1999-05-19
DE69816231D1 (de) 2003-08-14
KR20000029643A (ko) 2000-05-25
DE69816231T2 (de) 2004-04-15
JP2000515293A (ja) 2000-11-14

Similar Documents

Publication Publication Date Title
KR910001643B1 (ko) 승압회로
US6236194B1 (en) Constant voltage power supply with normal and standby modes
US6188212B1 (en) Low dropout voltage regulator circuit including gate offset servo circuit powered by charge pump
US6177785B1 (en) Programmable voltage regulator circuit with low power consumption feature
US5525897A (en) Transistor circuit for use in a voltage to current converter circuit
KR100326878B1 (ko) 증폭회로
JPH0542488Y2 (ko)
US5266887A (en) Bidirectional voltage to current converter
US11300985B2 (en) Voltage regulator
JPH06236697A (ja) アナログ電流メモリ装置
EP0116689A1 (en) Regulated substrate voltage generator
US5021730A (en) Voltage to current converter with extended dynamic range
US5814981A (en) Voltage circuit for generating multiple stable voltages
JP2818974B2 (ja) 基準電圧発生器
US11249501B2 (en) Voltage regulator
JPH04227515A (ja) 供給電流補償回路
JP3673715B2 (ja) ピークホールド回路
US4633101A (en) Semiconductor sample and hold switching circuit
KR100495198B1 (ko) 전류 메모리 및 전류 메모리들을 구비하는 회로 장치
US5136293A (en) Differential current source type d/a converter
JP2776285B2 (ja) 電流スイッチ回路
US5691579A (en) Current switching circuit operable at high speed without externally supplied reference bias
JPH03131916A (ja) 定電圧回路
US5978249A (en) High impedance signal conversion circuit and method
DE60107577D1 (de) Datadekodierung

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee