KR100492986B1

KR100492986B1 - 박막트랜지스터액정표시소자게이트구동회로

Info

Publication number: KR100492986B1
Application number: KR1019970041965A
Authority: KR
Inventors: 변재일
Original assignee: 삼성전자주식회사
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 2005-08-05
Also published as: KR19990018739A

Abstract

본 발명은 박막트랜지스터 액정표시소자 게이트 구동 회로애 관한 것이다. 본 발명은 외부로부터 입력되는 데이터 입력 신호의 전압 레벨을 변환하고 상기 데이터 입력 신호를 저장하는 쉬프트 레지스터, 및 상기 쉬프트 레지스터의 출력과 외부로부터 입력되는 리셋 신호를 입력하는 드라이버 버퍼를 구비한다. 상기 드라이버 버퍼는 상기 쉬프트 레지스터의 출력 신호와 상기 리셋 신호를 입력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호가 모두 하이 레벨일 때 로우 레벨의 출력 신호를 출력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호 중 어느 하나라도 로우 레벨이면 하이 레벨의 출력 신호를 출력하는 제1 및 제2 논리 게이트들, 및 상기 제1 및 제2 논리 게이트들의 출력신호들을 입력하며 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 로우 레벨이면 하이 레벨의 출력 신호를 출력하고 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 하이 레벨이면 로우 레벨의 출력 신호를 출력하는 인버터를 구비한다. 따라서, 박막트랜지스터 액정표시소자 게이트 구동회로의 초기 상태는 안정하게 된다.

Description

박막트랜지스터 액정표시소자 게이트 구동 회로{TFT LCD gate driving circuit}

본 발명은 박막트랜지스터(Thin Film Transistor;이하, TFT로 약함) 액정표시장치(Liquid Crystal Display;이하, LCD로 약함) 게이트 구동 회로에 관한 것으로 특히, 리셋(reset) 기능을 갖는 TFT LCD 게이트 구동 회로에 관한 것이다.

일반적인 평판 표시장치로서 사용되는 액정표시소자는 전기장에 의하여 분자 배열이 변화하는 액정의 광학적 성질을 이용하는 액정기술과 반도체기술을 융합한 표시장치이다. 이러한 LCD는, 각 화소를 온(on)/오프(off)시키는 스위치로서 TFT를 채용하고 있으며, 이 TFT의 온/오프에 의해 화소의 온/오프가 결정된다. TFT의 온/오프를 결정하기 위해 사용되는 게이트 구동회로는 화소들 각각에 형성되어 있는 TFT의 게이트들을 한 라인씩 차례대로 구동하여, 데이터가 소오스 구동단으로터 LCD의 각 화소로 전달되도록 하는 역할을 한다.

도 1은 종래의 TFT LCD 게이트 구동 회로의 회로도이다. 도 1을 참조하면, 종래의 TFT LCD 게이트 구동 회로(101)는 쉬프트 레지스터(Shif Register)(111) 및 레벨 쉬프터 버퍼(Level Shifter Buffer)(151)로 구성된다.

상기 쉬프트 레지스터(111)는 외부로부터 입력되는 데이터 입력 신호(Di)의 전압 레벨을 변환시켜서 데이터 출력 신호(Do1)로서 출력하고 상기 데이터 출력 신호(Do1)를 저장하는 것으로서, 제1 내지 제4 PMOS 트랜지스터들(121∼124)과 제1 및 제2 NMOS 트랜지스터들(131,132)로 구성된다.

상기 제1 PMOS 트랜지스터(121)의 소오스에 전원 전압(Vgg)이 인가되고, 그 게이트에는 상기 데이터 입력 신호(Di)가 인가되어 상기 데이터 입력 신호(Di)가 로우(low) 레벨이면 턴온(turn-on)된다.

상기 제2 PMOS 트랜지스터(122)의 소오스는 상기 제1 PMOS 트랜지스터(121)의 드레인에 연결된다.

상기 제1 NMOS 트랜지스터(131)의 드레인은 상기 제2 PMOS 트랜지스터(122)의 드레인에 연결되고 그 게이트로 상기 데이터 입력 신호(Di)가 인가되며 그 소오스에는 접지 전압(Vss)이 인가된다. 상기 제1 NMOS 트랜지스터(131)의 드레인으로부터 상기 데이터 출력 신호(Do1)가 출력된다. 상기 데이터 입력 신호(Di)가 하이 레벨이면 상기 제1 NMOS 트랜지스터(131)는 턴온되므로 상기 데이터 출력 신호(Do1)는 로우 레벨이 되고, 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 제1 NMOS 트랜지스터(131)는 턴오프되므로 상기 데이터 출력 신호(Do1)는 상기 제1 및 제2 PMOS 트랜지스터(121,122)에 의해 그 전압 레벨이 결정된다.

상기 제3 PMOS 트랜지스터(123)의 소오스에 전원 전압(Vgg)이 인가되고, 그 게이트에는 상기 데이터 입력 신호(Di)가 반전된 신호인 반전 데이터 입력신호(Dib)가 인가되어 상기 반전 데이터 입력 신호(Dib)가 로우 레벨이면 턴온된다.

상기 제4 PMOS 트랜지스터(124)의 소오스는 상기 제3 PMOS 트랜지스터(123)의 드레인에 연결되고 그 게이트에는 상기 데이터 출력 신호(Do1)가 인가된다. 상기 데이터 출력 신호(Do1)가 로우 레벨이면 상기 제4 PMOS 트랜지스터(124)는 턴온된다.

상기 제2 NMOS 트랜지스터(132)의 드레인은 상기 제4 PMOS 트랜지스터(124)의 드레인과 상기 제2 PMOS 트랜지스터(122)의 게이트에 공통으로 연결되고 그 게이트로 상기 반전 데이터 입력 신호(Dib)가 인가되며 그 소오스에는 접지 전압(Vss)이 인가된다. 상기 데이터 입력 신호(Dib)가 하이 레벨이면 상기 제2 NMOS 트랜지스터(132)는 턴온되므로 상기 제2 PMOS 트랜지스터(122)는 턴온되어 상기 제1 PMOS 트랜지스터(121)의 드레인의 전압을 상기 제1 NMOS 트랜지스터(131)의 드레인으로 전달한다. 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 제1 NMOS 트랜지스터(131)는 턴오프되므로 상기 제2 PMOS 트랜지스터(122)도 턴오프된다.

상기 쉬프트 레지스터(111)는 상기 데이터 입력 신호(Di)가 하이 레벨이면 상기 데이터 출력 신호(Do1)를 로우 레벨로서 출력시키고, 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 데이터 출력 신호(Do1)를 하이 레벨 즉, 상기 전원 전압(Vgg)에서 상기 제1 및 제2 PMOS 트랜지스터(121,122)의 문턱 전압(threshold voltage)을 감한 전압으로서 출력한다.

상기 레벨 쉬프터 버퍼(151)는 제1 및 제2 인버터들(153,155)과 제5 PMOS 트랜지스터(125) 및 제3 NMOS 트랜지스터(133)로 구성된다.

상기 제1 및 제2 인버터들(153,155)은 상기 데이터 출력 신호(Do1)를 버퍼링(buffering)한다.

상기 제5 PMOS 트랜지스터(125)와 상기 제3 NMOS 트랜지스터(133)는 하나의 인버터를 구성한다. 따라서 상기 제2 인버터(155)의 출력을 반전시켜서 게이트 드라이버 출력 신호(Do2)로서 출력한다. 상기 제5 PMOS 트랜지스터(125)의 소오스에 상기 전원 전압(Vgg)이 인가되고 그 게이트에 상기 제2 인버터(155)의 출력이 인가되어 상기 제2 인버터(155)의 출력이 로우 레벨이면 턴온된다. 상기 제3 NMOS 트랜지스터(133)의 드레인은 상기 제5 PMOS 트랜지스터(125)의 드레인에 연결되고 그 게이트에 상기 제2 인버터(155)의 출력이 인가되고 그 소오스에 상기 접지 전압(Vss)이 인가된다. 그리고 상기 제3 NMOS 트랜지스터(133)의 드레인으로부터 상기 게이트 드라이버 출력 신호(Do2)가 출력된다.

상술한 종래의 TFT LCD 게이트 구동 회로(101)는 초기 상태가 매우 불안하여 상기 게이트 드라이버 출력 신호(Do1)가 인가되는 액정패널 디스플레이의 구동 초기에 화질을 저하시킬 수가 있다. 상기 TFT LCD 게이트 구동 회로(101)의 초기 상태를 안정화시키기 위해서는 초기에 상기 TFT LCD 게이트 구동 회로(101)를 리셋시킬 수 있는 리셋 기능을 구비하는 것이 바람직하다.

본 발명이 이루고자 하는 기술적 과제는, 리셋 기능을 갖는 TFT LCD 게이트 구동회로를 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명은, 외부로부터 입력되는 데이터 입력 신호의 전압 레벨을 변환하고 상기 데이터 입력 신호를 저장하는 쉬프트 레지스터, 및 상기 쉬프트 레지스터의 출력과 외부로부터 입력되는 리셋 신호를 입력하는 드라이버 버퍼를 구비하며, 상기 드라이버 버퍼는 상기 쉬프트 레지스터의 출력 신호와 상기 리셋 신호를 입력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호가 모두 하이 레벨일 때 로우 레벨의 출력 신호를 출력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호 중 어느 하나라도 로우 레벨이면 하이 레벨의 출력 신호를 출력하는 제1 논리 게이트와, 상기 쉬프트 레지스터의 출력 신호와 상기 리셋 신호를 입력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호가 모두 하이 레벨일 때 로우 레벨의 출력 신호를 출력하고 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호 중 어느 하나라도 로우 레벨이면 하이 레벨의 출력 신호를 출력하는 제2 논리 게이트, 및 상기 제1 및 제2 논리 게이트들의 출력신호들을 입력하며 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 로우 레벨이면 하이 레벨의 출력 신호를 출력하고 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 하이 레벨이면 로우 레벨의 출력 신호를 출력하는 인버터를 구비하는 박막트랜지스터 액정표시소자 게이트 구동 회로를 제공한다.

바람직하기는, 상기 쉬프트 레지스터는 전원 전압이 소오스에 인가되고, 상기 데이터 입력 신호가 게이트에 인가되는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결된 제1 PMOS 트랜지스터와, 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 데이터 입력 신호가 게이트에 인가되며 접지 전압(Vss)이 소오스에 인가되는 제1 NMOS 트랜지스터와, 상기 전원 전압이 소오스에 인가되고, 상기 데이터 입력 신호가 반전된 신호인 반전 데이터 입력 신호가 게이트에 인가되는 제3 PMOS 트랜지스터와, 상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 데이터 출력 신호가 게이트에 인가되며 드레인으로부터 상기 레벨 쉬프터 버처의 출력 신호를 출력하는 제4 PMOS 트랜지스터와, 상기 제4 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 게이트에 공통으로 드레인이 연결되고 상기 반전 데이터 입력 신호가 게이트에 인가되며 상기 접지 전압이 소오스에 인가되는 제2 NMOS 트랜지스터를 구비한다.

바람직하기는 또한, 상기 인버터는 상기 제1 제어 신호가 게이트에 인가되고 전원 전압이 소오스에 인가되는 제5 PMOS 트랜지스터와, 상기 제5 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제2 출력 신호가 게이트에 인가되며 드레인으로부터 상기 인버터의 출력 신호가 출력되는 제6 PMOS 트랜지스터와, 상기 제6 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호가 게이트에 인가되는 제5 NMOS 트랜지스터와, 상기 제5 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 출력 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되는 제6 NMOS 트랜지스터로 구성한다.

상기 본 발명에 의해 TFT LCD 게이트 구동 회로의 초기 상태는 안정하게 된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 TFT LCD 게이트 구동 회로에 관해 상세히 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 TFT LCD 게이트 구동 회로의 회로도이다. 도 2를 참조하면, 본 발명의 TFT LCD 게이트 구동 회로(201)는 쉬프트 레지스터(211) 및 드라이버 버퍼(251)를 구비한다.

상기 쉬프트 레지스터(211)는 외부로부터 입력되는 데이터 입력 신호(Di)의 전압 레벨을 변환시켜서 데이터 출력 신호(Do1)로서 출력하고 상기 데이터 출력 신호(Do1)를 저장하는 것으로서, 제1 내지 제4 PMOS 트랜지스터들(221∼224)과 제1 및 제2 NMOS 트랜지스터들(231,232)로 구성된다.

상기 제1 PMOS 트랜지스터(221)의 소오스에 전원 전압(Vgg)이 인가되고, 그 게이트에는 상기 데이터 입력 신호(Di)가 인가되어 상기 데이터 입력 신호(Di)가 로우 레벨이면 턴온된다.

상기 제2 PMOS 트랜지스터(222)의 소오스는 상기 제1 PMOS 트랜지스터(221)의 드레인에 연결된다.

상기 제1 NMOS 트랜지스터(231)의 드레인은 상기 제2 PMOS 트랜지스터(222)의 드레인에 연결되고 그 게이트로 상기 데이터 입력 신호(Di)가 인가되며 그 소오스에는 접지 전압(Vss)이 인가된다. 상기 데이터 입력 신호(Di)가 하이 레벨이면 상기 제1 NMOS 트랜지스터(231)는 턴온되고, 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 제1 NMOS 트랜지스터(231)는 턴오프된다.

상기 제3 PMOS 트랜지스터(223)의 소오스에 전원 전압(Vgg)이 인가되고, 그 게이트에는 상기 데이터 입력 신호(Di)가 반전된 신호인 반전 데이터 입력신호(Dib)가 인가된다. 상기 제3 PMOS 트랜지스터(223)는 상기 반전 데이터 입력 신호(Dib)가 로우 레벨이면 턴온된다.

상기 제4 PMOS 트랜지스터(224)의 소오스는 상기 제3 PMOS 트랜지스터(223)의 드레인에 연결되고 그 게이트는 상기 제1 NMOS 트랜지스터(231)의 드레인에 연결된다. 따라서 상기 제1 NMOS 트랜지스터(231)의 드레인에 걸리는 전압이 하이 레벨이면 상기 제4 PMOS 트랜지스터(224)는 턴오프되고, 상기 제1 NMOS 트랜지스터(231)의 드레인에 걸리는 전압이 로우 레벨이면 상기 제1 NMOS 트랜지스터(231)는 턴온된다.

상기 제2 NMOS 트랜지스터(232)의 드레인은 상기 제4 PMOS 트랜지스터(224)의 드레인과 상기 제2 PMOS 트랜지스터(222)의 게이트에 공통으로 연결되고 그 게이트로 상기 반전 데이터 입력 신호(Dib)가 인가되며 그 소오스에는 상기 접지 전압(Vss)이 인가된다. 상기 제2 NMOS 트랜지스터(232)의 드레인으로부터 상기 데이터 출력 신호(Do1)가 출력된다. 상기 데이터 입력 신호(Dib)가 하이 레벨이면 상기 제2 NMOS 트랜지스터(232)는 턴온되므로 상기 데이터 출력 신호(Do1)는 로우 레벨이 되고, 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 제1 NMOS 트랜지스터(231)는 턴오프되므로 상기 데이터 출력 신호(Do1)는 상기 제1 및 제2 PMOS 트랜지스터들(221,222)에 의해 그 전압 레벨이 결정된다.

상기 데이터 입력 신호(Di)가 하이 레벨로 되면 상기 제1 NMOS 트랜지스터(231)가 턴온되므로 상기 데이터 출력 신호(Do1)는 액티브(active) 예컨대, 하이 레벨로 된다. 상기 데이터 입력 신호(Di)가 로우 레벨이면 상기 제1 NMOS 트랜지스터(231)는 턴오프되고 상기 제1 및 제2 PMOS 트랜지스터들(221,222)은 턴온되므로 상기 데이터 출력 신호(Do1)는 인액티브(inactive) 예컨대, 로우 레벨로 된다. 즉, 상기 데이터 입력 신호(Di)가 로우 레벨로 되면 상기 데이터 출력 신호(Do1)는 상기 전원 전압(Vgg)에서 상기 제1 및 제2 PMOS 트랜지스터들(221,222)의 문턱 전압을 감한 전압으로 된다.

상기 드라이버 버퍼(251)는 논리 회로(261) 및 인버터(271)를 구비한다.

상기 논리 회로(261)는 상기 데이터 출력 신호(Do1)와 상기 리셋 신호(ΦR)를 입력으로하고 제1 및 제2 출력 신호들(OUT1,OUT2)을 출력하며 상기 리셋 신호(ΦR)가 액티브 예컨대, 로우 레벨이면 상기 제1 및 제2 출력 신호들(OUT1,OUT2)은 액티브 예컨대, 하이 레벨로 되고 상기 리셋 신호(ΦR)가 인액티브 예컨대, 하이 레벨이면 상기 데이터 출력 신호(Do1)에 따른다. 즉, 상기 리셋 신호(ΦR)가 하이 레벨인 상태에서 상기 데이터 출력 신호(Do1)가 하이 레벨이면 상기제1 및 제2 출력 신호들(OUT1,OUT2)은 모두 로우 레벨로 되고, 상기 데이터 출력 신호(Do1)가 로우 레벨이면 상기제1 및 제2 출력 신호들(OUT1,OUT2)은 모두 하이 레벨로 된다.

상기 논리 회로(261)는 상기 데이터 출력 신호(Do1)와 상기 리셋 신호(ΦR)를 각각의 입력으로하고 각각 상기 제1 출력 신호(OUT1)와 상기 제2 출력 출력 신호(OUT2)를 출력하는 제1 및 제2 낸드 게이트들(263,265))로 구성한다.

상기 인버터(271)는 상기 제1 및 제2 출력 신호들(OUT1,OUT2)을 입력으로하여 상기 게이트 드라이버 출력 신호(Do2)를 출력하며 상기 제1 및 제2 출력 신호들(OUT1,OUT2)의 전압 레벨을 변환시킨다. 상기 인버터(271)는 제5 및 제6 PMOS 트랜지스터들(225,226)과 제3 및 제4 NMOS 트랜지스터들(233,234)을 구비한다.

상기 제5 PMOS 트랜지스터(225)의 소오스에 상기 전원 전압(Vgg)이 인가되고, 그 게이트에 상기 제1 출력 신호(OUT1)가 인가된다. 따라서 상기 제1 출력 신호(OUT1)가 로우 레벨이면 상기 제5 PMOS 트랜지스터(225)는 턴온되고, 상기 제1 출력 신호(OUT1)가 하이 레벨이면 상기 제5 PMOS 트랜지스터(225)는 턴오프된다.

상기 제6 PMOS 트랜지스터(226)의 소오스는 상기 제5 PMOS 트랜지스터(225)의 드레인에 연결되고 그 게이트로 상기 제2 출력 신호(OUT2)가 인가되며 그 드레인으로부터 상기 게이트 드라이버 출력 신호(Do2)가 출력된다. 상기 제2 출력 신호(OUT2)가 로우 레벨이면 상기 제6 PMOS 트랜지스터(226)는 턴온되고, 상기 제2 출력 신호(OUT2)가 하이 레벨이면 상기 제6 PMOS 트랜지스터(226)는 턴오프된다.

상기 제3 NMOS 트랜지스터(233)의 드레인은 상기 제6 PMOS 트랜지스터(226)의 드레인에 연결되고 상기 제2 출력 신호(OUT2)가 그 게이트에 인가된다. 따라서 상기 제2 출력 신호(OUT2)가 하이 레벨이면 상기 제3 NMOS 트랜지스터(233)는 턴온되고, 상기 제2 출력 신호(OUT2)가 로우 레벨이면 상기 제3 NMOS 트랜지스터(233)는 턴오프된다.

상기 제4 NMOS 트랜지스터(234)의 드레인은 상기 제3 NMOS 트랜지스터(233)의 소오스에 연결되고 상기 제1 출력 신호(OUT1)가 그 게이트에 인가되며 접지 전압(Vss)이 그 소오스에 인가된다. 따라서 상기 제1 출력 신호(OUT1)가 하이 레벨이면 상기 제4 NMOS 트랜지스터(234)는 턴온되고, 상기 제1 출력 신호(OUT1)가 로우 레벨이면 상기 제4 NMOS 트랜지스터(234)는 턴오프된다.

상기 인버터(271)는 상기 제1 및 제2 출력 신호들(OUT1,OUT2)을 반전시켜서 게이트 드라이버 출력 신호(Do2)로서 출력한다. 즉, 상기 제1 및 제2 출력 신호들(OUT1,OUT2)이 하이 레벨이면 상기 제3 및 제4 NMOS 트랜지스터들(233,234)이 턴온되므로 상기 게이트 드라이버 출력 신호(Do2)는 로우 레벨 즉, 상기 접지 전압(Vss)으로 되고, 상기 제1 및 제2 출력 신호들(OUT1,OUT2)이 로우 레벨이면 상기 제5 및 제6 PMOS 트랜지스터들(225,226)이 턴온되므로 상기 게이트 드라이버 출력 신호(Do2)는 하이 레벨 즉, 상기 전원 전압(Vgg)으로 된다.

상기 리셋 신호(ΦR)가 로우 레벨로 액티브됨으로써 상기 TFT LCD 게이트 구동 회로(201)는 초기 상태에서 안정하게되고, 누설 전류를 테스트하는 파라메타(parameter)와 같이 전체 출력을 로우 레벨로 해서 테스트하는 항목에서는 그만큼 테스트 타임을 줄일 수 있다. 또한, 상기 제5 및 제6 PMOS 트랜지스터들(225,226)과 제3 및 제4 NMOS 트랜지스터들(233,234)에 의해 전류 구동 능력을 저하시키는 관통 전류의 값을 최소화된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 상기 리셋 신호(ΦR)를 로우 레벨로 액티브시킴으로써 상기 게이트 드라이버 출력 신호(Do2)가 로우 레벨로 리셋되어 TFT LCD 게이트 구동 회로는 초기 상태에서 안정하게 된다.

도 1은 종래의 박막트랜지스터 액정표시소자 게이트 구동 회로의 회로도.

도 2는 본 발명의 바람직한 실시예에 따른 박막트랜지스터 액정표시소자 게이트 구동 회로의 회로도.

Claims

외부로부터 입력되는 데이터 입력 신호의 전압 레벨을 변환하고 상기 데이터 입력 신호를 저장하는 쉬프트 레지스터; 및

상기 쉬프트 레지스터의 출력과 외부로부터 입력되는 리셋 신호를 입력하는 드라이버 버퍼를 구비하며,

상기 드라이버 버퍼는

상기 쉬프트 레지스터의 출력 신호와 상기 리셋 신호를 입력하고, 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호가 모두 하이 레벨일 때 로우 레벨의 출력 신호를 출력하고, 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호 중 어느 하나라도 로우 레벨이면 하이 레벨의 출력 신호를 출력하는 제1 논리 게이트;

상기 쉬프트 레지스터의 출력 신호와 상기 리셋 신호를 입력하고, 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호가 모두 하이 레벨일 때 로우 레벨의 출력 신호를 출력하고, 상기 쉬프트 레지스터의 출력신호와 상기 리셋 신호 중 어느 하나라도 로우 레벨이면 하이 레벨의 출력 신호를 출력하는 제2 논리 게이트; 및

상기 제1 및 제2 논리 게이트들의 출력신호들을 입력하며, 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 로우 레벨이면 하이 레벨의 출력 신호를 출력하고, 상기 제1 및 제2 논리 게이트들의 출력신호들이 모두 하이 레벨이면 로우 레벨의 출력 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 TFT LCD 게이트 구동회로.
제1항에 있어서, 상기 쉬프트 레지스터는

전원 전압이 소오스에 인가되고, 상기 데이터 입력 신호가 게이트에 인가되는 제1 PMOS 트랜지스터;

상기 제1 PMOS 트랜지스터의 드레인에 소오스가 연결된 제1 PMOS 트랜지스터;

상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 데이터 입력 신호가 게이트에 인가되며 접지 전압(Vss)이 소오스에 인가되는 제1 NMOS 트랜지스터;

상기 전원 전압이 소오스에 인가되고, 상기 데이터 입력 신호가 반전된 신호인 반전 데이터 입력 신호가 게이트에 인가되는 제3 PMOS 트랜지스터;

상기 제3 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 데이터 출력 신호가 게이트에 인가되며 드레인으로부터 상기 레벨 쉬프터 버처의 출력 신호를 출력하는 제4 PMOS 트랜지스터;

상기 제4 PMOS 트랜지스터의 드레인과 상기 제2 PMOS 트랜지스터의 게이트에 공통으로 드레인이 연결되고 상기 반전 데이터 입력 신호가 게이트에 인가되며 상기 접지 전압이 소오스에 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로하는 TFT LCD 게이트 구동 회로.
제1항에 있어서, 상기 제1 논리 게이트는 낸드 게이트인 것을 특징으로 하는 TFT LCD 게이트 구동회로.
제1항에 있어서, 상기 제2 논리 게이트는 낸드 게이트인 것을 특징으로 하는 TFT LCD 게이트 구동회로.
제1항에 있어서, 상기 인버터는

상기 제1 제어 신호가 게이트에 인가되고 전원 전압이 소오스에 인가되는 제5 PMOS 트랜지스터;

상기 제5 PMOS 트랜지스터의 드레인에 소오스가 연결되고 상기 제2 출력 신호가 게이트에 인가되며 드레인으로부터 상기 인버터의 출력 신호가 출력되는 제6 PMOS 트랜지스터;

상기 제6 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호가 게이트에 인가되는 제5 NMOS 트랜지스터;

상기 제5 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 출력 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되는 제6 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 TFT LCD 게이트 구동회로.