KR100492792B1 - Voltage generator of ferroelectric memory device - Google Patents
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Abstract
본 발명은 강유전체 메모리 소자의 기준전압발생기에 관한 것으로, 특히 강유전체 기억소자에서 기준전압발생기를 구성하는데 있어 복수개의 기준셀을 어레이하여 어드레스 변화에 따라 복수개의 기준셀을 선택적으로 구동하여 강유전체 기억소자의 Fatigue 현상에 의한 칩의 수명단축을 보완하기 위한 것으로, 이를 위하여, 본 발명은 기준비트라인쌍을 그라운드 레벨로 프리차지하여 강유전체 커패시터 양단의 전압차를 제거하기 위한 기준비트라인 프리차지부와, 상기 기준비트라인쌍의 전하분배를 위한 기준비트라인 이퀄라이즈부와, 상기 기준비트라인쌍의 양단에 복수개의 기준셀을 병렬로 구비하는 기준셀 어레이부와, 상기 복수개의 기준 셀내의 저장정보를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어부와, 복수개의 입력 어드레스 신호의 조합에 따라 상기 복수개의 기준셀을 선택적으로 구동시키는 복수개의 지정기준 워드라인 인에이블신호 및 복수개의 지정기준 플레이트라인 인에이블신호를 발생하는 기준셀 어레이 구동부를 구비함으로써, 칩의 수명을 연장하고 이에 따라 비용을 상대적으로 절감할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generator of a ferroelectric memory device. In particular, in constructing a reference voltage generator in a ferroelectric memory device, a plurality of reference cells are arrayed to selectively drive the plurality of reference cells in accordance with an address change. In order to compensate for the shortening of the lifetime of the chip due to the Fatigue phenomenon, the present invention provides a reference bit line precharge unit for removing the voltage difference across the ferroelectric capacitor by precharging the reference bit line pair to ground level, and A reference bit line equalization unit for charge distribution of a reference bit line pair, a reference cell array unit having a plurality of reference cells in parallel at both ends of the reference bit line pair, and a storage information in the plurality of reference cells A reference cell information control unit for controlling to alternately store and a plurality of input addresses A life cycle of a chip is provided by providing a reference cell array driver for generating a plurality of designated reference word line enable signals and a plurality of designated reference plate line enable signals for selectively driving the plurality of reference cells according to a combination of switch signals. It can be extended and thus reduce the cost relatively.
Description
본 발명은 강유전체 메모리 소자의 기준전압발생기에 관한 것으로, 특히 강유전체 기억소자에서 기준전압발생기를 구성하는데 있어 복수개의 기준셀을 어레이하여 어드레스 변화에 따라 복수개의 기준셀을 선택적으로 구동하여 강유전체 기억소자의 Fatigue 현상에 의한 칩의 수명단축을 보완하기 위한 강유전체 메모리 소자의 기준전압발생기에 관한 것이다.BACKGROUND OF THE
강유전체(Ferroelectric material)로 구성된 메모리는 커패시터 양단의 전위차가 없을 때에도 강유전체의 특성상 일정량의 전하량을 유지하게 되는 특성을 이용하여 비휘발성 메모리를 만들어 낼 수가 있다.A memory made of ferroelectric material can make a nonvolatile memory by using a property that maintains a certain amount of charge due to the characteristics of the ferroelectric even when there is no potential difference across the capacitor.
도 1a 내지 도 1b는 강유전체로 만들어진 커패시터의 심볼과 강유전체 커패시터가 가지는 전압-전하량의 관계를 보여주는 히스테리시스 곡선을 나타낸 것이다.1A to 1B illustrate hysteresis curves showing a relationship between a symbol of a capacitor made of ferroelectric and a voltage-charge amount of a ferroelectric capacitor.
상기 도 1b의 히스테리시스 곡선에서 보여지는 바와 같이 a, b 양단의 전압차가 없어지더라도 "1"의 정보를 저장하고 있는 강유전체 커패시터의 분극상태는 P1의 상태에 있게되고, "0"의 정보를 저장하고 있는 강유전체 커패시터는 분극상태는 P3의 상태에 있게된다.As shown in the hysteresis curve of FIG. 1B, the polarization state of the ferroelectric capacitor storing information of "1" is in the state of P1 even if the voltage difference between both ends of a and b disappears, and stores information of "0". In the ferroelectric capacitor, the polarization state is in the state of P3.
저장된 정보를 읽어내기 위해서 강유전체 커패시터의 a, b 양단에 충분히 큰 음의 전압(〉│Vc|)을 인가하면, "1"의 정보를 저장하고 있는 강유전체 커패시터는 P1의 분극상태를 유지하고 있다가 히스테리시스 곡선을 따라 P2의 상태로 이동하게 되어 Qm1만큼의 차지(Charge)를 발생하고, 다시 양단의 전압차이를 없애주면 P3의 상태로 가게 되어, P3 상태에서의 정보의 재저장 과정을 거치면서 다시 P1의 상태로 되돌아오게 된다.When a large enough negative voltage (> │Vc |) is applied across a and b of the ferroelectric capacitor to read the stored information, the ferroelectric capacitor that stores the information of "1" maintains the polarization state of P1. It moves to the state of P2 along the hysteresis curve to generate charge as much as Qm1, and if the voltage difference between both ends is removed again, it goes to the state of P3, and then it is restored while the information is stored in P3 state again. The state of P1 is returned.
또한, "0"의 정보를 저장하고 있는 강유전체 커패시터는 P3 상태에서 P2의 상태로 되면서 Qm0만큼의 차지를 발생하게 되고 재저장 과정을 거쳐 원래의 위치인 P3로 되돌아간다.In addition, the ferroelectric capacitor which stores the information of "0" becomes the state of P2 in the P3 state, generates charge as much as Qm0, and returns to the original position P3 through the restoring process.
이때 발생되어지는 차지량(Qm1, Qm0)의 차이를 감지하여 2진 정보를 저장하는 메모리를 구성할 수가 있다.In this case, a memory for storing binary information by detecting a difference between charges Qm1 and Qm0 generated may be configured.
이러한 강유전체 커패시터의 특성을 이용하여 여러가지 형태의 메모리가 구성되어지고 있다.Various types of memories are constructed by using the characteristics of such ferroelectric capacitors.
도 3은 기존의 메모리에서 core 구성의 실시예이다.3 is an embodiment of a core configuration in a conventional memory.
이 회로에서 저장된 정보를 읽기 위해서는 스위칭 트랜지스터의 게이트를 ON 시키고, 플레이트 전압을 하이로 구동하면 셀에 저장된 정보, "0" 또는 "1"에 따라서 비트라인은 서로 다른 전압 V0과 V1을 갖게 된다.To read the information stored in this circuit, when the gate of the switching transistor is turned on and the plate voltage is driven high, the bit lines have different voltages V0 and V1 according to the information stored in the cell, "0" or "1".
이 전압 V0, V1은 소신호이기 때문에 센스앰프를 이용하여 증폭시켜 주어야 한다.Since these voltages V0 and V1 are small signals, they must be amplified using a sense amplifier.
이 V0, V1를 증폭시켜주기 위해서는 V0과 V1 사이의 값을 갖는 기준전압이 비트라인바에 인가되어야 한다.To amplify these V0 and V1, a reference voltage having a value between V0 and V1 should be applied to the bit line bar.
즉, 비트라인바에 인가된 기준전압에 비하여 비트라인의 전압(V0 또는 V1)이 더 낮은지 혹은 더 높은지를 센스앰프로 증폭하여 그 셀의 정보가 0인지 1인지를 판별하게 된다.That is, it is determined whether the information of the cell is 0 or 1 by amplifying with a sense amplifier whether the voltage V0 or V1 of the bit line is lower or higher than the reference voltage applied to the bit line bar.
기준전압을 생성하는데 있어서, 기존의 회로(IEEE Solid-Static Circuit, Vol.31, NO.11, November 1996, pp1625-pp1633)에서는 기준전압발생기(20)에 메모리 셀과 같은 면적을 갖는 두개의 강유전체 커패시터로 만들어진 기준 셀 C1, C2에 각각 "0"과 "1"을 저장하여 메모리 셀의 읽기 과정과 같이 기준워드라인 구동신호(RWL)를 ON시키고, 기준 플레이트라인 구동신호(RPL)를 "하이"로 구동하여, 기준 비트라인 RBL과 RBLB에 차지되는 전하량에 의해 발생되는 전압을 동일하게 만들어 유기되는 전압이 "0"과 "1"일때의 전압의 중간값이 되게 하여, 메모리 셀쪽의 선택되지 않은 비트라인에 실어주어(DTGT, DTGN의 역할) 메모리 셀쪽에서의 유기되는 전압과 비교하여 증폭하여 주는 것이다.In generating the reference voltage, in the conventional circuit (IEEE Solid-Static Circuit, Vol. 31, NO. 11, November 1996, pp1625-pp1633), two ferroelectrics having the same area as the memory cell in the
그런데 기존의 기술에서는 도 3과같이 메모리 셀이 다수 어레이된 비트라인에 하나의 기준전압 발생기가 사용되기 때문에 기준 셀의 사용횟수가 메모리 셀이 어레이된 갯수 만큼 더 많게 된다.However, in the related art, since one reference voltage generator is used for a bit line in which a plurality of memory cells are arrayed as shown in FIG. 3, the number of use of the reference cell is increased as much as the number of arrays of memory cells.
강유전체 커패시터는 도 2와 같이 사용횟수가 누적됨에 따라 커패시터에 차지되는 양이 점차 감소하게 되는 Fatigue 현상을 가지게 되는데, 이로 인하여 전하량에 의해 유기되는 전압값 역시 변화하게 된다.As shown in FIG. 2, the ferroelectric capacitor has a Fatigue phenomenon in which the amount occupied by the capacitor gradually decreases as a result of the accumulation of the use frequency, thereby changing the voltage value induced by the amount of charge.
도 2는 Fatigue 현상을 개략적으로 나타낸 도면으로서, 초기 상태의 강유전체 커패시터의 히스테리시스 곡선은 실선으로 표현되고 충분히 음의 전압을 인가하면 Q0만큼의 전하가 유기된다.FIG. 2 is a diagram schematically illustrating a fatigue phenomenon, in which the hysteresis curve of the ferroelectric capacitor in the initial state is represented by a solid line, and when a sufficiently negative voltage is applied, the charge by Q0 is induced.
그러나, 셀의 사용횟수가 증가하여 노화된 강유전체 커패시터의 상태는 점선으로 표현되는 바와 같이 Q1처럼 점차 전하량의 감쇠가 발생하게 된다.However, as the number of times of use of the cell increases, the state of the aged ferroelectric capacitor gradually decreases in the amount of charge as shown by the dotted line.
그래서, 기존 종래기술의 문제점을 살펴보면, 도 3의 기준전압발생기(20)에서 보는 바와 같이 항상 C1에는 "0"의 정보를, C2에는 "1"을 저장하여 읽기를 반복하기 때문에 사용횟수의 증가에 따른 전하량이 감소하고 유기되는 전압이 변화함에 따라 센싱마진 확보가 어렵게 되어 기억소자의 신뢰성에 문제를 야기시키게 된다.Thus, when looking at the problem of the conventional prior art, as shown in the
더 상세히기술하면, 도 4a 및 도 4b에서 볼수 있듯이 리드(Read)/라이트(Write)시에 "0"을 저장하고 있는 강유전체 커패시터(C1)는 (c→b→c) 상태만을 반복하기 때문에 사용횟수에 의한 노화는 거의 발생되지 않는다(도 4a).More specifically, as shown in FIGS. 4A and 4B, the ferroelectric capacitor C1 storing "0" at the time of read / write is used because it repeats only the state (c → b → c). Aging by the number of times hardly occurs (FIG. 4A).
반면에, "1"을 저장하고 있는 강유전체 커패시터(C2)는 한번 리드(Read)/라이트(Write)할 때마다 (a→b→c→d→a) 상태를 반복(도 4b)하여 루핑(looping)하기 때문에 C1에 비해 Fatigue에 의한 전하량의 감소가 발생되기 쉬워 사용횟수가 증가함에 따라 센싱마진 확보가 어렵게 되어 칩의 신뢰성에 문제를 야기시키게 된다.On the other hand, the ferroelectric capacitor C2 storing "1" repeats (a → b → c → d → a) states every time it is read / write (Fig. 4B) to loop ( Because of the looping, the amount of charges caused by the fatigue is more likely to be generated than the C1, and as the number of times of use increases, it is difficult to secure a sensing margin, which causes problems in chip reliability.
만약 하나의 기준전압발생기(20)에 1024개의 메모리 셀이 연결되어 있다면 기준전압발생기(20)에 사용된 셀은 메모리 셀보다 1024배 빠르게 노화될 수가 있는 것이다.If 1024 memory cells are connected to one
이에, 본 발명은 상기한 바와 같은 종래기술의 제 문제점을 해소시키기 위하여 창안된 것으로, 강유전체 메모리의 기준전압발생기에 쓰이는 기준 셀을 다수개 어레이하여 어드레스가 바뀜에 따라 선택적으로 기준 셀을 사용하도록 하여 기준 셀의 Fatigue에 의한 열화를 1/N로 감소시켜 기준 셀의 사용횟수를 증가시키고 칩의 신뢰성을 확보하기 위한 강유전체 메모리 소자의 기준전압발생기를 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned problems of the prior art, by arraying a plurality of reference cells used in the reference voltage generator of the ferroelectric memory to selectively use the reference cells as the addresses change. The purpose of the present invention is to provide a reference voltage generator of a ferroelectric memory device for increasing the number of times of use of a reference cell and securing chip reliability by reducing deterioration caused by the fatigue of the reference cell to 1 / N.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 강유전체 메모리 소자의 기준전압발생기는 기준비트라인쌍을 그라운드 레벨로 프리차지하여 강유전체 커패시터 양단의 전압차를 제거하기 위한 기준비트라인 프리차지부와, 상기 기준비트라인쌍의 전하분배를 위한 기준비트라인 이퀄라이즈부와, 상기 기준비트라인쌍의 양단에 복수개의 기준셀을 병렬로 구비하는 기준셀 어레이부와, 상기 복수개의 기준 셀내의 저장정보를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보제어부와, 복수개의 입력 어드레스 신호의 조합에 따라 상기 복수개의 기준셀을 선택적으로 구동시키는 복수개의 지정기준 워드라인 인에이블신호 및 복수개의 지정기준 플레이트라인 인에이블신호를 발생하는 기준셀 어레이 구동부를 구비함을 특징으로 한다.The reference voltage generator of the ferroelectric memory device according to the embodiment of the present invention for achieving the above object to precharge the reference bit line pair to the ground level to remove the reference bit line precharge to remove the voltage difference across the ferroelectric capacitor A reference cell array unit having a branch portion, a reference bit line equalization unit for charge distribution of the reference bit line pair, a plurality of reference cells in parallel at both ends of the reference bit line pair, and a plurality of reference cells A reference cell information control unit for controlling the storage information to be alternately stored; a plurality of designated reference word line enable signals and a plurality of designated reference plates for selectively driving the plurality of reference cells according to a combination of a plurality of input address signals; And a reference cell array driver for generating a line enable signal. The.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 5는 본 발명에서 제안한 기준전압발생기(30)의 한 예를 나타낸 것으로, 메모리 셀 어레이(10)에 기준전압을 발생시키기 위한 기준전압발생기(30)의 구성을 살펴보면, 상기 기준비트라인(RBL, RBLB) 사이에 연결되고 프리차지 구동신호(PRL)에 의해 구동되어 기준비트라인(RBL, RBLB)을 그라운드 레벨로 프리차지하여 강유전체 캐패시터 양단의 전압차를 제거하기 위한 프리차지부(22)와, 상기 기준비트라인(RBL, RBLB) 사이에 연결되고 이퀄라이즈 신호(EQ-RL)에 의해 구동되어 상기 기준비트라인(RBL, RBLB)의 전하분배를 위한 기준비트라인 이퀄라이즈부(24)와, 상기 기준비트라인(RBL, RBLB) 사이에 연결되고 기준셀정보 제어신호(PDC)에 의해 구동되어 기준셀내의 저장정보(0과 1)를 상호 번갈아 저장할 수 있도록 제어하는 기준셀정보 제어부(26)와, 위상이 상반된 한쌍의 기준비트라인(RBL, RBLB) 사이에 병렬접속되고 지정기준워드라인 인에이블 신호 및 지정기준플레이트라인 인에이블 신호에 의해 각각 구동되어 저장정보(0과 1)를 리드/라이트하는 제1, 제2, 제3, 제4 기준셀부(32-1, 32-2, 32-3, 32-4)로 이루어진 기준셀 어레이부(32)로 구성된다.5 shows an example of the
상기 제1, 제2, 제3, 제4 기준셀부(32-1, 32-2, 32-3, 32-4)는 각각 게이트로 지정기준워드라인 인에이블 신호가 동시에 인가되고 기준비트라인(RBL, RBLB)에 연결되는 두개의 엔모스형 트랜지스터와, 일측전극이 상기 엔모스형 트랜지스터 일측단자에 연결되고 타측단자가 지정기준플레이트라인에 연결되는 두개의 강유전체 커패시터로 구성된다.Each of the first, second, third, and fourth reference cell units 32-1, 32-2, 32-3, and 32-4 is simultaneously supplied with a designated reference word line enable signal to a gate and a reference bit line ( Two NMOS transistors connected to RBL and RBLB), and two ferroelectric capacitors having one electrode connected to one terminal of the NMOS transistor and the other terminal connected to a designated reference line.
편의상, 도 5의 각 기준셀부에는 강유전체 커패시터를 C1, C2, C3, C4, C5, C6, C7, C8로 표시하였다.For convenience, ferroelectric capacitors are denoted as C1, C2, C3, C4, C5, C6, C7, and C8 in each reference cell unit of FIG. 5.
도 6은 상기 도 5의 기준셀 어레이부(32)를 구동하기 위한 기준셀 어레이 구동부(34)를 나타낸 것이다.FIG. 6 illustrates a reference
그 구성을 살펴보면, 두개의 어드레스 신호(A0, A1)를 입력받아 디코딩하여 네개의 기준셀 선택신호(SW1, SW2, SW3, SW4)를 만들어내는 어드레스 디코더부(36)와, 상기 네개의 기준셀 선택신호(SW1, SW2, SW3, SW4)를 각각 입력받고 기준워드라인 인에이블 신호(RWL) 및 기준플레이트라인 인에이블 신호(RPL)를 동시에 입력받아 한개의 기준셀을 인에이블하는 지정기준워드라인 인에이블 신호 및 지정기준플레이트라인 인에이블 신호를 출력하는 네개의 지정기준셀 구동부(38-1, 38-2, 38-3, 38-4)로 이루어진 기준셀 구동부(38)로 구성된다.Referring to the configuration, an
상기 어드레스 디코더부(36)는 A0을 반전시켜 출력하는 제1 인버터와, A1을 반전시켜 출력하는 제6 인버터와, 상기 제1 인버터 출력신호를 입력받아 반전시켜 출력하는 제3 인버터와, 상기 제6 인버터 출력신호를 입력받아 반전시켜 출력하는 제7 인버터와, 상기 제1 인버터의 출력신호 및 제6 인버터 출력신호를 입력받아 논리연산하는 제1 낸드 게이트와, 상기 제1 인버터 출력신호 및 상기 제7 인버터 출력신호를 입력받아 논리연산하는 제2 낸드 게이트와, 상기 제3 인버터 출력신호 및 상기 제6 인버터 출력신호를 입력받아 논리연산하는 제3 낸드 게이트와, 상기 제3 인버터 출력신호 및 상기 제7 인버터 출력신호를 논리연산하는 제4 낸드 게이트와, 상기 제1 낸드 게이트 출력신호를 입력받아 반전시켜 기준셀 선택신호 SW1를 출력하는 제2 인버터와, 상기 제2 낸드 게이트 출력신호를 입력받아 반전시켜 기준셀 선택신호 SW2를 출력하는 제4 인버터와, 상기 제3 낸드 게이트 출력신호를 입력받아 반전시켜 기준셀 선택신호 SW3을 출력하는 제5 인버터와, 상기 제4 낸드 게이트 출력신호를 입력받아 반전시켜 기준셀 선택신호 SW4를 출력하는 제8 인버터로 구성된다.The
도 7은 상기 도 6의 기준셀 구동부(38)를 구성하는 각 지정기준셀 구동부에 대한 회로도이다.FIG. 7 is a circuit diagram of each designated reference cell driver constituting the
이에 대한 구성은 다음과 같다.The configuration for this is as follows.
기준워드라인 인에이블 신호(RWL)와 기준셀 선택신호를 입력받아 논리연산하는 제5 낸드 게이트와, 기준플레이트라인 인에이블 신호(RPL)와 상기 기준셀 선택신호를 입력받아 논리연산하는 제6 낸드 게이트와, 상기 제5 낸드 게이트 출력신호를 입력받아 반전시켜 지정기준워드라인 인에이블 신호를 출력하는 제9 인버터와, 상기 제6 낸드 게이트 출력신호를 입력받아 반전시켜 지정기준플레이트라인 인에이블 신호를 출력하는 제10 인버터로 구성된다.A fifth NAND gate that receives and operates a reference word line enable signal RWL and a reference cell selection signal, and a sixth NAND that receives and logically operates a reference plate line enable signal RPL and the reference cell selection signal; A ninth inverter receiving a gate, the fifth NAND gate output signal, and inverting the same to output a designated reference word line enable signal, and receiving the inverted sixth NAND gate output signal and inverting the specified reference plate line enable signal; It consists of a 10th inverter which outputs.
여기서, SW는 각각 SW1, SW2, SW3, SW4중 어느 하나가 될 수 있다.Here, SW may be any one of SW1, SW2, SW3, and SW4, respectively.
마찬가지로, RWL은 RWL1, RWL2, RWL3, RWL4 중 어느 하나가 될 수 있으며, RPL도 마찬가지다.Similarly, RWL can be any of RWL1, RWL2, RWL3, RWL4, and RPL as well.
이하에서는 상기한 구성으로 이루어진 본 발명에 따른 기준전압발생기(30)에 대한 전체적인 동작과 이에 따른 효과를 살펴본다.Hereinafter, the overall operation of the
본 발명에서는 기존의 기준전압발생기(20)가 갖는 한쌍의 기준셀에 세쌍의 기준셀을 추가한 것으로, 이를 일반화시켜 N쌍의 기준셀을 갖는 기준셀 어레이부(32)를 구성할 수 있다.In the present invention, three pairs of reference cells are added to a pair of reference cells included in the conventional
그렇게되면 약 N배의 수명연장을 늘릴수가 있으며, 본 발명의 일 실시예에서는 네쌍의 기준셀을 예로든 것으로 기존의 기준전압발생기(20)보다 약 4배의 수명연장을 도모할 수가 있다.In this case, it is possible to increase the lifespan of about N times. In one embodiment of the present invention, four pairs of reference cells are used as an example, and the lifespan of about 4 times can be achieved than the conventional
그러면, 네쌍의 기준 셀을 선택적으로 구동하기 위한 전반적인 동작을 살펴보면, 도 6에서 보여지는 바와 같이 네쌍의 기준셀(제1, 제2, 제3, 제4 기준셀부)을 선택하기 위해 두개의 어드레스 입력이 필요하다.Referring to the overall operation for selectively driving the four pairs of reference cells, as shown in FIG. 6, two addresses are selected to select the four pairs of reference cells (first, second, third, and fourth reference cell units). Input is required.
이와함께 기존의 기준워드라인을 구동하는 기준워드라인 인에이블 신호(RWL) 와 기준플레이트라인을 구동하는 기준플레이트라인 인에이블 신호(RPL)가 필요하다.In addition, a reference word line enable signal (RWL) for driving a conventional reference word line and a reference plate enable signal (RPL) for driving a reference plate line are required.
도 8은 상기 신호들을 조합하여 네쌍의 기준 셀을 선택적으로 구동할 수 있는 새로운 신호를 생성시키는 과정을 보여주고 있다.8 illustrates a process of combining the signals to generate a new signal capable of selectively driving four pairs of reference cells.
먼저, 제1, 제2 제3, 제4 기준셀부에서 한개의 기준셀부를 선택하기 위해 두개의 어드레스가 각각 조합되어 네가지의 구간을 발생시키는 어드레스 디코더부(36)가 존재한다.First, there is an
즉, 어드레스 신호 A0, A1를 입력으로 하여 네개의 기준셀 선택신호 SW1, SW2, SW3, SW4를 출력하는 어드레스 디코더부(36)를 살펴보면 다음과 같다.That is, the
어드레스 입력 A0와 A1에 각각 "로직로우"가 입력되면 한개의 기준셀부를 선택하기 위한 신호 중 도 8의 (c)에 도시된 바와 같이 SW1이 "하이"상태로 대기하게 되고, 기준워드라인 인에이블 신호(RWL)와 기준플레이트라인 인에이블 신호(RPL)가 입력되면 기준셀 구동부(38)의 지정기준셀 구동부(38-1)에 의해 (g), (h), (i), (j)에 도시된 바와 같이 기준워드라인 인에이블 신호(RWL), 기준플레이트라인 인에이블 신호(RPL)와 위상과 펄스폭이 같은 새로운 신호인 지정기준워드라인 인에이블 신호(RWL1)와 지정기준플레이트라인 인에이블 신호(RPL1)가 생성된다.When "logic low" is input to each of the address inputs A0 and A1, SW1 waits in the "high" state as shown in FIG. 8C among the signals for selecting one reference cell unit, and the reference word line in When the enable signal RWL and the reference plate enable enable signal RPL are input, the designated reference cell driver 38-1 of the
다음, 어드레스 입력 A0는 "로직하이"가 입력되고 A1에는 "로직로우" 신호가 입력되면, (d)에 도시된 바와 같이 기준셀 선택신호 SW2가 "하이" 상태로 대기하고, 지정기준셀 구동부(38-2)에 의해 (k), (1)에 도시된 바와 같이 지정기준워드라인 인에이블 신호 RWL2와 지정기준플레이트라인 인에이블 신호 RPL2가 선택되게 된다.Next, when "Logic High" is input to the address input A0 and a "Logic Low" signal is input to A1, the reference cell selection signal SW2 waits in a "high" state as shown in (d), and the designated reference cell driver By 38-2, the designated reference word line enable signal RWL2 and the designated reference line enable signal RPL2 are selected as shown in (k) and (1).
다음, 어드레스 신호 A0이 "로직로우", A1이 "로직하이"가 되면 (e)에 도시된 바와 같이 기준셀 선택신호 SW3가 "하이" 상태로 대기하고 지정기준셀 구동부(38-3)에 의해 (m), (n)에 도시된 바와 같이 지정기준워드라인 인에이블 신호 RWL3와 지정기준플레이트라인 인에이블 신호 RPL3가 선택되며, 어드레스 신호 A0와 A1이 모두 "로직하이"가 되면 (f)에 도시된 바와 같이 SW4가 "하이" 상태로 대기하고 지정기준셀 구동부(38-4)에 의해 (o), (p)에 도시된 바와 같이 지정기준워드라인 인에이블 신호 RWL4와 지정기준플레이트라인 인에이블 신호 RPL4가 선택된다.Next, when the address signal A0 becomes "logic low" and A1 becomes "logic high", as shown in (e), the reference cell selection signal SW3 waits in a "high" state and sends the signal to the designated reference cell driver 38-3. (M) and (n), the designated reference word line enable signal RWL3 and the designated reference line enable signal RPL3 are selected, and when both the address signals A0 and A1 become "logic high", (f) As shown in FIG. 4, the SW4 waits in the "high" state and is designated by the designated reference cell driver 38-4 as shown in (o) and (p), and the designated reference word line enable signal RWL4 and the designated reference plateline. Enable signal RPL4 is selected.
상기한 동작에 의해 제1, 제2, 제3, 제4 기준셀부 중 하나의 기준셀부가 선택되면 기준전압발생기(30)는 기존의 도 4a 및 도 4b의 경우처럼 펄스가 인가되어 기준전압을 생성시키게 된다.When one of the first, second, third, and fourth reference cell units is selected by the above operation, the
이와 같이 기준셀을 다수개 어레이한 후에 어드레스의 입력변화에 의해 한쌍의 기준셀을 선택하여 기준전압을 발생시키게 되면, 기존의 기준전압발생기(20)에서 한쌍의 기준셀로 구성되었을 때보다 약 N배(본 발명의 실시예에서는 4배) 가량 칩의 수명을 연장시켜줄 수가 있다.In this way, when a plurality of reference cells are arrayed and a reference voltage is generated by selecting a pair of reference cells according to an input change of an address, the
그 이유는 다수개의 어드레스가 Random하게 변화하더라도, 각각의 어드레스들은 "로직로우"인 경우와 "로직하이"인 경우가 비슷하게 나타날 것이기 때문에 기준셀이 쓰여지는 횟수 역시 비슷하게 나타날 것이기 때문이다.The reason is that even if a plurality of addresses change randomly, since each address will be similar to the case of "logic low" and "logic high", the number of times the reference cell is written will be similar.
그렇게되면 한쌍의 기준 셀을 가진 기존의 기준전압발생기(20)에서 "1"을 저장한 기준 셀이 가지게 되는 셀의 노화현상(Fatigue 현상)을 다수개의 셀에 다분화 할 수 있으므로, Fatigue 현상에 의한 차지(Charge)감소가 현저히 줄어들게 되어 그만큼 칩의 수명을 연장시켜줄 수가 있게 된다.In this case, since the aging phenomenon (Fatigue phenomenon) of the cell that the reference cell storing "1" in the existing
본 발명을 요약하면, 기준셀의 수명을 연장하여 칩의 신뢰성을 개선하기 위하여 기준셀 역시 메모리 셀 어레이(10)와 같이 다수개를 어레이하여 선택적으로 사용할 수 있는 방법을 제시한 것으로, 그러나, 기준셀을 메모리 셀 어레이(10)만큼 다수개로 어레이하면 칩의 면적이 너무 커지게 되므로, 기준셀을 칩면적에 크게 영향을 미치지 않는 범위내에서 다수개를 어레이하여 선택적으로 사용하게 되면 칩의 수명을 현저히 개선시킬 수가 있다는 것이다.In summary, in order to improve the reliability of the chip by extending the life of the reference cell, the present invention suggests a method in which a plurality of reference cells can also be selectively used, such as the
이상에서 설명한 바와 같이, 본 발명은 기준셀을 다수개 어레이하여 선택적으로 사용할 수 있기 때문에 칩의 수명을 현저히 개선시키고 이에 따른 상대적인 비용절감을 가져올 수가 있다.As described above, since the present invention can selectively use a plurality of arrays of reference cells, the life of the chip can be remarkably improved and the relative cost can be reduced.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for the purpose of illustration and various modifications, changes, substitutions and additions are possible to those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.
도 1a는 일반적인 강유전체 커패시터(Capacitor)의 심볼.1A is a symbol of a typical ferroelectric capacitor.
도 1b는 일반적인 강유전체 캐패시터의 전압-전하량의 관계를 나타내는 히스테리시스 곡선 그래프.Figure 1b is a hysteresis curve graph showing the relationship between the voltage-charge amount of a typical ferroelectric capacitor.
도 2는 일반적인 강유전체 캐패시터의 fatigue 현상을 설명하기 위한 히스테리시스 곡선 그래프.Figure 2 is a hysteresis curve graph for explaining the fatigue phenomenon of a typical ferroelectric capacitor.
도 3은 일반적인 메모리 셀 어레이와 기준전압 발생기와의 관계를 나타낸 회로도.3 is a circuit diagram showing a relationship between a general memory cell array and a reference voltage generator.
도 4a 및 도 4b는 상기 도 3의 기준전압 발생기를 구동하여 주기 위한 신호들의 다이어그램과 구동신호에 의한 강유전체 커패시터 양단의 전압관계를 나타낸 그래프.4A and 4B are diagrams of signals for driving the reference voltage generator of FIG. 3 and graphs showing voltage relationships across ferroelectric capacitors by driving signals.
도 5는 본 발명의 실시예에 따른 기준전압 발생기의 세부 회로도.5 is a detailed circuit diagram of a reference voltage generator according to an embodiment of the present invention.
도 6은 상기 도 5의 기준전압 발생기를 선택적으로 구동하기 위한 기준셀 어레이 구동부의 세부 회로도.FIG. 6 is a detailed circuit diagram of a reference cell array driver for selectively driving the reference voltage generator of FIG. 5. FIG.
도 7은 상기 도 6의 기준 셀 선택기의 내부회로.7 is an internal circuit of the reference cell selector of FIG.
도 8은 상기 도 6에서 기준 셀을 선택적으로 구동하기 위한 타이밍도.FIG. 8 is a timing diagram for selectively driving a reference cell in FIG. 6. FIG.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 메모리 셀 어레이 20, 30 : 기준전압발생기10:
32 : 기준셀 어레이부 34 : 기준셀 어레이 구동부32: reference cell array unit 34: reference cell array driver
36 : 어드레스 디코더부 38 : 기준셀 구동부36: address decoder 38: reference cell driver
38-1, 38-2, 38-3, 38-4 : 지정기준셀 구동부38-1, 38-2, 38-3, 38-4: Designated reference cell driver
22 : 프리차지부 24 : 기준비트라인 이퀄라이즈부22: precharge unit 24: reference bit line equalization unit
26 : 기준셀정보 제어부 RBL, RBLB : 기준비트라인26: reference cell information control unit RBL, RBLB: reference bit line
PRL : 프리차지 구동신호 EQ-RL : 이퀄라이즈 신호PRL: Precharge drive signal EQ-RL: Equalize signal
PDC : 기준셀정보 제어신호 A0, A1 : 어드레스 신호PDC: Reference cell information control signal A0, A1: Address signal
RWL : 기준워드라인 인에이블 신호 RPL : 기준플레이트라인 인에이블 신호RWL: Reference word line enable signal RPL: Reference play line enable signal
SW1, SW2, SW3, SW4 : 기준셀 선택신호SW1, SW2, SW3, SW4: Reference Cell Selection Signal
RWL1, RWL2, RWL3, RWL4 : 지정기준워드라인 인에이블 신호RWL1, RWL2, RWL3, RWL4: Specified reference word line enable signal
RPL1, RPL2, RPL3, RPL4 : 지정기준플레이트라인 인에이블 신호RPL1, RPL2, RPL3, RPL4: Specified reference play line enable signal
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5621680A (en) * | 1996-04-01 | 1997-04-15 | Motorola, Inc. | Data storage element and method for reading data therefrom |
US5638318A (en) * | 1995-09-11 | 1997-06-10 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5638318A (en) * | 1995-09-11 | 1997-06-10 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
US5621680A (en) * | 1996-04-01 | 1997-04-15 | Motorola, Inc. | Data storage element and method for reading data therefrom |
KR970071791A (en) * | 1996-04-25 | 1997-11-07 | 김광호 | A ferroelectric nonvolatile semiconductor memory device |
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