KR100492783B1 - Method for Forming Polysilicon Plug of Semiconductor Device - Google Patents

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KR100492783B1 KR10-2003-0043770A KR20030043770A KR100492783B1 KR 100492783 B1 KR100492783 B1 KR 100492783B1 KR 20030043770 A KR20030043770 A KR 20030043770A KR 100492783 B1 KR100492783 B1 KR 100492783B1
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Abstract

본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계와, 상기 적층패턴의 측벽에 스페이서를 형성하는 단계와, 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계와, 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계와, 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계와, 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계와, 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법을 개시한다.The present invention relates to a method of forming a polysilicon plug of a semiconductor device, the method comprising: forming a stack pattern of a word line and a hard mask layer on an upper surface of a semiconductor substrate having a cell region and a peripheral circuit region, and forming a spacer on a sidewall of the stack pattern. Forming, forming a first interlayer insulating film over the entire surface of the structure, and then planarizing the second interlayer, wherein the second interlayer insulating film is polished at least twice as fast as the first interlayer insulating film over the planarized first interlayer insulating film. Forming an insulating film and selectively etching the second interlayer insulating film and the first interlayer insulating film to form a polysilicon plug contact hole defining a polysilicon plug contact hole region in the cell region, wherein the polysilicon plug contact hole region is formed; Allowing a pattern to exist, depositing a polysilicon film over the entire surface of the structure, and Forming a polysilicon plug by etching the polysilicon layer until the second interlayer dielectric layer is exposed, and performing a CMP process on the entire surface of the resultant until the hard mask layer of the cell region is exposed. A polysilicon plug forming method of a semiconductor device is disclosed.

Description

반도체소자의 폴리실리콘 플러그 형성방법{Method for Forming Polysilicon Plug of Semiconductor Device}Method for forming polysilicon plug of semiconductor device {Method for Forming Polysilicon Plug of Semiconductor Device}

본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 더욱 상세하게는 연마되는 속도가 서로 다른 두 개의 층간절연막을 이용하여 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a polysilicon plug of a semiconductor device, and more particularly, to a method of forming a polysilicon plug such that a word line is not exposed by using two interlayer insulating films having different polishing rates.

일반적으로 고집적 반도체소자를 제조하기 위하여 콘택 플러그로서 폴리실리콘 플러그를 널리 사용하고 있다. 이러한 폴리실리콘 플러그는 콘택홀이 형성된 반도체기판 상에 폴리실리콘막을 증착한 다음, 반도체기판 전면에 증착된 폴리실리콘막을 CMP 처리하여 형성하고 있다.In general, polysilicon plugs are widely used as contact plugs to manufacture highly integrated semiconductor devices. The polysilicon plug is formed by depositing a polysilicon film on a semiconductor substrate on which a contact hole is formed, followed by CMP treatment of the polysilicon film deposited on the entire surface of the semiconductor substrate.

도 1a는 워드라인 패턴 형성후의 평면도이고, 도 1b는 폴리실리콘 플러그 콘택 형성후의 평면도이며, 도 2a 내지 도 2e는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 공정 단면도이다.1A is a plan view after forming a word line pattern, FIG. 1B is a plan view after forming a polysilicon plug contact, and FIGS. 2A to 2E are process cross-sectional views illustrating a method of forming a polysilicon plug of a semiconductor device according to the prior art.

이때, I은 셀 영역을 나타내고, II는 주변회로영역을 나타낸다.In this case, I represents a cell region and II represents a peripheral circuit region.

도 2a는 도 1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도이다.FIG. 2A is a cross-sectional view illustrating a state in which an interlayer insulating film is deposited on the cross-section A-A 'of FIG. 1A.

도 2a를 참조하면, 셀 영역(I)과 주변회로 영역(II)을 구비한 반도체기판 (10) 상부에 워드라인(12)과 하드마스크막(14)의 적층패턴을 형성한다. 이때, 하드마스크막(14)은 질화막으로 형성되고, 그 두께는 t1이다.Referring to FIG. 2A, a stacked pattern of a word line 12 and a hard mask layer 14 is formed on a semiconductor substrate 10 having a cell region I and a peripheral circuit region II. At this time, the hard mask film 14 is formed of a nitride film and its thickness is t1.

다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(12)과 하드마스크막(14)의 적층패턴 측벽에 스페이서(16)를 형성한다.Next, a nitride film or an oxide film (not shown) is formed on the entire surface of the structure, and the spacer 16 is formed on the sidewalls of the stacked patterns of the word line 12 and the hard mask film 14 by etching the entire surface of the nitride film or the oxide film. Form.

다음, 상기 구조의 전체표면 상부에 CMP 공정에 의해 평탄화된 층간절연막 (18)을 형성한다. 이때, 층간절연막(18)은 산화막으로 형성되고, 그 두께는 하드마스크막(14)으로부터 t2이다.Next, an interlayer insulating film 18 planarized by a CMP process is formed over the entire surface of the structure. At this time, the interlayer insulating film 18 is formed of an oxide film and its thickness is t2 from the hard mask film 14.

도 2b는 도 1b의 B-B' 단면을 나타낸다.FIG. 2B is a cross-sectional view taken along line BB ′ of FIG. 1B.

도 2b를 참조하면, 랜딩 플러그 콘택마스크를 식각마스크로 층간절연막(18)을 식각하여 폴리실리콘 플러그 콘택홀(20)을 형성한다. 여기서, 도 1b에 도시된 "C" 영역은 층간절연막(18)이 식각됨으로써 폴리실리콘 플러그 콘택홀(20)이 형성된 영역을 나타내고, "D" 영역은 폴리실리콘 플러그 콘택홀(20)이 형성되지 않는 영역을 나타낸다.Referring to FIG. 2B, the interlayer insulating layer 18 is etched using the landing plug contact mask as an etch mask to form the polysilicon plug contact hole 20. Here, the region "C" illustrated in FIG. 1B represents a region in which the polysilicon plug contact hole 20 is formed by etching the interlayer insulating layer 18, and the region "D" does not form the polysilicon plug contact hole 20. Indicates an area that does not.

"C" 영역의 워드라인(12)과 하드마스크막(14)의 적층패턴은 폴리실리콘 플러그 콘택홀(20) 형성시 노출되기 때문에 하드마스크막(14)의 상부가 일부 제거되어, 하드마스크막(14)의 두께가 t1보다 작은 t3로 감소되고, "D" 영역의 층간절연막 (18)은 CMP 공정에 의해 일부가 제거되어 폴리실리콘 플러그 콘택홀(20) 형성 후 층간절연막(18)의 두께가 t2보다 작은 t4로 감소된다.Since the stacked pattern of the word line 12 and the hard mask layer 14 in the "C" region is exposed when the polysilicon plug contact hole 20 is formed, the upper portion of the hard mask layer 14 is partially removed, and thus the hard mask layer 14 is removed. The thickness of 14 is reduced to t3 smaller than t1, and the interlayer insulating film 18 in the "D" region is partially removed by the CMP process to form the polysilicon plug contact hole 20, and then the thickness of the interlayer insulating film 18. Decreases to t4 less than t2.

도 2c를 참조하면, 상기 구조의 전체표면 상부에 폴리실리콘막(22)을 증착한다. 이때, "C" 영역과 "D" 영역은 이전 공정차이로 인해 t5 만큼의 단차가 존재한다. 즉, 폴리실리콘막(22)은 폴리실리콘 플러그 콘택홀(20) 내에서 t5 만큼의 단차가 형성되고, 하드마스크막(14)으로부터 t6의 두께를 갖는다.Referring to FIG. 2C, a polysilicon film 22 is deposited on the entire surface of the structure. At this time, the "C" region and the "D" region has a step by t5 due to the previous process difference. That is, the polysilicon film 22 has a step of t5 formed in the polysilicon plug contact hole 20, and has a thickness of t6 from the hard mask film 14.

도 2d를 참조하면, 셀 영역(I)의 폴리실리콘막(22)은 그 상부의 일부가 제거되도록 하고, 주변회로 영역(II)의 폴리실리콘막(22)은 모두 제거되도록 폴리실리콘막(22)을 전면식각한다.Referring to FIG. 2D, the polysilicon film 22 of the cell region I is removed so that a part of the upper portion thereof is removed, and the polysilicon film 22 of the peripheral circuit region II is completely removed. ) Etch it all over.

도 2e를 참조하면, 셀 영역(I)의 하드마스크막(14)을 연마방지막으로 하여 셀 영역(II)의 하드마스크막(14)이 노출될 때까지, 산화막과 질화막에 대한 연마속도가 비슷한 슬러리를 사용하여 셀 영역(I)의 폴리실리콘막(22)과 주변회로 영역(II)의 층간절연막(18)에 CMP 공정을 실시한다. 폴리실리콘막(22)을 P1 영역과 P2 영역으로 분리시키기 위해서는 적어도 t6 만큼의 제거공정을 실시해야 한다.Referring to FIG. 2E, using the hard mask film 14 of the cell region I as the anti-polishing film, the polishing rate for the oxide film and the nitride film is similar until the hard mask film 14 of the cell region II is exposed. Using the slurry, a CMP process is performed on the polysilicon film 22 in the cell region I and the interlayer insulating film 18 in the peripheral circuit region II. In order to separate the polysilicon film 22 into the P1 region and the P2 region, a removal process of at least t6 must be performed.

이때, 산성의 CMP 슬러리를 사용하기 때문에 피노키오 디펙트는 발생하지 않지만, 주변회로 영역(II)의 경우 층간절연막(18)의 연마속도가 빨라서 쉽게 제거되어, 이에 따라 하드마스크막(14)의 마진이 부족하여 워드라인(12)이 쉽게 노출된다.At this time, since the acidic CMP slurry is used, the Pinocchio defect does not occur. However, in the peripheral circuit region II, the polishing rate of the interlayer insulating layer 18 is quickly removed, and thus the margin of the hard mask layer 14 is easily removed. This lack causes the word line 12 to be easily exposed.

도 3은 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 워드라인이 노출된 상태를 나타내는 SEM 사진으로, "E" 로 표시된 부분에서 보이는 바와 같이 주변회로영역(II)에서 워드라인 상부의 하드마스크막 손실로 인해 워드라인이 노출되었음을 알 수 있다.FIG. 3 is an SEM image showing a word line exposed after forming a polysilicon plug of a semiconductor device according to the prior art, and as shown in a portion indicated by "E", a hard mask on the word line in the peripheral circuit region II. It can be seen that the word line is exposed due to the film loss.

이와 같이, 워드라인이 노출되면 후속공정에서 정렬 오차(misalignment)가 유도되고, 워드라인 배선과 스토리지 노드 콘택간의 브리지(bridge)가 형성되거나 누설 전류가 증가하여 소자의 페일(fail)을 유도하는 문제점이 있다.As such, when the word line is exposed, misalignment is induced in a subsequent process, a bridge is formed between the word line wiring and the storage node contact, or a leakage current increases to induce a device fail. There is this.

본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, CMP 공정에 의해 폴리실리콘막이 제거될 때에 주변회로 영역의 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성하기 위한 반도체소자의 폴리실리콘 플러그 형성방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention is to solve the problems of the prior art, a method of forming a polysilicon plug of a semiconductor device for forming a polysilicon plug so that the word line of the peripheral circuit region is not exposed when the polysilicon film is removed by a CMP process. It aims to provide.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 폴리실리콘 플러그 형성방법은 Polysilicon plug forming method of a semiconductor device of the present invention for achieving the above object

(a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;(a) forming a stacked pattern of a word line and a hard mask film on the semiconductor substrate having a cell region and a peripheral circuit region;

(b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;(b) forming spacers on sidewalls of the stacked pattern;

(c) 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계;(c) forming a first interlayer insulating film over the entire surface of the structure and then planarizing it;

(d) 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계;(d) forming a second interlayer dielectric layer on the planarized first interlayer dielectric layer, the second interlayer dielectric layer being at least twice as polished as the first interlayer dielectric layer;

(d) 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계; (d) selectively etching the second interlayer insulating film and the first interlayer insulating film to form a polysilicon plug contact hole defining a polysilicon plug contact hole region in the cell region, wherein the stacked pattern is present in the contact hole region; Doing;

(e) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계; (e) depositing a polysilicon film over the entire surface of the structure;

(f) 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계; 및 (f) etching the entire polysilicon layer until the second interlayer dielectric layer of the peripheral circuit region is exposed; And

(g) 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함한다.(g) forming a polysilicon plug by performing a CMP process on the entire surface of the resultant until the hard mask layer of the cell region is exposed.

상기 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성방법에 있어서, In the polysilicon plug forming method of the semiconductor device according to the present invention,

상기 워드라인은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 및 TiSix막으로 이루어진 군으로부터 선택되는 것과,The word line is selected from the group consisting of polysilicon film, doped polysilicon film, WSi x film, WN film, W film and TiSi x film,

상기 워드라인 패턴은 염소 가스(Cl2) 또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성되는 것과,The word line pattern is formed by a plasma etch process using a source of chlorine gas (Cl 2 ) or carbon tetrachloride gas (CCl 4 ),

상기 하드마스크막은 질화막인 것과,The hard mask film is a nitride film,

상기 스페이서는 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막을 전면 식각하는 공정으로 형성되는 것과,The spacer is formed by a step of etching the entire surface of the oxide film deposited by a low pressure chemical vapor deposition method using a nitride film, TEOS (tetraethyl ortho silicate) oxide film or SiH 4 as a reaction source,

상기 제 1 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막 및 ALD (atomic layer deposition) 산화막으로 이루어진 군으로부터 선택되는 것과,The first interlayer insulating film is selected from the group consisting of boron phosphorous silicate glass (BPSG) oxide, phosphorous silicate glass (PSG) oxide, advanced planarization layer (APL) oxide, and atomic layer deposition (ALD) oxide,

상기 제 2 층간절연막은 고밀도 플라즈마 산화막으로, TEOS(tetraethyl ortho silicate), SiH4 및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는 하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착되는 것과,The second interlayer dielectric film is a high density plasma oxide film, at least one reaction source selected from the group consisting of tetraethyl ortho silicate (TEOS), SiH 4 and SiH a (CH 3 ) b , and N 2 , N 2 O, NH 3 , Deposited by chemical vapor deposition using at least one etching source selected from the group consisting of O 2 , O 3 , Ar, He and NF 3 ;

상기 (d) 단계의 제 2 층간절연막 증착 후 H2, O2, O3, N2O 또는 H2/O2 혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리하는 공정을 더 포함하는 것과,After the deposition of the second interlayer insulating film of step (d) is carried out a subsequent heat treatment for 5 to 40 minutes at a temperature of 500 to 1200 ℃ in H 2 , O 2 , O 3 , N 2 O or H 2 / O 2 mixed gas atmosphere Including more,

상기 (d) 단계의 제 2 층간절연막 증착 후 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하는 공정을 더 포함하는 것과,After the deposition of the second interlayer insulating film of step (d) further comprises a step of rapid thermal processing (RTP) for 5 to 20 seconds at a temperature of 600 to 1000 ℃,

상기 (d) 단계에서 폴리실리콘 플러그 콘택홀은 C4F8을 소스로 사용하는 자기정열콘택 공정에 의해 형성되는 것과,In the step (d) the polysilicon plug contact hole is formed by a self-aligned contact process using C 4 F 8 as a source,

상기 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 것과,The polysilicon film is formed by an in-situ doping method,

상기 (g) 단계는 50 내지 500nm 크기의 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 지르코니아(ZrO 2) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 연마제를 0.5 내지 10중량%; H2O2, H5IO 6, FeNO3 및 이들의 혼합물로 이루어진 군으로부터 선택되는 산화제를 0.01 내지 10중량%; 염산(hydrochloric acid), 질산(nitric acid), 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 슬러리를 사용하여 수행하는 것과,The step (g) is a colloidal silica (SiO 2 ), fumed silica (SiO 2 ), alumina (Al 2 O 3 ), ceria (CeO 2 ), zirconia (ZrO 2 ) and mixtures thereof of 50 to 500 nm in size. 0.5 to 10% by weight of an abrasive selected from the group consisting of; 0.01 to 10% by weight of an oxidizing agent selected from the group consisting of H 2 O 2 , H 5 IO 6 , FeNO 3 and mixtures thereof; Hydrochloric acid, nitric acid, acetic acid, acetic acid, citric acid, tartaric acid, succinic acid, malic acid, maleic acid, maleic acid, fumaric acid 0.01 to 10% by weight of a pH adjusting agent selected from the group consisting of (fumaric acid), malonic acid (malonic acid), glycolic acid (glycolic acid), oxalic acid, benzoic acid (benzoic acid) and mixtures thereof using a slurry of pH 8 or less,

상기 슬러리는 하드마스크막, 제 2 층간절연막, 제 1 층간절연막 및 폴리실리콘막에 대한 식각선택비가 하드마스크막 : 제 2 층간절연막 : 제 1 층간절연막 : 폴리실리콘막 = 1 : 1∼10 : 2∼20 : 1∼10인 것과,The slurry has an etching selectivity for the hard mask film, the second interlayer insulating film, the first interlayer insulating film, and the polysilicon film. The slurry has a hard mask film: a second interlayer insulating film: a first interlayer insulating film: a polysilicon film = 1: 1 to 10: 2. 20: 1-10,

상기 (g) 단계는 연마 압력을 1 내지 10psi로 하고, 테이블 회전수를 10 내지 100rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 1000fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것을 특징으로 한다.The step (g) is carried out using a hard pad under the condition that the polishing pressure is 1 to 10 psi, the table rotation speed is 10 to 100 rpm (revolutions per minute) or the table moving speed is 100 to 1000 fpm (feet per minute). Characterized in that.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4f는 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도이다.4A to 4F are cross-sectional views illustrating a method of forming a polysilicon plug of a semiconductor device according to the present invention.

이때, I은 셀 영역을 나타내고, II는 주변회로 영역을 나타낸다.In this case, I represents a cell region and II represents a peripheral circuit region.

도 4a는 도 1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도이다.FIG. 4A is a cross-sectional view illustrating a state in which an interlayer insulating film is deposited on the cross-section A-A 'of FIG. 1A.

도 4a를 참조하면, 셀 영역(I)과 주변회로 영역(II)을 구비한 반도체기판 (30) 상부에 워드라인(32)과 하드마스크막(34)의 적층패턴을 형성한다.Referring to FIG. 4A, a stacked pattern of a word line 32 and a hard mask layer 34 is formed on the semiconductor substrate 30 including the cell region I and the peripheral circuit region II.

이때, 하드마스크막(34)은 질화막으로 형성되고, 그 두께는 t1이다.At this time, the hard mask film 34 is formed of a nitride film and its thickness is t1.

워드라인(32)은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 또는 TiSix막으로 이루어지도록 하고, 워드라인(32) 패턴은 염소 가스(Cl2)또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성하는 것이 바람직한데, 이는 후속공정에서 형성될 게이트 산화막에 대하여 고선택비를 갖도록 하기 위함이다.The word line 32 is formed of a polysilicon film, a doped polysilicon film, a WSi x film, a WN film, a W film, or a TiSi x film, and the word line 32 pattern is formed of chlorine gas (Cl 2 ) or carbon tetrachloride gas ( It is preferable to form by a plasma etch process using CCl 4 ) as a source, in order to have a high selectivity with respect to the gate oxide film to be formed in a subsequent process.

다음, 상기 구조의 전체표면 상부에 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막 (미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(32)과 하드마스크막(34)의 적층패턴 측벽에 스페이서(36)를 형성한다.Next, an oxide film (not shown) formed by using a nitride film, a tetraethyl ortho silicate (TEOS) oxide film, or SiH 4 as a reaction source is formed on the entire surface of the structure by a low pressure chemical vapor deposition method, and the entire surface of the nitride film or oxide film is etched. Thus, spacers 36 are formed on sidewalls of the stacked patterns of the word line 32 and the hard mask layer 34.

다음, 상기 구조의 전체표면 상부에 CMP 공정에 의해 평탄화된 층간절연막 (38)을 형성한다. 이때 층간절연막(38)은 매립특성이 우수한 BPSG(boron phosphorous silicate glass) 산화막 또는 PSG(phosphorous silicate glass) 산화막 등과 같은 도프트(doped) 산화막을 증착하거나, 과산화수소(H2O2)와 사일렌 (SiH4)을 반응 소스로 이용하는 저압 화학기상증착 방법을 이용하여 유동성을 가진 APL(advanced planarization layer) 산화막을 증착하거나, ALD(atomic layer deposition) 산화막을 증착하여 형성한다.Next, an interlayer insulating film 38 planarized by a CMP process is formed over the entire surface of the structure. In this case, the interlayer insulating layer 38 may deposit a doped oxide layer such as a boron phosphorous silicate glass (BPSG) oxide film or a phosphorous silicate glass (PSG) oxide film having excellent buried characteristics, or may deposit hydrogen peroxide (H 2 O 2 ) and silica ( By using a low pressure chemical vapor deposition method using SiH 4 ) as a reaction source, an advanced planarization layer (APL) oxide film having a fluidity is deposited or an ALD (atomic layer deposition) oxide film is deposited.

다음, 상기 층간절연막(38) 상부에 동종의 슬러리를 사용할 경우 층간절연막 (38) 보다 연마되는 속도가 2배 이상 낮은 고밀도 플라즈마 산화막을 증착하여 층간절연막(40)을 형성한다.Next, when the same kind of slurry is used on the interlayer insulating film 38, a high-density plasma oxide film polished at least twice as fast as the interlayer insulating film 38 is deposited to form the interlayer insulating film 40.

이때 형성되는 층간절연막(40)에 의해 전체 층간절연막(38,40)의 두께는 하드마스크막(34)으로부터 t7이다.At this time, the thicknesses of the entire interlayer insulating films 38 and 40 by the interlayer insulating film 40 formed are t7 from the hard mask film 34.

상기 고밀도 플라즈마 산화막은 TEOS(tetraethyl ortho silicate), SiH4 및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는 하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착한다. 여기서, a 및 b는 0 ≤a ≤4, 0 ≤b ≤4의 조건을 만족하는 정수이다.The high density plasma oxide film is at least one reaction source selected from the group consisting of TEOS (tetraethyl ortho silicate), SiH 4 and SiH a (CH 3 ) b , N 2 , N 2 O, NH 3 , O 2 , O 3 , Deposition is by chemical vapor deposition using at least one etching source selected from the group consisting of Ar, He and NF 3 . Here, a and b are integers which satisfy | fill the conditions of 0 <= a <= 4 and 0 <= b <= 4.

다음, H2, O2, O3, N2O 또는 H2/O2 혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리 공정을 수행하거나, 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하여 후속 열처리 공정을 수행하여 층간절연막(40)의 막질이 치밀해지도록 한다.Next, a subsequent heat treatment is performed for 5 to 40 minutes at a temperature of 500 to 1200 ° C. under a H 2 , O 2 , O 3 , N 2 O or H 2 / O 2 mixed gas atmosphere, or at a temperature of 600 to 1000 ° C. RTP (Rapid Thermal Processing) for 20 seconds to perform a subsequent heat treatment process so that the film quality of the interlayer insulating film 40 is dense.

도 4b를 참조하면, 상기 층간절연막(40) 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 주변회로 영역(II)의 층간절연막 (40) 상부에 감광막 패턴(42)을 형성한다.Referring to FIG. 4B, a photoresist film (not shown) is deposited on the interlayer insulating film 40, and then the photoresist film is selectively exposed and developed to form a photoresist pattern on the interlayer insulating film 40 in the peripheral circuit region II. To form 42.

도 4c는 도 1b의 B-B' 단면을 나타낸다.4C is a cross-sectional view taken along line BB ′ of FIG. 1B.

도 4c를 참조하면, 상기 감광막 패턴(42)을 마스크로 층간절연막(38,40)을 선택적으로 식각하여 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀(44)을 형성하되, 상기 콘택홀 영역에 상기 적층패턴이 존재하도록 한다.Referring to FIG. 4C, the interlayer insulating layers 38 and 40 are selectively etched using the photoresist pattern 42 as a mask to form a polysilicon plug contact hole 44 defining a polysilicon plug contact hole region. The stacking pattern is present in the hole area.

상기 폴리실리콘 플러그 콘택홀(44)은 산화막의 선택비를 높이기 위하여 C4F8을 소스로 사용하는 자기정열콘택(self aligned contact) 공정을 이용하여 상기 적층패턴 사이의 층간절연막(38)을 제거하여 형성한다.The polysilicon plug contact hole 44 removes the interlayer insulating film 38 between the stacked patterns by using a self aligned contact process using C 4 F 8 as a source to increase the selectivity of the oxide film. To form.

여기서, 도 1b에 도시된 "C" 영역은 층간절연막(38)이 식각됨으로써 폴리실리콘 플러그 콘택홀(44)이 형성된 영역을 나타내고, "D" 영역은 폴리실리콘 플러그 콘택홀(44)이 형성되지 않는 영역을 나타낸다.Here, the region "C" shown in FIG. 1B represents a region in which the polysilicon plug contact hole 44 is formed by etching the interlayer insulating layer 38, and the region "D" is a region in which the polysilicon plug contact hole 44 is not formed. Indicates an area that does not.

"C" 영역의 워드라인(32)과 하드마스크막(34)의 적층패턴은 폴리실리콘 플러그 콘택홀(44) 형성시 노출되기 때문에 하드마스크막(34)의 상부가 일부 제거되어 그 두께가 t1보다 작은 t3로 감소되고, "D" 영역의 층간절연막(38,40)은 폴리실리콘 플러그 콘택홀(44) 형성시 상부의 층간절연막(40)의 손실로 인하여 그 두께가 t7보다 작은 t8로 감소된다.Since the stacked pattern of the word line 32 and the hard mask layer 34 in the "C" region is exposed when the polysilicon plug contact hole 44 is formed, a part of the upper portion of the hard mask layer 34 is removed to have a thickness t1. The interlayer insulating films 38 and 40 in the "D" region are reduced to a smaller t3, and the thickness thereof is reduced to t8 smaller than t7 due to the loss of the interlayer insulating film 40 at the time of forming the polysilicon plug contact hole 44. do.

도 4d를 참조하면, 상기 구조의 전체표면 상부에 t10 만큼의 두께로 폴리실리콘막(46)을 증착한다. 이때, "C" 영역과 "D" 영역은 이전 공정차이로 인해 t9 만큼의 단차가 존재한다. 즉, 폴리실리콘막(46)은 폴리실리콘 플러그 콘택홀(44) 내에서 t9 만큼의 단차가 형성되고, 하드마스크막(34)으로부터 t11의 두께를 갖는다.Referring to FIG. 4D, a polysilicon film 46 is deposited on the entire surface of the structure with a thickness of t10. At this time, the "C" region and the "D" region has a step by t9 due to the previous process difference. That is, the polysilicon film 46 has a step of t9 in the polysilicon plug contact hole 44, and has a thickness of t11 from the hard mask film 34.

폴리실리콘막(46)은 SiH4 또는 Si2H6을 소스로 사용하여 형성한 것으로 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 도핑 폴리실리콘막인 것이 바람직하다.The polysilicon film 46 is formed using SiH 4 or Si 2 H 6 as a source, and is preferably a doped polysilicon film formed by an in-situ doping method.

도 4e를 참조하면, 주변회로 영역(II)의 층간절연막(40)을 연마방지막으로 하여 셀 영역(I)의 폴리실리콘막(46)은 일부가 제거되도록 하고, 주변회로 영역 (II)의 폴리실리콘막(46)은 모두 제거되도록 전체 폴리실리콘막(46)을 전면식각하는데, 여기서는 연마되는 속도가 낮은 층간절연막(40)에 의한 연마지연 효과를 이용한다. 폴리실리콘막(46)은 폴리실리콘 플러그 콘택홀(44) 내에서 하드마스크막 (34)으로부터 t12의 두께를 갖는다.Referring to FIG. 4E, the polysilicon film 46 of the cell region I is partially removed by using the interlayer insulating film 40 of the peripheral circuit region II as an anti-polishing film, and the poly of the peripheral circuit region II is removed. The entire silicon layer 46 is etched entirely so that all of the silicon film 46 is removed. Here, the polishing delay effect by the interlayer insulating film 40 having a low polishing rate is used. The polysilicon film 46 has a thickness t12 from the hard mask film 34 in the polysilicon plug contact hole 44.

도 4f를 참조하면, 셀 영역(I)의 하드마스크막(34)을 연마방지막으로 하여 셀 영역(I)의 하드마스크막(34)이 노출될 때까지, 셀 영역(I)의 폴리실리콘막(46)과 주변회로 영역(II)의 층간절연막(40)에 CMP 공정을 실시하여 폴리실리콘막(46), 층간절연막(38,40) 및 소정 두께의 하드마스크막(34)을 제거한다. 이때, 폴리실리콘막(46)을 P1 영역과 P2 영역으로 분리시키기 위해서는 적어도 t11 만큼의 제거공정을 실시해야 한다.Referring to FIG. 4F, using the hard mask film 34 of the cell region I as an anti-polishing film, the polysilicon film of the cell region I until the hard mask film 34 of the cell region I is exposed. The polysilicon film 46, the interlayer insulating films 38 and 40, and the hard mask film 34 having a predetermined thickness are removed by performing a CMP process on the interlayer insulating film 40 in the 46 and the peripheral circuit region II. At this time, in order to separate the polysilicon film 46 into the P1 region and the P2 region, at least t11 should be removed.

그 결과, P1 영역과 P2 영역이 완전히 분리된 폴리실리콘 플러그(48)가 형성된다. 이때, 최종 하드마스크막(34)의 두께는 t13으로, 주변회로 영역(II)의 하드마스크막(34)의 손실이 발생하지 않아 워드라인(32)이 노출되지 않는다.As a result, a polysilicon plug 48 in which the P1 region and the P2 region are completely separated is formed. At this time, the thickness of the final hard mask film 34 is t13, so that the loss of the hard mask film 34 of the peripheral circuit region II does not occur, so that the word line 32 is not exposed.

상기 CMP 공정은 50 내지 500nm 크기의 연마제를 0.5 내지 10중량% 포함하고, 산화제를 0.01 내지 10중량% 포함하며, pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 중성 또는 산성의 슬러리를 사용하여, 연마 압력을 1 내지 10psi로 하고, 회전형 장비를 사용하는 경우 테이블 회전수를 10 내지 100rpm으로 하며, 선형 장비를 사용하는 경우 테이블 이동속도를 100 내지 1000fpm로 하는 조건하에서 하드 패드를 사용하여 수행하는 것이 바람직하다.The CMP process uses a neutral or acidic slurry having a pH of 8 or less including 0.5 to 10 wt% of an abrasive having a size of 50 to 500 nm, 0.01 to 10 wt% of an oxidizing agent, and 0.01 to 10 wt% of a pH adjusting agent. By using a hard pad under the condition that the polishing pressure is 1 to 10 psi, the table rotation speed is 10 to 100 rpm when the rotary equipment is used, and the table moving speed is 100 to 1000 fpm when the linear equipment is used. It is preferable to carry out.

상기 슬러리는 연마제로 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물을 사용하는 것이 바람직하고, 산화제로 H2O2, H5IO6, FeNO3 또는 이들의 혼합물을 사용하는 것이 바람직하며, pH 조절제로 염산(hydrochloric acid) 또는 질산(nitric acid) 등의 무기산이나 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid) 또는 벤조산(benzoic acid) 등의 유기산을 사용하는 것이 바람직하다.As the slurry, it is preferable to use colloidal silica (SiO 2 ), fumed silica (SiO 2 ), alumina (Al 2 O 3 ), ceria (CeO 2 ), zirconia (ZrO 2 ), and mixtures thereof. It is preferable to use H 2 O 2 , H 5 IO 6 , FeNO 3 or a mixture thereof as an oxidizing agent, and inorganic acids such as hydrochloric acid or nitric acid, acetic acid and citric acid as pH adjusting agents. (citric acid), tartaric acid, succinic acid, malic acid, maleic acid, maleic acid, fumaric acid, malonic acid, glycolic acid, It is preferable to use an organic acid such as oxalic acid or benzoic acid.

상기 pH 조절제로 유기산을 사용하는 경우, 유기산이 질화막에 대한 친화도를 갖기 때문에 질화막의 연마속도를 저하시키는 작용을 한다.When the organic acid is used as the pH adjusting agent, since the organic acid has an affinity for the nitride film, it serves to lower the polishing rate of the nitride film.

상기 슬러리는 하드마스크막(34), 층간절연막(40), 층간절연막(38) 및 폴리실리콘막(46)에 대하여 하드마스크막(34) : 층간절연막(40) : 층간절연막(38) : 폴리실리콘막(46) = 1 : 1∼10 : 2∼20 : 1∼10의 식각선택비를 갖는다.The slurry is made of a hard mask film 34: interlayer insulating film 40: interlayer insulating film 38: poly with respect to the hard mask film 34, the interlayer insulating film 40, the interlayer insulating film 38, and the polysilicon film 46. Silicon film 46 has an etching selectivity ratio of 1: 1 to 10: 2 to 20: 1 to 10.

이상에서 설명한 바와 같이, 본 발명에서는 연마속도 높은 층간절연막을 먼저 증착한 후, 이보다 2배 이상 연마속도가 낮은 다른 층간절연막을 증착함으로써, 주변회로 영역에 연마속도가 낮은 층간절연막을 남긴 상태에서 폴리실리콘막을 증착한 후 CMP 공정을 수행하여 워드라인 전극이 노출되지 않는 폴리실리콘 플러그를 형성할 수 있다. 그 결과, 후속공정에서 정렬 오차를 유도하지 않고, 워드라인 배선과 스토리지 노드 콘택간의 브리지를 형성시키지 않으며, 누설 전류가 발생하지 않으므로 소자의 페일을 방지할 수 있다.As described above, in the present invention, by depositing an interlayer insulating film having a high polishing rate first, and then depositing another interlayer insulating film having a polishing rate that is twice or more lower than this, the poly interlayer insulating film having a low polishing rate is left in the peripheral circuit region. After depositing the silicon film, a CMP process may be performed to form a polysilicon plug in which the word line electrode is not exposed. As a result, it is possible to prevent the device from failing because no alignment error is induced in the subsequent process, no bridge is formed between the word line wiring and the storage node contact, and no leakage current is generated.

도 1a는 워드라인 패턴 형성후의 평면도.1A is a plan view after word line pattern formation.

도 1b는 폴리실리콘 플러그 콘택 형성후의 평면도.1B is a plan view after polysilicon plug contact formation.

도 2a 내지 도 2e는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.2A to 2E are cross-sectional views illustrating a method for forming a polysilicon plug of a semiconductor device according to the prior art.

도 3은 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 워드라인이 노출된 상태를 나타내는 SEM 사진.Figure 3 is a SEM photograph showing a state in which the word line is exposed after the polysilicon plug formed of the semiconductor device according to the prior art.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.4A to 4F are cross-sectional views illustrating a method for forming a polysilicon plug of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10, 30 : 반도체기판 12, 32 : 워드라인10, 30: semiconductor substrate 12, 32: word line

14, 34 : 하드마스크막 16, 36 : 스페이서14, 34: hard mask film 16, 36: spacer

18, 38 : 층간절연막 20, 44 : 폴리실리콘 플러그 콘택홀18, 38: interlayer insulating film 20, 44: polysilicon plug contact hole

22, 46 : 폴리실리콘막 24, 48 : 폴리실리콘 플러그22, 46: polysilicon film 24, 48: polysilicon plug

40 : 층간절연막 42 : 감광막 패턴40: interlayer insulating film 42: photosensitive film pattern

I : 셀 영역 II: 주변회로 영역I: Cell Area II: Peripheral Circuit Area

Claims (18)

(a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;(a) forming a stacked pattern of a word line and a hard mask film on the semiconductor substrate having a cell region and a peripheral circuit region; (b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;(b) forming spacers on sidewalls of the stacked pattern; (c) 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계;(c) forming a first interlayer insulating film over the entire surface of the structure and then planarizing it; (d) 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계;(d) forming a second interlayer dielectric layer on the planarized first interlayer dielectric layer, the second interlayer dielectric layer being at least twice as polished as the first interlayer dielectric layer; (d) 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계; (d) selectively etching the second interlayer insulating film and the first interlayer insulating film to form a polysilicon plug contact hole defining a polysilicon plug contact hole region in the cell region, wherein the stacked pattern is present in the contact hole region; Doing; (e) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계; (e) depositing a polysilicon film over the entire surface of the structure; (f) 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계; 및 (f) etching the entire polysilicon layer until the second interlayer dielectric layer of the peripheral circuit region is exposed; And (g) 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법.and (g) forming a polysilicon plug by performing a CMP process on the entire surface of the resultant until the hard mask layer of the cell region is exposed. 제 1 항에 있어서,The method of claim 1, 상기 워드라인은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 및 TiSix막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.Wherein said word line is selected from the group consisting of a polysilicon film, a doped polysilicon film, a WSi x film, a WN film, a W film, and a TiSi x film. 제 1 항에 있어서,The method of claim 1, 상기 워드라인 패턴은 염소 가스(Cl2) 또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.And the word line pattern is formed by a plasma etch process using chlorine gas (Cl 2 ) or carbon tetrachloride gas (CCl 4 ) as a source. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크막은 질화막인 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.And said hard mask film is a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막을 전면 식각하는 공정으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.The spacer is a semiconductor device manufacturing method, characterized in that the nitride film, TEOS (tetraethyl ortho silicate) oxide or SiH 4 as a reaction source is formed by the process of etching the oxide film deposited by a low pressure chemical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막 및 ALD(atomic layer deposition) 산화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The first interlayer insulating film is selected from the group consisting of boron phosphorous silicate glass (BPSG) oxide, phosphorous silicate glass (PSG) oxide, advanced planarization layer (ALP) oxide, and atomic layer deposition (ALD) oxide Polysilicon plug formation method. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.And the second interlayer insulating film is a high density plasma oxide film. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계의 제 2 층간절연막 증착 후 H2, O2, O3, N2O 또는 H2/O2 혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.After the deposition of the second interlayer insulating film of step (d) is carried out a subsequent heat treatment for 5 to 40 minutes at a temperature of 500 to 1200 ℃ in H 2 , O 2 , O 3 , N 2 O or H 2 / O 2 mixed gas atmosphere Polysilicon plug forming method of a semiconductor device further comprising. 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계의 제 2 층간절연막 증착 후 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.And forming a thermal thermal processing (RTP) process for 5 to 20 seconds at a temperature of 600 to 1000 ° C. after the deposition of the second interlayer insulating film in step (d). 제 7 항에 있어서,The method of claim 7, wherein 상기 고밀도 플라즈마 산화막은 TEOS(tetraethyl ortho silicate), SiH4 및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는 하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법 (단, a 및 b는 0 ≤a ≤ 4, 0 ≤b ≤4의 조건을 만족하는 정수).The high density plasma oxide film is at least one reaction source selected from the group consisting of TEOS (tetraethyl ortho silicate), SiH 4 and SiH a (CH 3 ) b , N 2 , N 2 O, NH 3 , O 2 , O 3 , Polysilicon plug forming method of a semiconductor device, characterized in that deposited by the chemical vapor deposition method using at least one etching source selected from the group consisting of Ar, He and NF 3 (where a and b is 0 ≤ a ≤ 4, An integer that satisfies the condition of 0 ≤ b ≤ 4). 제 1 항에 있어서,The method of claim 1, 상기 (d) 단계에서 폴리실리콘 플러그 콘택홀은 C4F8을 소스로 사용하는 자기정열콘택 공정에 의해 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.And in the step (d), the polysilicon plug contact hole is formed by a self-aligned contact process using C 4 F 8 as a source. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The polysilicon film is a polysilicon plug forming method of a semiconductor device, characterized in that formed by the in-situ doping (in-Situ Doping) method. 제 1 항에 있어서,The method of claim 1, 상기 (g) 단계는 50 내지 500nm 크기의 연마제를 0.5 내지 10중량%, 산화제를 0.01 내지 10중량%, pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체소자 폴리실리콘 플러그 형성방법.Step (g) is performed using a slurry having a pH of 8 or less, containing 0.5 to 10% by weight of an abrasive having a size of 50 to 500 nm, 0.01 to 10% by weight of an oxidant, and 0.01 to 10% by weight of a pH adjuster. Method for forming a semiconductor device polysilicon plug. 제 13 항에 있어서,The method of claim 13, 상기 연마제는 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O 3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The abrasive is selected from the group consisting of colloidal silica (SiO 2 ), fumed silica (SiO 2 ), alumina (Al 2 O 3 ), ceria (CeO 2 ), zirconia (ZrO 2 ) and mixtures thereof. Polysilicon plug forming method of a semiconductor device. 제 13 항에 있어서,The method of claim 13, 상기 산화제는 H2O2, H5IO6, FeNO3 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The oxidizing agent is selected from the group consisting of H 2 O 2 , H 5 IO 6 , FeNO 3 and mixtures thereof. 제 13 항에 있어서,The method of claim 13, 상기 pH 조절제는 염산(hydrochloric acid), 질산(nitric acid), 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The pH adjusting agent is hydrochloric acid, nitric acid, acetic acid, acetic acid, citric acid, tartaric acid, succinic acid, malic acid, maleic acid), fumaric acid, malonic acid, malonic acid, glycolic acid, glycolic acid, oxalic acid, benzoic acid, and a mixture thereof. Polysilicon plug formation method. 제 13 항에 있어서,The method of claim 13, 상기 슬러리는 하드마스크막, 제 2 층간절연막, 제 1 층간절연막 및 폴리실리콘막에 대한 식각선택비가 하드마스크막 : 제 2 층간절연막 : 제 1 층간절연막 : 폴리실리콘막 = 1 : 1∼10 : 2∼20 : 1∼10인 것을 특징으로 하는 반도체소자 폴리실리콘 플러그 형성방법.The slurry has an etching selectivity for the hard mask film, the second interlayer insulating film, the first interlayer insulating film, and the polysilicon film. The slurry has a hard mask film: a second interlayer insulating film: a first interlayer insulating film: a polysilicon film = 1: 1 to 10: 2. 20 to 1 to 10, characterized in that the semiconductor element polysilicon plug forming method. 제 1 항에 있어서,The method of claim 1, 상기 (g) 단계는 연마 압력을 1 내지 10psi로 하고, 테이블 회전수를 10 내지 100rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 1000fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.The step (g) is carried out using a hard pad under the condition that the polishing pressure is 1 to 10 psi, the table rotation speed is 10 to 100 rpm (revolutions per minute) or the table moving speed is 100 to 1000 fpm (feet per minute). Polysilicon plug forming method of a semiconductor device, characterized in that.
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