KR100490503B1 - Array chip - Google Patents

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KR100490503B1
KR100490503B1 KR1020030097088A KR20030097088A KR100490503B1 KR 100490503 B1 KR100490503 B1 KR 100490503B1 KR 1020030097088 A KR1020030097088 A KR 1020030097088A KR 20030097088 A KR20030097088 A KR 20030097088A KR 100490503 B1 KR100490503 B1 KR 100490503B1
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박인길
김덕희
황순하
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주식회사 이노칩테크놀로지
박인길
김덕희
황순하
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

본 발명은 단일 칩 내에 복수 개의 단위 소자가 병렬로 배치된 적층 어레이 칩에 관한 것으로서, 복수 개의 소자가 하나의 칩으로 제조된 적층 어레이 칩에서 각 단위 소자의 주파수 특성의 차이를 감소시키는 적층 어레이 칩을 제공하는 것을 그 목적으로 한다. 이러한 본 발명의 목적을 달성하기 위한 어레이 칩은, 양 대향 단부에 제1 및 제2 외부 단자가 형성된 복수의 단위 소자가 종방향을 따라 병렬 배치되고, 상기 양 대향 단부 방향과 교차하는 방향으로 위치하는 다른 양 대향 단부에 공통 단자인 제3 외부 단자가 형성된 어레이 칩에 있어서, 상기 단위 소자의 각각에는 상기 횡방향으로 형성된 도전체 패턴을 포함하고, 하나의 단위 소자에 형성된 도전체 패턴은 인접한 단위 소자에 형성된 도전체 패턴과 가까이 배치되어 하나의 쌍을 이루고, 이들 쌍은 서로 소정 거리를 사이에 두고 배치된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stacked array chip in which a plurality of unit elements are arranged in parallel in a single chip. To provide that purpose. In order to achieve the object of the present invention, an array chip includes a plurality of unit elements having first and second external terminals formed at opposite ends thereof arranged in parallel in the longitudinal direction, and positioned in a direction intersecting the opposite end directions. An array chip having third external terminals serving as common terminals at different opposite ends thereof, wherein each of the unit elements includes a conductor pattern formed in the transverse direction, and the conductor pattern formed in one unit element includes an adjacent unit. It is disposed close to the conductor pattern formed in the element to form a pair, and these pairs are disposed with a predetermined distance therebetween.

Description

어레이 칩 {ARRAY CHIP}Array Chip {ARRAY CHIP}

본 발명은 단일 칩 내에 복수 개의 단위 소자가 병렬로 배치된 적층 어레이 칩에 관한 것으로서, 특히 복수 개의 단위 소자의 간격이 조절된 적층 어레이 칩에 관한 것이다.The present invention relates to a stacked array chip in which a plurality of unit elements are arranged in parallel in a single chip, and more particularly, to a stacked array chip in which a spacing of a plurality of unit elements is adjusted.

전자회로에 있어서 대표적인 수동소자로서는 저항(R), 커패시터(C), 인덕터(L)가 있으며 이들 수동소자의 기능과 역할은 매우 다양하다. 저항 소자는 회로 내에서 전류 흐름의 제어나 전압의 강하, 교류회로에 있어서는 임피던스 정합 등의 역할을 수행하며 다른 수동 부품인 커패시터 및 인덕터와 결합하여 각종 필터를 구현하여 고주파 노이즈 제거는 물론 주파수 선택의 기능을 수행하고 있다. 커패시터는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈를 제거하는 역할을 하기도 한다. 인덕터의 경우는 고주파 노이즈의 제거, 임피던스 정합 등의 기능을 수행한다. Representative passive elements in electronic circuits include resistors (R), capacitors (C), and inductors (L), and their functions and roles vary widely. The resistive element plays a role of controlling current flow, dropping voltage, and impedance matching in an alternating current circuit in a circuit, and combining various passive components such as capacitors and inductors to implement various filters to remove high frequency noise as well as frequency selection. It is performing a function. Capacitors basically block direct current and pass alternating current signals, but they also form time constant circuits, time delay circuits, RC and LC filter circuits, and the capacitors themselves remove noise. The inductor performs high frequency noise elimination and impedance matching.

또한 배리스터 소자는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로 내에 배치된 배리스터 소자에는 전류가 흐르지 않지만 특정한 전압 이상의 과전압이나 낙뢰 등에 의하여 배리스터 소자의 양단에 과전압 걸리면 배리스터 소자의 저항이 급격히 감소하여 거의 모든 전류가 배리스터 소자에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 회로는 과전압으로부터 보호된다. 또한, 배리스터 소자는 과전압이 걸리지 않은 정상상태에서 커패시터로 작용한다. 이러한 커패시터는 단절된 금속 사이에서 전류 또는 전압의 변화가 있을 때만 신호를 통과시키려는 성질을 가지는 소자를 말한다. 그런데 상기 커패시터에는 커패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있다. 마찬가지로 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자인데, 상기 인덕터에는 인덕턴스 값 외에도 기생 커패시턴스 값을 가지고 있다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다. In addition, the varistor element is widely used as a protection element to protect important electronic components and circuits from overvoltage (surge voltage) and static electricity because the resistance changes according to the applied voltage. In other words, current does not flow to a varistor element disposed in a circuit, but if an overvoltage is applied to both ends of a varistor element due to an overvoltage or lightning strike over a certain voltage, the resistance of the varistor element is rapidly decreased, and almost all currents flow through the varistor element. No current flows in the circuit so that the circuit is protected from overvoltage. In addition, the varistor element acts as a capacitor in a steady state without overvoltage. Such a capacitor refers to a device having a property of passing a signal only when there is a change in current or voltage between disconnected metals. However, the capacitor has not only a capacitance value but a parasitic inductance value. Similarly, an inductor is a device having a property of preventing a change in current when a current flows through the wire, and the inductor has a parasitic capacitance value in addition to the inductance value. This changes the function of the device at a specific high frequency, which is called the self-resonant frequency.

단일 칩 내에 저항 성분과 배리스터 성분을 함께 결합 형성한 저항-배리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 배리스터 소자와 저항 소자를 결합시키므로 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다. Resistor-varistor composite chips that combine resistive and varistor components together in a single chip eliminate noise from high-frequency lines while protecting against overvoltage and static electricity. By combining the varistor element and the resistance element as described above, it is possible not only to effectively protect important electronic components, small motors and circuits from overvoltage, but also to ensure stable operation of electronic components or circuits by securing a stable power supply voltage and removing noise components. I can guarantee it.

인덕터-배리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터 커패시터로 이루어지는 파이(π)형 필터를 구현할 수 있다. 이러한 저항-배리스터 결합 소자나 인덕터-배리스터 결합 소자는 회로 내의 이상 과전압이 유입되면 즉시 배리스터의 기능이 발현되어 상술한 바와 같이 과전류를 차단하게 된다. 일반적으로 대표적인 수동소자인 저항, 인덕터, 커패시터 이 세 소자의 적절한 결합으로 회로 내에서 임피던스 매칭 및 고주파-저주파 노이즈 제거 혹은 특성 주파수대의 신호를 선택하는 기능을 수행할 수 있다. The combination of the inductor-varistor can realize a pi (π) type filter made of an inductor capacitor with good high frequency noise rejection. Such a resistance-varistor coupling element or an inductor-varistor coupling element immediately exhibits the function of the varistor when an abnormal overvoltage flows in the circuit, thereby blocking the overcurrent as described above. In general, typical passive devices, such as resistors, inductors, and capacitors, can be properly combined with each other to perform impedance matching, high frequency and low frequency noise cancellation, or signal selection in a specific frequency band.

이와 같이 저항-배리스터 및 인덕터-배리스터 결합 칩은 과전압으로부터의 전자 부품이나 회로를 보호하고 노이즈 성분의 제거도 할 수 있어, 전자 부품이나 회로의 안정된 동작을 보장하기 때문에 회로 내에서 저항-배리스터 소자의 결합 및 인덕터-배리스터 소자의 결합이 반복되는 경우가 많다. 특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다. 이러한 점에 비추어, 하나의 칩에 저항-배리스터 결합 칩 및 인덕터-배리스터 결합 칩을 여러 개 수용할 수 있는 어레이화는 전자기기가 소형화되는데 필수적이라 할 수 있다. In this way, the resistor-varistor and inductor-varistor combination chips can protect electronic components or circuits from overvoltage and remove noise components, thereby ensuring stable operation of the electronic components or circuits. Coupling and coupling of inductor-varistor elements are often repeated. In particular, in recent years, in response to the miniaturization of electronic devices, demands for highly integrated circuit chip elements have increased. In view of this, arraying capable of accommodating several resistor-varistor-coupled chips and inductor-varistor-coupled chips in a single chip is essential for miniaturization of electronic devices.

예로서 도 13a에는 4개의 소자가 하나의 칩으로 제조된 적층 어레이 칩의 제조 공정과 함께 그 구성을 도시한다. As an example, FIG. 13A shows a configuration together with a manufacturing process of a stacked array chip in which four devices are made of one chip.

우선 원하는 소자용 성형 시트를 제조한다. 배리스터 소자를 제조한다면, 공업용으로 시판하고 있는 배리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 배리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트(1300 내지 1304)를 제조한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다.First, a desired molded sheet for a device is produced. If the varistor device is manufactured, a ball mill (ball ball) is used for 24 hours using water or alcohol in a desired composition using raw material powder of a commercially available varistor device or by adding an additive such as Bi 2 O 3 , CoO, MnO to ZnO powder. mill) to prepare the raw powder. After preparing PVB-based binder (binder) as an additive to the prepared varistor powder to prepare a molded sheet about 6wt% of the raw material powder, dissolved in toluene / alcohol (toluene / alcohol) -based solvent (solvent) A slurry is prepared by milling and mixing for about 24 hours with a small ball mill. This slurry is used to prepare molded sheets 1300 to 1304 of a desired thickness by a method such as a doctor blade. At this time, the raw material powder of the composition for the capacitor element, the raw material powder of the composition for the PTC (positive temperature coefficient) thermistor element, or the raw material powder of the composition for the negative temperature coefficient (NTC) thermistor element is also produced into a molded sheet having a desired thickness in the same manner. can do.

제조된 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 도 13a에 도시된 바와 같이 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(1310)을 형성하여 제1 시트(1301)를 제조하고, 상기 제1 도전체 패턴(1310)과 교차하는 종방향으로 양 대향 단부를 가로지르는 제2 도전체 패턴(1311)을 형성하여 제2 시트(1302)를 제조한다. 상기 제1 도전체 패턴(1310)과 동일한 횡방향으로 제3 도전체 패턴(1312)을 형성하여 제3 시트(1303)를 제조하고, 상기 제1 도전체 패턴(1310)과 동일 방향으로 제4 도전체 패턴(1313)을 형성하여 제4 시트(1304)를 제조한다. 상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(1301 내지 1304)는 제1 시트(1301), 제3 시트(1303), 제2 시트(1302), 제4 시트(1304), 제2 시트(1302)의 순서대로 적층되고, 최상층에 커버 시트(1300)를 더 적층한다. 상기와 같이 적층된 적층물은 압착 및 소성한 후, 외부 단자를 형성하여 적층 칩을 완성한다. A conductive pattern, such as Ag, Pt, or Pd, is formed on the prepared sheet by a thin film manufacturing method such as screen printing or sputtering, evaporation, vapor chemical vapor deposition, sol-gel coating, and the like, as shown in FIG. 13A. This formed sheet is produced. That is, the first sheet 1301 is formed by forming a first conductor pattern 1310 across the two opposite ends of the sheet, and both sides in the longitudinal direction intersecting the first conductor pattern 1310. The second sheet 1302 is manufactured by forming a second conductor pattern 1311 across the end. A third conductor pattern 1312 is formed in the same transverse direction as the first conductor pattern 1310 to manufacture a third sheet 1303, and a fourth in the same direction as the first conductor pattern 1310. The conductor pattern 1313 is formed to manufacture the fourth sheet 1304. As described above, the first to fourth sheets 1301 to 1304 on which the conductor patterns are formed include the first sheet 1301, the third sheet 1303, the second sheet 1302, the fourth sheet 1304, and the first sheet. Two sheets 1302 are laminated in order, and the cover sheet 1300 is further laminated on the uppermost layer. After the laminate laminated as described above is pressed and fired, an external terminal is formed to complete the laminated chip.

상기와 같이 제조된 적층칩의 제1 시트(1301)에는 각 단위 소자의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(1310)이 각 소자마다 하나씩 모두 4개가 종방향을 따라서 병렬로 형성되며, 제3 및 제4 시트(1303, 1304)에는 상기 제1 도전체 패턴(1310)과 동일한 횡방향으로 제3 및 제4 도전체 패턴(1312, 1313)이 각 소자마다 하나씩 종방향으로 제2 도전체 패턴(1311)이 형성된다. 또한 제1 도전체 패턴(1310)의 양 단부와 각각 연결되는 제1 및 제2 외부 단자(1330a 내지 1330d, 1331a 내지 1331d)는 입출력 단자(신호 전극)이며, 상기 입출력 단자는 제3 및 제4 도전체 패턴(1312, 1313)의 대향하는 일 단부와도 각각 연결된다. 제2 도전체 패턴(1311)의 양 단부에 연결되는 제3 외부 단자(1332a, 1332b)는 공통 단자(접지 전극)이다. 이때 도면에서 가상선(2점 쇄선)으로 나뉜 부분이 하나의 소자로 작동하게 된다. 이러한 구조의 적층 어레이 칩은 전류 흐름이 90도로 교차하는 구조로 이를 피드스루(feedthrough)형 커패시터라 한다.In the first sheet 1301 of the laminated chip manufactured as described above, four first conductor patterns 1310 transversely opposite opposite sides of each unit element are formed in parallel along the longitudinal direction, one for each element. In the third and fourth sheets 1303 and 1304, the third and fourth conductor patterns 1312 and 1313 are disposed in the longitudinal direction in the same transverse direction as the first conductor pattern 1310. The two conductor pattern 1311 is formed. In addition, the first and second external terminals 1330a to 1330d and 1331a to 1331d respectively connected to both ends of the first conductor pattern 1310 are input / output terminals (signal electrodes), and the input / output terminals are third and fourth. Also connected to opposite ends of the conductor patterns 1312 and 1313, respectively. The third external terminals 1332a and 1332b connected to both ends of the second conductor pattern 1311 are common terminals (ground electrodes). At this time, the part divided by the virtual line (two-dot chain line) in the drawing is to operate as one element. The stacked array chip having such a structure has a structure in which current flow crosses 90 degrees, which is called a feedthrough type capacitor.

이와 같이 하나의 칩에 4개의 단위 소자(1320a 내지 1320d)가 병렬로 배치된 어레이 칩에서 각 단위 소자의 주파수 특성은, 예를 들어 단위 소자(1320a)와 단위 소자(1320b)는 도 13b에 도시된 바와 같이, 서로 상이한 주파수 특성(공진점 및 삽입손실)을 갖게 된다. 이는 도 13a에서, 단위 소자(1320a)의 단자의 한쪽 전극, 예를 들어 외부 단자(1331a)에서 신호가 들어오면 신호는 최단거리에 있는 접지 전극인 외부 단자(1332a)로 신호가 나간다. 이와 유사하게 단위 소자(1320b)도 역시 최단 거리에 있는 외부 단자(1332a)로 나가게 된다. 그러나, 단위 소자(1320b)는 단위 소자(1320a)에 비해 빠져나가는 길이가 길어지게 되어 등가인덕턴스가 증가하게 되어 도 13b에 도면부호 b로 도시된 주파수 특성과 같이 공진 주파수는 감소하게 된다. 또한, 서로 인접한 단위 소자는 상호 간에 전기적 영향을 미치기 때문에 단위 소자(1320a)는 단위 소자(1320b)로부터 많은 전기적 영향을 받게 되지만 단위 소자(1320b)는 단위 소자(1320a) 및 단위 소자(1320c) 둘로부터 많은 전기적 영향을 받게 되어 단위 소자(1320a)와 단위 소자(1320b) 사이의 주파수 특성 차이는 더욱 더 커지게 된다. 따라서, 단위 소자(1320a)는 도 13b에 도면부호 a로 도시된 주파수 특성을 갖고, 단위 소자(1320b)는 도 13b에 도면부호 b로 도시된 주파수 특성을 갖게 된다.Thus, in an array chip in which four unit elements 1320a to 1320d are arranged in parallel on one chip, the frequency characteristics of each unit element are shown in FIG. 13B, for example, of the unit element 1320a and the unit element 1320b. As can be seen, they have different frequency characteristics (resonance point and insertion loss). In FIG. 13A, when a signal is input from one electrode of the terminal of the unit element 1320a, for example, the external terminal 1331a, the signal is output to the external terminal 1332a which is the shortest ground electrode. Similarly, the unit element 1320b also goes to the external terminal 1332a which is also the shortest distance. However, the unit element 1320b has a longer exit length than the unit element 1320a, so that the equivalent inductance increases, so that the resonance frequency decreases as shown in the frequency characteristic of FIG. 13B. In addition, since the unit elements adjacent to each other have an electrical effect on each other, the unit element 1320a receives a lot of electrical effects from the unit element 1320b, but the unit element 1320b includes two unit elements 1320a and 1320c. Due to the large electrical influence from the frequency characteristic difference between the unit element 1320a and the unit element 1320b becomes larger. Accordingly, the unit element 1320a has a frequency characteristic shown by reference numeral a in FIG. 13B, and the unit element 1320b has a frequency characteristic shown by reference numeral b in FIG. 13B.

본 발명의 목적은 전술된 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 복수 개의 소자가 하나의 칩으로 제조된 적층 어레이 칩에서 각 단위 소자의 주파수 특성의 차이를 감소시키는 적층 어레이 칩을 제공하는 것이다. An object of the present invention is to solve the problems of the prior art as described above, to provide a stacked array chip to reduce the difference in frequency characteristics of each unit device in a stacked array chip is a plurality of devices made of one chip will be.

본 발명의 다른 목적은 반도체 접적회로 등의 중요 전자 부품을 과전압 및 정전기로부터 보호하기 위한 적층 어레이 칩을 제공하는 것이다. Another object of the present invention is to provide a stacked array chip for protecting important electronic components such as semiconductor integrated circuits from overvoltage and static electricity.

본 발명의 또 다른 목적은 커패시턴스 값, 저항 값 및 인덕턴스 값을 다양하게 조절하는 적층 어레이 칩을 제공하는 것이다. It is still another object of the present invention to provide a stacked array chip that variously adjusts capacitance values, resistance values, and inductance values.

본 발명의 또 다른 목적은 용도에 맞추어 이종 소자를 결합하여 원하는 소자 특성, 예를 들어 삽입 손실, 공진 주파수 또는 등가직렬저항 등이 조절된 적층 어레이 칩을 제공하는 것이다. It is still another object of the present invention to provide a stacked array chip in which heterogeneous devices are combined according to the application to adjust desired device characteristics, for example, insertion loss, resonance frequency, or equivalent series resistance.

전술된 본 발명의 목적을 달성하기 위한 어레이 칩은 양 대향 단부에 제1 및 제2 외부 단자가 형성된 복수의 단위 소자가 종방향을 따라 병렬 배치되고, 상기 양 대향 단부 방향과 교차하는 방향으로 위치하는 다른 양 대향 단부에 공통 단자인 제3 외부 단자가 형성된다. 상기 어레이 칩에 있어서, 상기 단위 소자의 각각에는 상기 횡방향으로 형성된 도전체 패턴을 포함하고, 하나의 단위 소자에 형성된 도전체 패턴은 인접한 단위 소자에 형성된 도전체 패턴과 가까이 배치되어 하나의 쌍을 이루고, 이들 쌍은 서로 소정 거리를 사이에 두고 배치된다.An array chip for achieving the above object of the present invention is a plurality of unit elements having a first and a second external terminal formed on both opposing ends are arranged in parallel along the longitudinal direction, and are positioned in a direction crossing the opposite opposing directions The third external terminal, which is a common terminal, is formed at two opposite ends. In the array chip, each of the unit elements includes a conductor pattern formed in the lateral direction, and a conductor pattern formed in one unit element is disposed close to a conductor pattern formed in an adjacent unit element to form a pair. These pairs are arranged with a predetermined distance from each other.

상기 복수의 단위 소자는 어레이 칩의 횡방향 중심선에 대해 대칭으로 배치될 수 있다. 특히, 상기 복수의 단위 소자는 4개인 것이 바람직하다. The plurality of unit devices may be symmetrically disposed with respect to a horizontal center line of the array chip. In particular, the plurality of unit elements is preferably four.

이러한 어레이 칩은 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고, 상기 제1 시트와 제2 시트는 서로 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결될 수 있다. 이때, 제3 도전체 패턴이 상기 제1 도전체 패턴과 제2 도전체 패턴 사이의 소정 중첩 영역에 형성된 제3 시트를 더 포함하고, 상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층될 수 있다. The array chip includes a first sheet in which a first conductor pattern is formed across both opposing ends in the lateral direction, and a second sheet in which a second conductor pattern is formed across both opposing ends in the longitudinal direction. The first sheet and the second sheet are stacked on each other, both opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are connected to a third external terminal. Can be connected. In this case, the third conductor pattern further includes a third sheet formed in a predetermined overlap region between the first conductor pattern and the second conductor pattern, and a third sheet is disposed between the first sheet and the second sheet. Can be stacked.

어레이 칩은 제1 도전체 패턴이 횡방향 양 대향 단부를 가로질러 형성된 제1 시트와, 종방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역의 대향하는 일 단부들은 제3 외부 단자 각각에 연결될 수 있다. The array chip includes a first sheet in which a first conductor pattern is formed across two opposite ends in a lateral direction, and a second conductor pattern in which two areas having different areas in a longitudinal direction are formed across both opposite ends. A sheet, wherein the first sheet and the second sheet are stacked, and opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposing regions of the second conductor pattern, respectively. One end may be connected to each of the third external terminals.

이와 달리, 어레이 칩은 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역과, 상기 이들 영역과 이격되고 이들 사이에서 종방향과 교차하는 방향으로 형성된 제3 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, 상기 제1 및 제3 영역의 일부와 중첩되고 상기 제2 및 제3 영역의 일부와 중첩되는 서로 이격된 제4 및 제5 영역으로 구성된 제2 도전체 패턴이 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 영역의 양 대향 단부는 제3 외부 단자에 연결될 수 있다. 이때, 제3 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제3 시트와, 제4 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제4 시트를 포함하고, 상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치되고, 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고, 제4 도전체 패턴의 양 대향 단부는 상기 제3 외부 단자와 연결될 수 있다. In contrast, the array chip comprises first and second regions spaced apart from each other at opposite ends of the transverse direction, and a first region formed from a third region spaced apart from these regions and intersecting the longitudinal direction therebetween. A second conductor pattern including a first sheet having a sieve pattern and a fourth and fifth spaced apart region overlapping a portion of the first and third regions and overlapping a portion of the second and third regions; A second sheet formed, wherein the first sheet and the second sheet are stacked, one end of the first and second regions of the first conductor pattern is connected to first and second external terminals, respectively, Opposite ends of the third region may be connected to a third external terminal. In this case, the third conductor pattern includes a third sheet formed across the opposite ends in the lateral direction, and the fourth conductor pattern includes a fourth sheet formed across the opposite ends in the longitudinal direction, and the first sheet A fourth sheet is disposed between the second sheet and the third sheet, opposite ends of the third conductor pattern are connected to the first and second external terminals, respectively, and opposite ends of the fourth conductor pattern are respectively connected to the third outer Can be connected to the terminal.

어레이 칩은 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고, 제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제4 시트를 포함하고, 상기 제3 시트와 제4 시트의 사이에는 제2 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결될 수 있다. The array chip includes a first sheet in which a first conductor pattern is formed across both opposing ends in the lateral direction, a second sheet in which a second conductor pattern is formed across both opposing ends in the longitudinal direction, and a third conductor pattern. A third sheet formed in the same direction as the first conductor pattern, and a fourth conductor pattern includes a fourth sheet formed in the same direction as the first conductor pattern, and the third sheet and the fourth sheet A second sheet is stacked between the sheets, and opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are connected to a third external terminal. And one opposite end of each of the third and fourth conductor patterns may extend to a corresponding one end of each sheet to be connected to the first and second external terminals, respectively.

어레이 칩은 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트와, 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고, 상기 제1 시트와 제2 시트의 사이 또는 제2 시트와 제2 시트의 사이에는 제3 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결되고, 제3 도전체 패턴의 일 단부만이 시트의 일 단부까지 연장하여 제1 또는 제2 외부 단자에 연결될 수 있다. The array chip includes a first sheet in which a first conductor pattern is formed across both opposing ends in the lateral direction, a second sheet in which a second conductor pattern is formed across both opposing ends in the longitudinal direction, and a third conductor pattern. And a third sheet formed in the same direction as the first conductor pattern, wherein a third sheet is laminated between the first sheet and the second sheet or between the second sheet and the second sheet, and the first sheet is laminated. Opposite ends of the conductor pattern are connected to first and second external terminals, respectively, opposing ends of the second conductor pattern are connected to third external terminals, and only one end of the third conductor pattern is seated. It can be connected to the first or second external terminal extending to one end of the.

어레이 칩은 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와, 상기 제1 도전체 패턴과 동일 방향으로 양 대향 단부와 이격된 제2 도전체 패턴이 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴은 서로 연결되어 제3 외부 단자에 연결될 수 있다. 이때, 상기 제2 도전체 패턴의 일 단부가 서로 연결되어 제3 외부 단자와 연결되거나, 상기 제2 도전체 패턴의 양 단부 사이의 중간부가 서로 연결되어 제3 외부 단자와 연결되거나, 또는 상기 인접한 제2 도전체 패턴의 대향하는 일 단부들이 서로 연결되어 제3 외부 단자와 연결될 수 있다. The array chip includes a first sheet having a first conductor pattern transversely opposite opposite ends in a lateral direction, and a second sheet having a second conductor pattern spaced apart from both opposite ends in the same direction as the first conductor pattern. Wherein the first sheet and the second sheet are stacked, opposite ends of the first conductor pattern are connected to the first and second external terminals, and the second conductor pattern is connected to each other to form a third It can be connected to an external terminal. In this case, one end of the second conductor pattern is connected to each other and connected to a third external terminal, or an intermediate portion between both ends of the second conductor pattern is connected to each other and connected to a third external terminal, or the adjacent Opposite ends of the second conductor pattern may be connected to each other to be connected to the third external terminal.

어레이 칩은 횡방향 양 대향 단부 측에 서로 이격된 제1 및 제2 도전체 패턴이 형성된 제1 시트와, 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 및 제2 도전체 패턴의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결될 수 있다. The array chip comprises a first sheet having first and second conductor patterns spaced apart from each other on both opposite end sides in a lateral direction, and a second sheet having a third conductor pattern crossing both opposite ends in a longitudinal direction; The first sheet and the second sheet are stacked, one end of the first and second conductor patterns are connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are formed of a first sheet and a second sheet. 3 can be connected to each of the external terminals.

어레이 칩은 횡방향 양 대향 단부 측에 서로 이격된 제1 및 제2 도전체 패턴이 형성된 제1 시트와, 서로 이격되며 종방향으로 형성된 제1 영역 및 제2 영역으로 구성된 제3 도전체 패턴이 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 및 제2 도전체 패턴의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 패턴의 제1 및 제2 영역의 대향하는 일 단부는 대향 배치된 2개의 제3 외부 단자의 각각에 연결될 수 있다. The array chip includes a first sheet having first and second conductor patterns spaced apart from each other on opposite sides of the transverse direction, and a third conductor pattern including first and second regions spaced apart from each other and formed in a longitudinal direction. A second sheet formed, wherein the first sheet and the second sheet are laminated, one end of the first and second conductor patterns is connected to first and second external terminals, respectively, and the third conductor One opposing end of the first and second regions of the pattern may be connected to each of two opposing third external terminals.

어레이 칩은 횡방향으로 제1 도전체 패턴이 형성된 제1 시트와, 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 제3 시트를 포함하고, 제1 시트와 제2 시트 사이에 제3 시트가 적층되고, 상기 제1 도전체 패턴의 일 단부는 제1 및 제2 외부 단자 중 어느 하나에 연결되고, 상기 제2 도전체 패턴의 일 단부는 제1 및 제2 외부 단자 중 다른 하나에 연결되고, 상기 제3 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결될 수 있다. The array chip includes a first sheet in which a first conductor pattern is formed in a lateral direction, a second sheet in which a second conductor pattern is formed in a same direction as the first conductor pattern, and a third conductor pattern in a longitudinal direction. A third sheet formed across the opposite end, wherein a third sheet is laminated between the first sheet and the second sheet, and one end of the first conductor pattern is connected to any one of the first and second external terminals. And one end of the second conductor pattern is connected to the other of the first and second external terminals, and opposite ends of the third conductor pattern are connected to each of the third external terminals.

어레이 칩은 횡방향으로 형성된 제1 도전체 패턴이 형성된 제1 시트와, 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 2개 이상의 제3 시트를 포함하고, 상기 제3 시트는 제1 시트와 제2 시트 사이에 적층되고, 상기 제1 및 제2 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부의 모서리까지 연장하여 제1 및 제2 외부 단자에 연결되고, 상기 하나의 제3 도전체 패턴은 일 단부만이 제3 외부 단자에 연결되고, 다른 하나의 제3 도전체 패턴은 일 단부만이 상기 제3 외부 단자에 대향 배치된 다른 또 하나의 제3 외부 단자에 연결될 수 있다. The array chip includes a first sheet having a first conductor pattern formed in a lateral direction, a second sheet having a second conductor pattern formed in the same direction as the first conductor pattern, and a third conductor pattern in a longitudinal direction. At least two third sheets formed across both opposing ends, wherein the third sheet is laminated between the first sheet and the second sheet and each opposite end of the first and second conductor patterns Is connected to the first and second external terminals extending to the corners of the corresponding one ends of each sheet, the one third conductor pattern has only one end connected to the third external terminals, and the other third Only one end of the conductor pattern may be connected to another third external terminal disposed to face the third external terminal.

어레이 칩은 횡방향으로 제1 도전체 패턴이 형성된 제1 시트와, 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, 상기 제1 도전체 패턴과 동일 방향으로 시트의 양 대향 단부의 모서리와 이격된 제3 도전체 패턴이 형성된 제3 시트를 포함하고, 상기 제3 시트는 제1 시트와 제2 시트 사이에 배치되고, 상기 제1 및 제2 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 횡방향의 일 단부의 모서리까지 연장하여 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 패턴은 일 단부들이 서로 연결되어 종방향 양 단부에서 제3 외부 단자의 각각에 연결될 수 있다. The array chip includes a first sheet having a first conductor pattern formed in a lateral direction, a second sheet having a second conductor pattern formed in the same direction as the first conductor pattern, and a same direction as the first conductor pattern. A third sheet having a third conductor pattern spaced apart from corners at both opposite ends of the sheet, wherein the third sheet is disposed between the first sheet and the second sheet, and the first and second conductor patterns Each opposing one end of the sheet extends to the edge of the corresponding transverse one end of each sheet and is connected to the first and second external terminals, the third conductor pattern having one end connected to each other in longitudinal direction; At the end it can be connected to each of the third external terminals.

어레이 칩은 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, 제1 및 제2 영역의 일부와 중첩된 제2 도전체 패턴이 종방향으로 형성된 제2 시트를 포함하고, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결될 수 있다. 이때, 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 관통홀이 형성된 제3 시트를 더 포함하고, 적층된 제1 시트 및 제2 시트의 상부에 제3 시트가 적층되고, 상기 제1 및 제2 관통홀 내에는 도전성 페이스트가 충전되어 상기 제1 및 제2 영역과 각각 연결되고 상기 제3 시트에는 제1 및 제2 관통홀과 중첩하여 도전체 패턴이 형성될 수 있다. The array chip includes a first sheet having a first conductor pattern composed of first and second regions formed on the opposite sides of the transverse opposite sides, and a second conductor pattern overlapping a portion of the first and second regions. And a second sheet formed in the longitudinal direction, wherein the first sheet and the second sheet are laminated, and one end of the first and second regions of the first conductor pattern is connected to the first and second external terminals, respectively. The opposite ends of the second conductor pattern may be connected to each of the third external terminals. In this case, further comprising a third sheet having a first and a second through-hole formed to be spaced apart from each other in the transverse opposite end side, respectively, the third sheet is laminated on the laminated first sheet and the second sheet, A conductive paste may be filled in the first and second through holes to connect to the first and second regions, respectively, and the third sheet may overlap the first and second through holes to form a conductor pattern.

어레이 칩은 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, 제1 및 제2 영역의 일부와 중첩된 제2 도전체 패턴이 종방향으로 형성된 제2 시트와, 횡방향으로 제3 도전체 패턴이 형성된 제3 시트를 더 포함하고, 상기 제1, 제2 및 제3 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결되고, 상기 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결될 수 있다. The array chip includes a first sheet having a first conductor pattern composed of first and second regions formed on the opposite sides of the transverse opposite sides, and a second conductor pattern overlapping a portion of the first and second regions. And a second sheet formed in the longitudinal direction and a third sheet in which the third conductor pattern is formed in the transverse direction, wherein the first, second and third sheets are laminated, and the first sheet of the first conductor pattern One end of the first and second regions is connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are connected to each of the third external terminals, and the amount of the third conductor pattern is Opposite ends may be connected to the first and second external terminals, respectively.

이러한 어레이 칩은 양 단부가 각각 대응하는 단위 소자의 제1 및 제2 외부 단자와 연결되는 저항체 패턴이 형성된 저항체 시트를 더 포함하거나, 혹은 양 단부가 각각 대응하는 단위 소자의 제1 및 제2 외부 단자와 연결되는 인덕터 패턴이 형성된 인덕터 시트를 더 포함할 수 있다.The array chip further includes a resistor sheet having a resistor pattern having both ends connected to the first and second external terminals of the corresponding unit device, respectively, or both ends of the first and second external devices of the corresponding unit device. The apparatus may further include an inductor sheet having an inductor pattern connected to the terminal.

다음은 도면을 참조하여 본 발명의 양호한 실시예에 대해 설명하고자 한다. The following describes a preferred embodiment of the present invention with reference to the drawings.

[실시예 1]Example 1

본 실시예에서는 등가인덕턴스 값을 자유롭게 원하는 값으로 제작할 수 있고, 노이즈 제거, 삽입 손실 등의 주파수 특성이 향상된 복수의 단위 소자가 병렬로 배열되어 하나의 칩으로 제조된 다양한 적층 어레이 칩에 대하여 각 단위 소자의 주파수 특성의 차이를 감소시키는 본 발명을 적용시킨 예들이 설명된다. 이하에서는 4개의 단위 소자가 하나의 칩으로 제조된 경우에 대하여 설명된다. 단위 소자가 4개가 아닌 다른 개수의 경우에 대해서는 추후에 논의하겠다.In this embodiment, the equivalent inductance value can be freely produced to a desired value, and a plurality of unit elements having improved frequency characteristics such as noise removal and insertion loss are arranged in parallel to each unit for various stacked array chips made of one chip. Examples in which the present invention is applied to reduce the difference in frequency characteristics of the device are described. Hereinafter, a case in which four unit elements are manufactured by one chip will be described. The number of unit elements other than four will be discussed later.

도 1은 4개의 커패시터 소자가 하나의 칩 내에 배치된 적층 어레이 칩 및 그의 제조 공정을 도시한다.1 shows a stacked array chip in which four capacitor elements are arranged in one chip and a manufacturing process thereof.

우선 전술된 종래 기술과 동일한 방법으로 원하는 소자용 성형 시트를 제조한다. 이는 이하 실시예에서도 동일하다. 도 1을 보면, 제1 시트(101)에는 각 단위 소자의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(110a 내지 110d)이 각 소자마다 하나씩 모두 4개가 종방향을 따라 병렬로 형성되어 있다. 이때, 도 1에서 중심선(C-C)에 대하여 이들 제1 도전체 패턴(110a 내지 110d)은 대칭이 되도록 형성한다. 또한, 제1 도전체 패턴(110a)과 제1 도전체 패턴(110b)은 서로 가까이 형성되고, 제1 도전체 패턴(110c)과 제1 도전체 패턴(110d)은 서로 가까이 형성된다. 이를 위하여 제1 도전체 패턴(110a 및 110d)을 각각 제1 도전체 패턴(110b 및 110c) 쪽으로 이동 배치시키는 것보다 제1 도전체 패턴(110b 및 110c)을 각각 제1 도전체 패턴(110a 및 110d) 쪽으로 이동 배치시키는 것이 바람직하다. 즉, 중간에 배치 형성된 제1 도전체 패턴(110b)과 제1 도전체 패턴(110c)은 서로 멀리 떨어지도록 배치 형성되는 것이 바람직하다. 상기 제1 시트(101)의 제1 도전체 패턴(110a 내지 110d)의 양 단부는 입출력단으로 사용되는 제1 및 제2 외부 단자(130, 131)에 연결된다. 제2 시트(102)에는 제1 도전체 패턴(110a 내지 110d)에 교차하는 종방향으로 제2 도전체 패턴(111)이 형성되고, 그의 양 단부는 공통 단자(접지)로 사용되는 제3 외부 단자(132)에 연결된다. 이와 같은 각 시트를 적층한 적층물은 압착 후 불필요한 부분을 절단하여, 도 1의 (b)에 도시된 바와 같이, 상기 소체의 제1 및 제2 도전체 패턴(110a 내지 110d, 111)은 모두 소체의 각 단부에 노출되도록 형성된다. 이와 같은 적층물 내의 각종 바인더 등 유기물 성분을 모두 제거하기 위하여 약 300 ℃ 정도에서 가열하여 베이크 아웃(bake-out)시킨 후 온도를 상승시켜 적당한 소성온도(예를 들면 약 1,100 ℃)에서 적층물을 소성한다. 소성된 적층물의 외부에 적층물의 내부의 각 도전체 패턴과 연결되는 외부 단자(130 내지 132)를 형성하여 적층 어레이 칩을 완성한다. 외부 단자는 형성할 전극의 수(소체의 측면에 인쇄되는 외부 단자의 개수, 예를 들면 4개)와 위치에 따라 원주면에 홈이 파여진 고무 디스크(disc)에 은 페이스트(Ag-paste)를 묻힌 후 소체에 디스크를 밀착 회전시켜(dipping작용) 전극을 인쇄한 뒤 적절한 온도(약 700 내지 800 ℃)에서 소성함으로써 형성된다.First, a desired molded sheet for a device is manufactured in the same manner as in the above-described conventional technique. This is also the same in the following examples. Referring to FIG. 1, in the first sheet 101, four first conductor patterns 110a to 110d are formed in parallel along the longitudinal direction, one for each device, and the first conductor patterns 110a to 110d that cross both opposite ends in the lateral direction. have. In this case, the first conductor patterns 110a to 110d are formed to be symmetrical with respect to the center line C-C in FIG. 1. In addition, the first conductor pattern 110a and the first conductor pattern 110b are formed close to each other, and the first conductor pattern 110c and the first conductor pattern 110d are formed close to each other. To this end, the first conductor patterns 110b and 110c are first conductor patterns 110a and 110c, respectively, rather than moving the first conductor patterns 110a and 110d toward the first conductor patterns 110b and 110c, respectively. It is preferable to move to 110d). That is, it is preferable that the first conductor pattern 110b and the first conductor pattern 110c disposed in the middle are disposed to be far from each other. Both ends of the first conductor patterns 110a to 110d of the first sheet 101 are connected to first and second external terminals 130 and 131 used as input / output terminals. A second outer conductor pattern 111 is formed in the second sheet 102 in the longitudinal direction intersecting the first conductor patterns 110a to 110d, and both ends thereof are used as a common terminal (ground). Is connected to the terminal 132. The laminate in which each sheet is laminated is cut after unnecessary parts, and as shown in FIG. 1B, the first and second conductor patterns 110a to 110d and 111 of the body are all formed. It is formed to be exposed to each end of the body. In order to remove all organic components such as various binders in the laminate, the laminate is heated at about 300 ° C. to bake out, and then the temperature is increased to obtain the laminate at an appropriate firing temperature (for example, about 1,100 ° C.). Fire. External terminals 130 to 132 connected to respective conductor patterns inside the laminate are formed outside the fired laminate to complete the stacked array chip. The external terminals are silver paste (Ag-paste) on a rubber disk (disc) grooved on the circumferential surface according to the number of electrodes to be formed (the number of external terminals printed on the side of the body, for example four) and the position thereof. It is formed by printing the electrode by closely rotating the disk to the body (dipping action) and then firing at an appropriate temperature (about 700 to 800 ℃).

이때 도면에서 가상선(2점 쇄선)으로 나뉜 부분이 하나의 단일 소자로 작동하게 된다. 이러한 구조의 적층 어레이 칩은 전류 흐름이 90도로 교차하는 구조로 이를 피드스루형 커패시터라 한다. 이와 같은 3단자 피드스루형 커패시터는 일반적인 커패시터에 비해 피드스루형 커패시터는 자기 공진 주파수 값이 높다. 또한 피드스루형 커패시터는 신호의 입출력단과 접지단이 동일 칩 소자 내에 조밀하게 구현되어 있어 고주파 노이즈에 대한 삽입 손실 값을 크게 할 수 있어 실제로 3단자형 피드스루 적층 어레이 칩은 현재 전자회로에 많이 사용되고 있다.At this time, the portion divided by the virtual line (two-dot chain line) in the drawing is to operate as one single element. The stacked array chip of this structure has a structure in which current flow crosses 90 degrees, which is called a feed-through capacitor. Such a three-terminal feedthrough capacitor has a higher self-resonant frequency than the conventional capacitor. In addition, the feed-through capacitor has a compact input / output terminal and a ground terminal in the same chip element, so that the insertion loss value for the high frequency noise can be increased. In fact, the 3-terminal feed-through stacked array chip is currently used in electronic circuits. have.

이와 같이, 하나의 소자(120) 내에 4개의 복수 단위 소자(120a 내지 120d)가 종방향을 따라서 병렬로 배열된 어레이 칩에서, 어레이 칩(120)은 중심선(C-C)에 대해 대칭을 이루기 때문에 제1 도전체 패턴(110a)과 제1 도전체 패턴(110d)이 각각 형성된 단위 소자(120a, 120d)는 동일한 주파수 특성을 갖게 된다. 더욱이, 제1 도전체 패턴(110a)은 제1 도전체 패턴(110b)과 서로 가까이 형성되고 제1 도전체 패턴(110c)은 제1 도전체 패턴(110d)과 서로 가까이 형성되어 있기 때문에, 제1 도전체 패턴(110a)과 제1 도전체 패턴(110b)이 각각 형성된 단위 소자(120a, 120b)의 주파수 특성은 유사하고, 제1 도전체 패턴(110c)과 제1 도전체 패턴(110d)이 각각 형성된 단위 소자(120c, 120d) 사이의 주파수 특성 차이는 감소하게 된다. 또한, 통상적으로 단위 소자(120a)는 단위 소자(120b)와 비교하여 단위 소자(120c)로부터 영향을 적게 받기 때문에, 단위 소자(120b)가 단위 소자(120c)로부터 받는 영향을 감소시키면 단위 소자(120a)와 단위 소자(120b) 사이의 주파수 특성 차이도 감소된다. 이에 따라, 전술된 바와 같이 중간에 배치 형성된 제1 도전체 패턴(110b)과 제1 도전체 패턴(110c)은 서로 멀리 떨어지도록 배치 형성시킴으로써 단위 소자(120a, 120b) 사이의 주파수 특성 차이는 더욱 감소하게 된다. As such, in an array chip in which four plurality of unit elements 120a to 120d are arranged in parallel along the longitudinal direction in one element 120, since the array chip 120 is symmetrical with respect to the center line CC, The unit elements 120a and 120d on which the first conductor pattern 110a and the first conductor pattern 110d are formed have the same frequency characteristics. Furthermore, since the first conductor pattern 110a is formed close to each other with the first conductor pattern 110b and the first conductor pattern 110c is formed close to each other with the first conductor pattern 110d, The frequency characteristics of the unit elements 120a and 120b in which the first conductor pattern 110a and the first conductor pattern 110b are formed are similar, and the first conductor pattern 110c and the first conductor pattern 110d are similar. The difference in frequency characteristics between the formed unit elements 120c and 120d is reduced. In addition, since the unit element 120a is generally less affected by the unit element 120c than the unit element 120b, when the unit element 120b reduces the influence of the unit element 120c, The frequency characteristic difference between 120a) and unit element 120b is also reduced. Accordingly, as described above, the first conductor pattern 110b and the first conductor pattern 110c disposed in the middle are formed to be spaced apart from each other so that the frequency characteristic difference between the unit elements 120a and 120b is further increased. Will decrease.

도 2는 소자의 신호 전극과 접지 전극 사이에 부유 전극을 삽입하여 커패시터 2개를 직렬로 연결시킨 구조이다. 전술된 바와 같이 제조된 시트 위에, 도 2에 도시된 바와 같이, 4개의 단위 소자(220a 내지 220d)가 형성되도록 스크린 프린팅 등의 방법으로 Ag, Pt, Pd 등의 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(210a 내지 210d)을 형성하여 제1 시트(201)를 제조하고, 제1 도전체 패턴(210a 내지 210d)에 교차하는 종방향으로 시트를 가로지르는 제2 도전체 패턴(211)을 형성하여 제2 시트(202)를 제조하고, 제1 도전체 패턴(210a 내지 210d)과 제2 도전체 패턴(211) 사이의 소정 영역에 배치되며 외부 단자와는 절연되는 부유 전극으로서 제3 도전체 패턴(212a 내지 212d)을 형성하여 제3 시트(203)를 제조한다. 이 경우, 제1 도전체 패턴(210b)은 제1 도전체 패턴(210a) 측으로 가까이 형성되고, 제1 도전체 패턴(210c)은 제1 도전체 패턴(210d) 측으로 가까이 형성된다. 또한, 단위 소자(220a, 220b)가 단위 소자(220c, 220d)와 대칭이 되도록 제1 도전체 패턴(210a, 210b, 210c, 210d)이 형성된다. 이와 마찬가지로, 제3 도전체 패턴(212a 내지 212d)의 각각도 제3 도전체 패턴(212b)은 제3 도전체 패턴(212a) 측으로 그리고 제3 도전체 패턴(212c)은 제3 도전체 패턴(212d) 측으로 가까이 형성되고, 단위 소자(220a, 220b)는 단위 소자(220c, 220d)와 대칭이 되도록 제3 도전체 패턴(212a, 212b, 212c, 212d)이 형성된다. 2 is a structure in which two capacitors are connected in series by inserting a floating electrode between a signal electrode and a ground electrode of the device. On the sheet manufactured as described above, as shown in FIG. 2, a conductive pattern such as Ag, Pt, Pd or the like is printed by screen printing to form four unit elements 220a to 220d. This formed sheet is produced. That is, the first sheet 201 is formed by forming the first conductor patterns 210a to 210d crossing the opposite opposite ends of the sheet, and the longitudinal direction intersects the first conductor patterns 210a to 210d. To form a second conductor pattern 211 that crosses the sheet to form a second sheet 202, and to form a predetermined region between the first conductor patterns 210a to 210d and the second conductor pattern 211. The third sheet 203 is manufactured by forming third conductor patterns 212a to 212d as floating electrodes disposed and insulated from external terminals. In this case, the first conductor pattern 210b is formed closer to the first conductor pattern 210a and the first conductor pattern 210c is formed closer to the first conductor pattern 210d. In addition, the first conductor patterns 210a, 210b, 210c, and 210d are formed such that the unit elements 220a and 220b are symmetrical with the unit elements 220c and 220d. Similarly, in each of the third conductor patterns 212a to 212d, the third conductor pattern 212b is toward the third conductor pattern 212a and the third conductor pattern 212c is the third conductor pattern ( 212d), and the third conductor patterns 212a, 212b, 212c, and 212d are formed so that the unit elements 220a and 220b are symmetrical with the unit elements 220c and 220d.

상기와 같이 각 도전체 패턴이 형성된 제1 내지 제3 시트(201 내지 203)를 제1 시트(201), 제3 시트(203) 및 제2 시트(202)의 순서대로 원하는 수만큼 쌍을 이루어 적층하고 그 위에 커버시트(200)를 적층하여, 즉 원하는 커패시턴스 값이 되도록 시트의 적층 수를 조절하여 적층한다. 적층 후에는 전술된 바와 같이 적층물을 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시하여 적층 어레이 칩을 완성한다. As described above, the first to third sheets 201 to 203 on which the conductor patterns are formed are paired as many times as desired in the order of the first sheet 201, the third sheet 203, and the second sheet 202. The cover sheets 200 are stacked and stacked, that is, the number of sheets of the sheet is controlled to be stacked so as to have a desired capacitance value. After lamination, the laminate is crimped as described above, and cut, bake out, fire, and external terminal forming processes are performed to complete the laminated array chip.

이때 도면에서 가상선으로 나뉜 부분이 하나의 소자로 작동하게 된다. 제1 도전체 패턴(210a 내지 210d)과 제3 도전체 패턴(212a 내지 212d)이 중첩된 영역이 있고, 제3 도전체 패턴(212a 내지 212d)과 제2 도전체 패턴(211)이 중첩된 영역이 있다. 상기 중첩된 영역들에는 각각 커패시턴스 값이 발생하여 2개의 커패시터가 직렬로 연결된 구조가 된다. 따라서, 상기 도 2에 도시된 소자는 제2 도전체 패턴(211)을 사이에 두고 제1 및 제3 도전체 패턴(210a 내지 210d, 212a 내지 212d)이 상하에 배치되므로 양쪽에 각각 2개의 커패시터가 직렬로 연결된 구조가 된다. In this case, the part divided by the virtual line in the drawing operates as one device. There is a region where the first conductor patterns 210a to 210d and the third conductor patterns 212a to 212d overlap, and the third conductor patterns 212a to 212d and the second conductor pattern 211 overlap. There is an area. Capacitance values are generated in the overlapped regions, respectively, to form a structure in which two capacitors are connected in series. Therefore, in the device shown in FIG. 2, since the first and third conductor patterns 210a to 210d and 212a to 212d are disposed up and down with the second conductor pattern 211 interposed therebetween, two capacitors may be provided on both sides. Becomes a structure connected in series.

이와 같은 어레이 칩에서도 제1 도전체 패턴(210a)과 제1 도전체 패턴(210d)이 각각 형성된 단위 소자(220a, 220d)는 동일한 주파수 특성을 갖고, 제1 도전체 패턴(210a)이 형성된 단위 소자(220a)와 제1 도전체 패턴(210b)이 형성된 단위 소자(220b)의 주파수 특성은 유사하고, 제1 도전체 패턴(210c)이 형성된 단위 소자(220c)와 제1 도전체 패턴(210d)이 형성된 단위 소자(220d) 사이의 주파수 특성 차이는 감소하게 된다. In such an array chip, the unit elements 220a and 220d on which the first conductor pattern 210a and the first conductor pattern 210d are formed have the same frequency characteristics, and the unit on which the first conductor pattern 210a is formed. The frequency characteristics of the unit element 220b in which the element 220a and the first conductor pattern 210b are formed are similar, and the unit element 220c and the first conductor pattern 210d in which the first conductor pattern 210c is formed are similar. ), The difference in frequency characteristics between the unit elements 220d formed thereon is reduced.

도 3은 공통 단자와 연결되는 도전체 패턴의 형상을 변형하여 커패시턴스 값을 다양하게 변화시킬 수 있는 구조이다. 전술된 바와 같이 제조된 시트 위에, 도 3에 도시된 바와 같이, 4개의 단위 소자(320a 내지 320d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(310)을 형성하여 제1 시트(301)를 제조하고, 제1 도전체 패턴(310a 내지 310d)에 교차하는 횡방향으로 면적이 서로 다른 제1 및 제2 영역(311A, 311B)으로 구성된 제2 도전체 패턴(311)을 형성하며 제1 영역(311A) 및 제2 영역(311B)을 한쪽 끝단에서 서로 연결되도록 하여 제2 시트(302)를 제조한다. 제1 도전체 패턴(310b)은 제1 도전체 패턴(310a) 측으로 가까이 형성되고, 제1 도전체 패턴(310c)은 제1 도전체 패턴(310d) 측으로 가까이 형성된다. 또한, 제1 도전체 패턴(310a, 310b)이 형성된 단위 소자(320a, 320b)가 제1 도전체 패턴(310c, 310d)이 형성된 단위 소자(320c, 320d)와 대칭이 되도록 형성한다. 3 is a structure in which a capacitance value can be variously changed by modifying a shape of a conductor pattern connected to a common terminal. On the sheet manufactured as described above, as shown in FIG. 3, a conductive pattern is formed by printing a conductive paste such that four unit elements 320a to 320d are formed. That is, the first sheet 301 is formed by forming a first conductor pattern 310 across both transverse opposite ends of the sheet, and the area in the transverse direction intersecting the first conductor patterns 310a to 310d. The second conductor pattern 311 formed of the first and second regions 311A and 311B different from each other is formed, and the first region 311A and the second region 311B are connected to each other at one end thereof so as to be connected to each other. The sheet 302 is manufactured. The first conductor pattern 310b is formed closer to the first conductor pattern 310a, and the first conductor pattern 310c is formed closer to the first conductor pattern 310d. In addition, the unit elements 320a and 320b in which the first conductor patterns 310a and 310b are formed are formed to be symmetrical with the unit elements 320c and 320d in which the first conductor patterns 310c and 310d are formed.

상기와 같이 각 도전체 패턴이 형성된 제1 및 제2시트(301, 302)를 교호로 원하는 수만큼 쌍을 이루어 적층하고 그 위에 커버시트(300)를 적층하여, 즉 원하는 커패시턴스 값이 되도록 시트의 적층 수를 조절하여 적층한다. 적층 후에는 전술된 바와 같이 적층물을 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시하여 적층 어레이 칩을 완성한다. As described above, the first and second sheets 301 and 302 having the respective conductor patterns are alternately stacked in a desired number of pairs, and the cover sheets 300 are stacked thereon, that is, the desired capacitance values of the sheets are stacked. Lamination is carried out by adjusting the number of laminations. After lamination, the laminate is crimped as described above, and cut, bake out, fire, and external terminal forming processes are performed to complete the laminated array chip.

제1 도전체 패턴(310a 내지 310d)과 제2 도전체 패턴(311)은 중첩되며, 상기 제2 도전체 패턴(311)이 면적이 다른 제1 및 제2 영역(311A, 311B)으로 나뉘어져 있기 때문에, 제1 도전체 패턴(310a 내지 310d)과 중첩되는 두 개의 중첩 영역도 그 면적이 서로 다르다. 따라서 커패시턴스 값은 상기 면적이 다른 두 개의 중첩 영역에서 각각 다르게 된다. 이와 같이 도 3a에 도시된 공정에 따라 제조된 칩 소자는 입력단과 출력단에 커패시턴스 값이 각각 다른 두개의 커패시터가 구성된다. 이러한 구조의 커패시터는 입력단과 출력단에 각각 용량이 다른 커패시터가 필요한 경우에 설계할 수 있는 구조이다. The first conductor patterns 310a to 310d and the second conductor pattern 311 overlap each other, and the second conductor pattern 311 is divided into first and second regions 311A and 311B having different areas. Therefore, the two overlapping regions overlapping the first conductor patterns 310a to 310d also have different areas. Therefore, the capacitance value is different in two overlapping areas having different areas. As described above, the chip device manufactured according to the process illustrated in FIG. 3A includes two capacitors having different capacitance values at the input terminal and the output terminal. Capacitors of this structure can be designed when capacitors with different capacities are required at the input and output terminals.

이와 같은 어레이 칩에서도 제1 도전체 패턴(310a)과 제1 도전체 패턴(310d)이 각각 형성된 단위 소자(320a, 320d)는 동일한 주파수 특성을 갖고, 제1 도전체 패턴(310a)이 형성된 단위 소자(320a)와 제1 도전체 패턴(310b)이 형성된 단위 소자(320b) 사이의 주파수 특성 차이는 감소되고, 제1 도전체 패턴(310c)이 형성된 단위 소자(320c)와 제1 도전체 패턴(310d)이 형성된 단위 소자(320d) 사이의 주파수 특성 차이도 감소하게 된다. In such an array chip, the unit elements 320a and 320d on which the first conductor pattern 310a and the first conductor pattern 310d are formed have the same frequency characteristics, and the unit on which the first conductor pattern 310a is formed. The difference in frequency characteristics between the device 320a and the unit device 320b on which the first conductor pattern 310b is formed is reduced, and the unit device 320c and the first conductor pattern on which the first conductor pattern 310c is formed are reduced. The difference in frequency characteristics between the unit elements 320d in which the 310d is formed is also reduced.

한편, 지금까지의 도면 및 명세서에서 각 시트에 형성된 도전체 패턴의 도면 부호 중에서 끝에 붙은 a, b, c, d는 하나의 어레이 칩 내에 배치된 4개의 단위 소자를 각각 나타내는 것으로, a, b, c, d는 각각 도면의 좌측에서 차례로 배열된 단위 소자에 대응한다. 이후에는 도면을 보다 단순화하기 위하여 참조하는 도면에서 각 단위 소자의 도면 부호 끝에만 a, b, c, d를 붙여서 각 단위 소자를 구분하고 도전체 패턴에 대해서는 a, b, c, d를 붙이지 않았다. 그러나, 이하 설명에서 도면 부호 끝에 붙은 a, b, c, d는 비록 도면에 나타나있지 않더라도 각 단위 소자를 나타내고 있다는 것에 유의하여야 한다.Meanwhile, in the drawings and the specification so far, a, b, c, and d at the end of the reference numerals of the conductor patterns formed on the respective sheets represent four unit elements disposed in one array chip, respectively. c and d respectively correspond to the unit elements arranged in order on the left side of the drawing. After that, in order to simplify the drawings, the unit elements are distinguished by attaching a, b, c, and d only at the end of the reference numerals of the unit elements, and a, b, c, and d are not attached to the conductor patterns. . However, it should be noted that a, b, c, and d at the end of the reference numerals in the following description indicate each unit element even if not shown in the drawings.

도 4a는 신호 입출력 단자와 연결되는 도전체 패턴과 공통 단자와 연결되는 도전체 패턴을 동일 시트 상에 형성하고 상부 또는 하부에 부유 전극 도전체 패턴을 형성하여 커패시턴스 값을 다양하게 변화시킬 수 있는 구조이다. 전술된 바와 같이 제조된 시트 위에, 도 4a에 도시된 바와 같이, 4개의 단위 소자(420a 내지 420d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 제조된 시트의 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 영역(414) 및 제2 영역(415)과, 상기 이들 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 종방향으로 형성된 제3 영역(416)으로 구성된 제1 도전체 패턴(410)을 형성하여 제1 시트(401)를 제조한다. 이때 제1 영역(414) 및 제2 영역(415)의 시트 끝단 쪽의 일 단부는 입출력 단자인 제1 및 제2 외부 단자(430, 431)와 연결되며, 상기 제3 영역(416)의 양 단부는 공통 단자인 제3 외부 단자(432)와 연결된다. 또한 상기 제1 시트(401)의 제1 도전체 패턴(410)의 제1 영역(414) 및 제3 영역(416)의 일부와 중첩되는 제4 영역(417)과, 상기 제1 시트(401)의 제1 도전체 패턴(410)의 제3 영역(416) 및 제2 영역(415)의 일부와 중첩되는 제5 영역(418)으로 구성되며 외부 단자와는 절연되는 제2 도전체 패턴(411)을 형성하여 제2 시트(402)를 제조한다. 상기 시트의 양 대향 단부를 가로지르는 제3 도전체 패턴(412)을 형성하여 제3 시트(403)를 제조하고, 제3 도전체 패턴(412)에 교차하는 방향으로 시트를 가로지르는 제4 도전체 패턴(413)을 형성하여 제4 시트(404)를 제조한다. FIG. 4A illustrates a structure in which a capacitance value can be variously changed by forming a conductor pattern connected to a signal input / output terminal and a conductor pattern connected to a common terminal on a same sheet, and forming a floating electrode conductor pattern on an upper portion or a lower portion. to be. On the sheet manufactured as described above, as illustrated in FIG. 4A, a conductive pattern is formed by printing a conductive paste such that four unit elements 420a to 420d are formed. That is, the first region 414 and the second region 415 formed to be spaced apart from each other in the transverse opposite ends of the manufactured sheet, respectively, and the directions that are spaced apart from these regions and connect the opposite ends therebetween. The first sheet 401 is manufactured by forming the first conductor pattern 410 including the third regions 416 that cross each other in the longitudinal direction. At this time, one end of the sheet end of the first region 414 and the second region 415 is connected to the first and second external terminals 430 and 431 which are input / output terminals, and the amount of the third region 416 The end portion is connected to a third external terminal 432 which is a common terminal. In addition, a fourth region 417 overlapping a portion of the first region 414 and the third region 416 of the first conductor pattern 410 of the first sheet 401, and the first sheet 401. The second conductor pattern 410 includes a third region 416 of the first conductor pattern 410 and a fifth region 418 overlapping a portion of the second region 415 and insulated from external terminals. 411 is formed to manufacture second sheet 402. A third conductor pattern 412 is formed across both opposing ends of the sheet to form a third sheet 403, and a fourth conductive layer crosses the sheet in a direction crossing the third conductor pattern 412. The sieve pattern 413 is formed to manufacture the fourth sheet 404.

각각의 시트 내에서 도전체 패턴들은 단위 소자(420a, 420b)는 단위 소자(420c, 420d)와 대칭이 되도록 형성된다. 또한, 단위 소자(420b)에 형성된 제1 도전체 패턴의 제1 및 제2 영역(414b, 415b)과 제2 및 제3 도전체 패턴(411b, 412b)은 단위 소자(420a)에 형성된 제1 도전체 패턴의 제1 및 제2 영역(414a, 415a)과 제2 및 제3 도전체 패턴(411a, 412a) 측으로 가까이 형성되고, 단위 소자(420c)에 형성된 도전체 패턴들도 단위 소자(420d)에 형성된 도전체 패턴들 측으로 가까이 형성된다. In each sheet, the conductor patterns are formed such that the unit elements 420a and 420b are symmetrical with the unit elements 420c and 420d. In addition, the first and second regions 414b and 415b and the second and third conductor patterns 411b and 412b of the first conductor pattern formed in the unit element 420b are formed of the first element formed in the unit element 420a. The conductor patterns formed on the first and second regions 414a and 415a and the second and third conductor patterns 411a and 412a of the conductor pattern, and formed on the unit element 420c are also unit elements 420d. Is formed closer to the side of the conductor patterns formed.

상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(401 내지 404)와 커버시트(400)는 도 4a에 도시된 바와 같이 적층되고, 적층 후에는 전술된 바와 같이 적층물을 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시하여 적층 어레이 칩을 완성한다. As described above, the first to fourth sheets 401 to 404 and the cover sheets 400 having the respective conductive patterns are stacked as shown in FIG. 4A, and after the lamination, the laminate is compressed as described above. Cutting, bake-out, firing, and external terminal forming processes are performed to complete the stacked array chip.

이때, 상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(401 내지 404)는 도 4a와 달리 여러 가지 조합으로 적층하고 최상부에 커버시트(400)를 적층하여 다양한 적층 칩을 제조할 수 있다. 예를 들어 제1 및 제2 시트(401, 402)를 하나씩만 적층하거나, 제1 시트(401)를 중심으로 상하로 제2 시트(402)를 적층하거나, 제2 시트(402)를 중심으로 상하로 제1 시트(401)를 적층하거나, 또는 제1 및 제2 시트(401, 402)를 교호로 반복적으로 원하는 수만큼 적층 할 수도 있다. 이러한 다양한 적층 방법으로 원하는 커패시턴스 값을 얻을 수 있다. At this time, unlike the above, the first to fourth sheets 401 to 404 having the respective conductor patterns formed thereon may be stacked in various combinations, and various stacked chips may be manufactured by stacking the cover sheet 400 on the top. have. For example, only the first and second sheets 401 and 402 are stacked one by one, the second sheet 402 is laminated up and down with respect to the first sheet 401, or the second sheet 402 is centered. The first sheet 401 may be stacked up and down, or the first and second sheets 401 and 402 may be alternately repeatedly stacked as many times as desired. These various lamination methods can achieve the desired capacitance value.

이와 같은 어레이 칩에서도 단위 소자(420a)는 단위 소자(420d)와 동일한 주파수 특성을 갖고, 단위 소자(420b)는 단위 소자(420c)와 동일한 주파수 특성을 갖고, 단위 소자(420a)와 단위 소자(420b) 사이의 주파수 특성 차이는 감소되고, 단위 소자(420c)와 단위 소자(420d) 사이의 주파수 특성 차이는 감소된다. In such an array chip, the unit element 420a has the same frequency characteristic as that of the unit element 420d, and the unit element 420b has the same frequency characteristic as the unit element 420c, and the unit element 420a and the unit element ( The frequency characteristic difference between 420b is reduced, and the frequency characteristic difference between the unit element 420c and the unit element 420d is reduced.

이상의 본 실시예 1에서 상기 시트가 배리스터 시트이며, 도전체 패턴의 일부를 저항체 패턴으로 대체하거나 저항체 패턴이 형성된 저항체 시트를 더 적층 형성하는 경우는 저항과 배리스터가 결합된 저항-배리스터 적층 어레이 칩이 되어 이상 전압이 소자 사이에 걸리게 되었을 때, 전류가 바로 공통 단자로 빠져 나가게 되어 소자를 보호하게 된다. In the first embodiment, the sheet is a varistor sheet, and when a part of the conductor pattern is replaced with a resistor pattern or a resistor sheet on which the resistor pattern is formed is further stacked, the resistor-varistor multilayer array chip in which the resistor and the varistor are combined is formed. When an abnormal voltage is applied between the devices, current flows directly to the common terminal to protect the devices.

도 4a에 도시된 적층 어레이 칩의 일부 시트를 적층한 후 소체의 상부에 저항체 패턴(452)을 추가 형성한 예가 도 4b에 도시되어 있다. 즉, 도 4b에 도시된 적층 어레이 칩(450)은 커버 시트(400), 제1 시트(401), 제2 시트(402), 제1 시트(401)를 차례로 적층한 다음 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성한다. 소성된 소체의 최상부의 커버시트(400)에는 제1 및 제2 외부 단자(530, 531)에 대응하는 위치에 소정 영역을 차지하는 각각 금속 패드(451)를 각각 형성하고, 상기 금속 패드(451) 상에 상기 양단의 금속 패드(451)를 연결하는 방향으로 Ni-Cr 또는 RuO2와 같은 저항성 페이스트를 인쇄하여 도전체 패턴이 아닌 저항체 패턴(452)을 형성한다. 그 다음 상기 저항체 패턴(452)을 가로지르는 방향으로 상기 패턴을 보호하기 위한 절연체 패턴(453)을 형성하고, 외부 단자(430, 431, 432)를 형성하여 적층 어레이 칩을 완성한다. 이와 같이 제조된 적층 어레이 칩은 저항체 패턴(452)의 양 단부에 금속 패드(451)가 형성되어 상기 금속 패드(451) 사이의 거리를 정확하게 조절하여 형성하면, 저항치 또한 정확하게 조절할 수 있고, 복수의 소자가 단일 칩 내에 형성된 경우는 각 단위 소자의 저항값을 균일하게 제조할 수 있다. 이 때, 도 4b에 도시된 바와 같이, 어레이 칩(450)에서 저항체 패턴(452)은 단위 소자 내에 형성된 도전체 패턴과 동일한 위치에 배치되어 서로 대칭을 이루고 2개씩 가깝게 형성되면 외부 단자 형성에 유리할 수 있다. 그러나, 통상 저항체 패턴(452)은 단위소자 사이의 주파수 특성 차이에 큰 영향을 미치지 않기 때문에 등간격으로 배치 형성할 수도 있다. 이와 같이 소체 상부에 저항체 패턴(또는 인덕터 패턴)을 형성하는 예는 실시예 3에서 다른 예로써 설명하고자 한다.An example of additionally forming a resistor pattern 452 on top of a body after stacking some sheets of the stacked array chip illustrated in FIG. 4A is illustrated in FIG. 4B. That is, in the stacked array chip 450 illustrated in FIG. 4B, the cover sheet 400, the first sheet 401, the second sheet 402, and the first sheet 401 are stacked in this order, and then pressed and cut. The baking is carried out and a baking process is performed to form a body. In the top cover sheet 400 of the calcined body, metal pads 451 are formed respectively at positions corresponding to the first and second external terminals 530 and 531, respectively, and the metal pads 451. A resistive paste such as Ni-Cr or RuO 2 is printed in a direction connecting the metal pads 451 at both ends to form a resistive pattern 452 rather than a conductor pattern. Next, an insulator pattern 453 is formed to protect the pattern in a direction crossing the resistor pattern 452, and external terminals 430, 431, and 432 are formed to complete a stacked array chip. In the stacked array chip manufactured as described above, when the metal pads 451 are formed at both ends of the resistor pattern 452 to precisely adjust the distance between the metal pads 451, the resistance value may also be accurately adjusted. When the device is formed in a single chip, the resistance value of each unit device can be manufactured uniformly. In this case, as shown in FIG. 4B, in the array chip 450, the resistor patterns 452 may be disposed at the same positions as the conductor patterns formed in the unit device to be symmetrical to each other and close to each other to form external terminals. Can be. However, since the resistor pattern 452 does not significantly affect the difference in frequency characteristics between the unit elements, the resistor pattern 452 may be arranged at regular intervals. As described above, an example of forming a resistor pattern (or an inductor pattern) on the body is described as another example in the third embodiment.

상기 예에서 시트가 PTC 서미스터 시트 또는 NTC 서미스터 시트인 경우는 상기 적층 칩은 저항-서미스터 적층 칩이 되어 과전류나 급격한 온도변화 발생시 소자를 보호하게 된다. 상기 도전체 패턴의 일부는 Ag, Pt, Pd등의 금속 패턴을 포함하여 도전율을 높일 수 있다. 이로서 회로의 임피던스 매칭을 자유롭게 할 수 있다. 한편, 상기한 바와 같이 적층 어레이 칩을 제조하는 기술은 상기의 예시된 소자 외에 내부 도전체 패턴 및 적층 순서를 변화시켜 여러 가지 소자를 적층형 칩 부품 소자로 제조할 수 있다. In the above example, when the sheet is a PTC thermistor sheet or an NTC thermistor sheet, the stacked chip becomes a resistor-thermistor stacked chip to protect the device in the event of an overcurrent or sudden temperature change. Part of the conductor pattern may include a metal pattern such as Ag, Pt, or Pd to increase conductivity. This makes it possible to freely match the impedance of the circuit. On the other hand, as described above, the technology for manufacturing a stacked array chip may be fabricated as a stacked chip component device by changing the internal conductor pattern and the stacking order in addition to the above-described devices.

[실시예 2]Example 2

본 실시예 2에서는 등가인덕턴스 값을 자유롭게 원하는 값으로 제작할 수 있는 복수의 단위 소자가 병렬로 배열되어 하나의 칩으로 제조된 다양한 적층 어레이 칩에 대하여 본 발명을 적용시킨 예들이 설명된다. In the second embodiment, examples in which the present invention is applied to various stacked array chips in which a plurality of unit devices capable of freely producing equivalent inductance values to a desired value are arranged in parallel and manufactured as one chip are described.

도 5 내지 도 7은 입출력단에 인가해 주는 전류의 방향에 따라 등가인덕턴스의 값을 변화시킬 수 있는 적층 어레이 칩 및 그의 제조 공정을 도시한다. 전술된 바와 같이 제조된 시트 위에 도 5 내지 도 7에 도시된 바와 같이, 4개의 단위 소자(520a 내지 520d, 620a 내지 620d, 720a 내지 720d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(510)이 형성된 제1 시트(501)와, 제1 도전체 패턴(510)과 동일한 횡방향이며 시트의 양 단부와 이격된 제2 도전체 패턴(511, 611, 711)이 형성된 제2 시트(502, 602, 702)를 제조한다. 제1 도전체 패턴(510)의 양 단부는 입출력단자인 제1 및 제2 외부 단자(530, 531, 630, 631, 730, 731)와 연결되고, 5 to 7 illustrate a stacked array chip capable of changing a value of an equivalent inductance according to a direction of a current applied to an input / output terminal, and a manufacturing process thereof. 5 to 7, the conductive pattern is formed by printing a conductive paste such that four unit elements 520a to 520d, 620a to 620d, and 720a to 720d are formed on the sheet manufactured as described above. To prepare. That is, the first sheet 501 having the first conductor pattern 510 formed to cross both opposite ends of the sheet, and the same transverse direction as the first conductor pattern 510 and spaced apart from both ends of the sheet. Second sheets 502, 602, and 702 on which second conductor patterns 511, 611, and 711 are formed are manufactured. Both ends of the first conductor pattern 510 are connected to first and second external terminals 530, 531, 630, 631, 730, and 731 which are input / output terminals.

도 5에 도시된 바와 같이 단위 칩 내에서 제2 도전체 패턴(511)의 일 단부가 2개 부분으로 분기되거나 도 6에 도시된 바와 같이 제2 도전체 패턴(611)의 중심부가 2개 부분으로 분기되어 공통 단자(접지)인 제3 외부 단자(532, 632)와 연결된다. 또한, 도 7에 도시된 바와 같이 제2 도전체 패턴(711)의 양 단부가 공통 단자(접지)인 제3 외부 단자(732)와 연결된다. 통상 각각의 시트 상에 복수개의 제1 및 제2 도전체 패턴을 병렬로 형성하여 복수개의 소자를 단일 칩으로 제조할 때, 각각의 제1 도전체 패턴들(510)은 각각 독립적인 하나의 단위 소자(점선으로 표시)를 형성하지만 제2 도전체 패턴(511, 611, 711)들은 서로 연결되어 공통 전극(접지)에 연결되는 것이 바람직하다. 즉, 도 5에 도시된 어레이 칩(520)에서 제1 도전체 패턴(510)과 동일한 방향으로 형성된 제2 도전체 패턴(511)은 동일한 방향에 위치한 일 단부들이 서로 연결되어 제3 외부 단자(532)와 연결되고, 도 6에 도시된 어레이 칩(620)에서 제2 도전체 패턴(611)은 패턴의 중심부가 서로 연결되어 제3 외부 단자(632)와 연결되고, 도 7에 도시된 어레이 칩(720)에서 제2 도전체 패턴(711)은 서로 대향 방향에 위치한 일 단부들이 서로 연결되어 제3 외부 단자(732)와 연결된다. As shown in FIG. 5, one end of the second conductor pattern 511 is divided into two parts in the unit chip, or as shown in FIG. 6, the center of the second conductor pattern 611 is two parts. Branched to the third external terminal 532 or 632 which is a common terminal (ground). In addition, as shown in FIG. 7, both ends of the second conductor pattern 711 are connected to the third external terminal 732 which is a common terminal (ground). In general, when a plurality of devices are manufactured in a single chip by forming a plurality of first and second conductor patterns in parallel on each sheet, each of the first conductor patterns 510 is a unit that is independent of each other. Although the element (indicated by a dotted line) is formed, the second conductor patterns 511, 611, and 711 are preferably connected to each other and to a common electrode (ground). That is, in the array chip 520 of FIG. 5, the second conductor pattern 511 formed in the same direction as the first conductor pattern 510 may be connected to each other at one end of the third conductor terminal 511. 532, and in the array chip 620 shown in FIG. 6, the second conductor pattern 611 is connected to the third external terminal 632 with the centers of the patterns connected to each other, and the array shown in FIG. 7. In the chip 720, one end of the second conductor pattern 711 opposite to each other is connected to the third external terminal 732.

이때, 도 5에 도시된 어레이 칩(520)의 경우를 예를 들면, 각각의 시트 내에서 도전체 패턴들은 단위 소자(520a, 520b)가 단위 소자(520c, 520d)와 대칭이 되도록 형성되고, 단위 소자(520b)에 형성된 도전체 패턴(510b, 511b)은 단위 소자(520a)에 형성된 도전체 패턴(510a, 511a) 측으로 가까이 형성되고, 단위 소자(520c)에 형성된 도전체 패턴들도 단위 소자(520d)에 형성되는 도전체 패턴 측으로 가까이 형성된다. 도 6 및 도 7에 도시된 어레이 칩(620, 720)의 경우에서도 각 단위 소자 내의 도전체 패턴은 상기한 바와 유사하게 배열된다.In this case, for example, in the case of the array chip 520 illustrated in FIG. 5, the conductor patterns in each sheet are formed such that the unit elements 520a and 520b are symmetrical with the unit elements 520c and 520d. The conductor patterns 510b and 511b formed in the unit element 520b are formed closer to the conductor patterns 510a and 511a formed in the unit element 520a, and the conductor patterns formed in the unit element 520c are also unit elements. It is formed closer to the side of the conductor pattern formed at 520d. In the case of the array chips 620 and 720 illustrated in FIGS. 6 and 7, the conductor patterns in each unit element are arranged similarly to the above.

상기와 같이 각 도전체 패턴이 형성된 2개의 제1 시트와 2개의 제2 시트를 서로 적층시키고 그 위에 커버시트(500)를 적층하고, 이를 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시하여 적층 어레이 칩을 완성한다. As described above, two first sheets and two second sheets on which each conductor pattern is formed are stacked on each other, and the cover sheet 500 is stacked thereon, and the sheets are pressed, pressed, cut, baked, baked, and external terminal forming. To complete the stacked array chip.

도 5에 도시된 적층 어레이 칩은 외부 단자(530)에서 외부 단자(531) 방향으로 전류가 흐르게 되면 신호 라인과 접지 라인에서 흐르는 전류의 방향이 동일하기 때문에 등가인덕턴스는 최대가 되고, 외부 단자(531)에서 외부 단자(530) 방향으로 전류가 흐르게 되면 신호 라인과 접지 라인에서 흐르는 전류의 방향이 반대이기 때문에 등가인덕턴스는 최소가 된다. 상기의 신호 라인은 입출력단자(신호전극)인 외부 단자(530, 531)와 접속된 도전체 패턴(510)을 지칭하고, 접지라인은 공통 단자(접지)인 외부단자(532)와 접속된 도전체 패턴(511)을 지칭한다. 도 6에 도시된 적층 어레이 칩은 접지 라인인 제2 도전체 패턴(611)의 중심이 접지에 연결되어 있으므로 제2 도전체 패턴(611)에는 항상 중심을 향하여 전류가 흐르게 된다. 따라서, 신호 라인에서 전류가 어떠한 방향으로 흐르더라도 하나의 도전체 패턴 내에 최대 및 최소 등가인덕턴스가 발생하여 서로 상쇄되어 제2 도전체 패턴(611)의 중심 라인의 인덕턴스만 존재하게 된다. 도 7에 도시된 적층 어레이 칩은 입출력단에 인가해 주는 전류의 방향에 상관없이 접지 라인에 흐르는 전류의 방향이 입출력단에 흐르는 전류의 방향과 동일하도록 설계하여 등가인덕턴스의 값을 증가시켜 삽입 손실 등의 노이즈 제거 특성을 유지하면서 낮은 공진 주파수를 갖는다. In the stacked array chip illustrated in FIG. 5, when current flows from the external terminal 530 toward the external terminal 531, the equivalent inductance becomes maximum because the direction of the current flowing in the signal line and the ground line is the same, and the external terminal ( When the current flows toward the external terminal 530 at 531, the equivalent inductance is minimized because the direction of the current flowing in the signal line and the ground line is reversed. The signal line refers to the conductor pattern 510 connected to the external terminals 530 and 531 which are input / output terminals (signal electrodes), and the ground line is connected to the external terminal 532 which is a common terminal (ground). It refers to a sieve pattern 511. In the multilayer array chip illustrated in FIG. 6, since the center of the second conductor pattern 611, which is a ground line, is connected to ground, current flows always toward the center of the second conductor pattern 611. Therefore, no matter how the current flows in the signal line, the maximum and minimum equivalent inductances are generated in one conductor pattern and cancel each other so that only the inductance of the center line of the second conductor pattern 611 exists. The multilayer array chip illustrated in FIG. 7 is designed such that the direction of the current flowing through the ground line is the same as the direction of the current flowing through the input / output terminal irrespective of the direction of the current applied to the input / output terminal, thereby increasing the value of the equivalent inductance, thereby inserting a loss. It has a low resonant frequency while maintaining the noise removal characteristics.

이와 같이, 도 5에 도시된 어레이 칩에서 단위 소자(520a, 520d)는 동일한 주파수 특성을 갖고, 단위 소자(520b, 520c)는 동일한 주파수 특성을 갖고, 단위 소자(520a)와 단위 소자(520b) 사이의 주파수 특성 차이는 감소하고, 단위 소자(520c)와 단위 소자(520d) 사이의 주파수 특성 차이는 감소하게 된다. 이러한 특성은 도 6 및 도 7에 도시된 어레이 칩에서도 동일하다.As described above, in the array chip illustrated in FIG. 5, the unit elements 520a and 520d have the same frequency characteristics, and the unit elements 520b and 520c have the same frequency characteristics, and the unit elements 520a and 520b have the same frequency characteristics. The difference in frequency characteristics between the units decreases, and the difference in frequency characteristics between the unit elements 520c and 520d decreases. This property is the same in the array chip shown in FIGS. 6 and 7.

본 실시예 2에서 상기 시트는 배리스터 시트이며, 상기 제1 도전체 패턴(510, 610, 710)은 Ag, Pt, Pd 등의 금속 패턴을 포함하여 도전율을 높일 수 있다. 특히, 본 실시예에서 제1 도전체 패턴을 Ni-Cr 또는 RuO2 등으로 형성된 저항체 패턴으로 대체하는 경우 저항-배리스터 적층 어레이 칩이 되어 회로의 임피던스 정합을 자유롭게 할 수 있다. 물론 상기 시트가 PTC 서미스터 시트 또는 NTC 서미스터 시트인 경우, 상기 칩은 저항-서미스터 적층 칩이 되어 과전류나 급격한 온도변화 발생시 소자를 보호하게 된다.In the second embodiment, the sheet is a varistor sheet, and the first conductor patterns 510, 610, and 710 may include a metal pattern such as Ag, Pt, or Pd to increase conductivity. In particular, in the present embodiment, when the first conductor pattern is replaced with a resistor pattern formed of Ni-Cr or RuO 2 , the resistor-varistor stacked array chip may be used to freely match the impedance of the circuit. Of course, if the sheet is a PTC thermistor sheet or an NTC thermistor sheet, the chip becomes a resistor-thermistor stacked chip to protect the device in case of overcurrent or sudden temperature change.

[실시예 3]Example 3

도 8a는 종래 기술에서 설명된 피드스루 커패시터에 본 발명을 적용시킨 예이다. 8A is an example of applying the present invention to a feedthrough capacitor described in the prior art.

전술된 바와 같이 제조된 시트 위에, 도 8a에 도시된 바와 같이, 4개의 단위 소자(820a 내지 820d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부를 가로지르는 제1 도전체 패턴(810)을 형성하여 제1 시트(801)를 제조하고, 상기 제1 도전체 패턴(810)과 교차하는 종방향으로 양 대향 단부를 가로지르는 제2 도전체 패턴(811)을 형성하여 제2 시트(802)를 제조한다. 상기 제1 도전체 패턴(810)과 동일 방향으로 제3 도전체 패턴(812)을 형성하여 제3 시트(803)를 제조하고, 상기 제1 도전체 패턴(810)과 동일 방향으로 제4 도전체 패턴(813)을 형성하여 제4 시트(804)를 제조한다. 상기와 같이 각 도전체 패턴이 형성된 제1 내지 제4 시트(801 내지 804)는 제1 시트(801), 제3 시트(803), 제2 시트(802), 제4 시트(804), 제2 시트(802)의 순서대로 적층한 다음, 이를 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시하여 적층 어레이 칩으로 완성된다. 이때, 각각의 시트 내에서 도전체 패턴들은 단위 소자(820a, 820b)가 단위 소자(820c, 820d)와 대칭이 되도록 형성되고, 단위 소자(820b)에 형성된 도전체 패턴(810b, 812b, 813b)은 단위 소자(820a)에 형성된 도전체 패턴(810a, 812a, 813a) 측으로 가까이 형성되고, 단위 소자(820c, 820d)에 형성되는 도전체 패턴들도 이와 같이 서로 가까이 형성된다. 이에 따라서, 도 8a에 도시된 어레이 칩에서도 단위 소자(820a, 820d)는 동일한 주파수 특성을 갖고, 단위 소자(820b, 820c)는 동일한 주파수 특성을 갖고, 단위 소자(820a)와 단위 소자(820b) 사이의 주파수 특성 차이는 감소하고, 단위 소자(820c)와 단위 소자(820d) 사이의 주파수 특성 차이는 감소하게 된다. On the sheet manufactured as described above, as shown in FIG. 8A, a conductive pattern is formed by printing a conductive paste such that four unit elements 820a to 820d are formed. That is, the first sheet 801 is formed by forming a first conductor pattern 810 that crosses the opposite ends of the sheet in the opposite direction, and both sides in the longitudinal direction that intersect the first conductor pattern 810. A second sheet 802 is formed by forming a second conductor pattern 811 across the end. The third conductor pattern 812 is formed in the same direction as the first conductor pattern 810, thereby manufacturing the third sheet 803, and the fourth conductor in the same direction as the first conductor pattern 810. The sieve pattern 813 is formed to manufacture the fourth sheet 804. As described above, the first to fourth sheets 801 to 804 having the respective conductor patterns are formed of the first sheet 801, the third sheet 803, the second sheet 802, the fourth sheet 804, and the first sheet. After stacking the two sheets 802 in this order, the sheets are pressed and then cut, baked, baked, and externally formed to form a stacked array chip. In this case, the conductor patterns in each sheet are formed so that the unit elements 820a and 820b are symmetrical with the unit elements 820c and 820d, and the conductor patterns 810b, 812b and 813b formed in the unit element 820b. The silver is formed closer to the conductor patterns 810a, 812a, and 813a formed on the unit elements 820a, and the conductor patterns formed on the unit elements 820c and 820d are formed to be close to each other. Accordingly, even in the array chip illustrated in FIG. 8A, the unit elements 820a and 820d have the same frequency characteristic, and the unit elements 820b and 820c have the same frequency characteristic, and the unit element 820a and the unit element 820b are the same. The frequency characteristic difference between the unit elements 820c and the unit element 820d is reduced.

도전체 패턴이 형성된 제1 내지 제4 시트(801 내지 804)는 도 8a에 도시된 바와는 달리 원하는 커패시턴스 값을 갖도록, 예를 들어 도 6과 같이 제1 시트(801), 제3 시트(803), 제2 시트(802), 제3 시트(803), 제2 시트(802)의 순서대로 적층될 수 있다. 즉, 본 적층 어레이 칩은 제1 및 제2 시트(801, 802)와, 제3 및 제4 시트(803, 804) 중 어느 하나가 적층된 칩 소자일 수 있으며, 이들 시트가 다양한 조합으로 복수 개로 적층되어 단일 칩을 이룰 수도 있다. 이와 같이 상기 시트의 적층 수를 조절하여 소자의 커패시턴스 값을 조절할 수 있다. Unlike those illustrated in FIG. 8A, the first to fourth sheets 801 to 804 on which the conductor patterns are formed have a desired capacitance value, for example, the first sheet 801 and the third sheet 803 as shown in FIG. 6. ), The second sheet 802, the third sheet 803, and the second sheet 802 may be stacked in this order. That is, the stacked array chip may be a chip device in which any one of the first and second sheets 801 and 802 and the third and fourth sheets 803 and 804 are stacked. It may be stacked in pieces to form a single chip. In this way, the capacitance value of the device may be adjusted by adjusting the number of stacked layers of the sheet.

도 8a에서는 제1 시트(801) 상에 도전체 패턴을 형성하는 대신 저항체 패턴 또는 인덕터 패턴을 형성할 수 있다. 특히, 적층 시트의 소성 온도와 저항체의 소성 온도가 다른 경우 각 소자를 개별 소성 온도에서 안정적으로 소성하기 위하여, 저항체 패턴이 형성된 시트를 적층하지 않고 도전체 패턴이 형성된 시트를 적층한 적층물을 소성하고 커버 시트 상에 저항체 패턴을 형성한 다음 저항체의 소성 온도에서 다시 소성을 수행할 수 있다.In FIG. 8A, instead of forming a conductor pattern on the first sheet 801, a resistor pattern or an inductor pattern may be formed. In particular, when the firing temperature of the laminated sheet and the firing temperature of the resistor are different, in order to stably bake each element at an individual firing temperature, the laminate obtained by laminating the sheet having the conductor pattern formed thereon without laminating the sheet having the resistor pattern formed thereon is fired. And a resistor pattern is formed on the cover sheet, and then firing may be performed again at the firing temperature of the resistor.

이에 대한 예로서, 도 8b 내지 도 8h는 도 8a에 도시된 제2 내지 제 4 도전체 패턴(817 내지 816)과 유사한 도전체 패턴이 형성된 제1 내지 제3 시트(806 내지 808)를 원하는 개수 및 원하는 순서로 적층하고 커버 시트(800)를 더 적층한 다음 커버 시트(800) 위에 저항체 패턴(도 8b 및 도 8c) 또는 인덕터 패턴(도 8e 내지 도 8h)을 형성한 변형예를 도시한다. As an example of this, FIGS. 8B to 8H show a desired number of first to third sheets 806 to 808 having conductor patterns similar to those of the second to fourth conductor patterns 817 to 816 illustrated in FIG. 8A. And a modification in which a resistive pattern (FIGS. 8B and 8C) or an inductor pattern (FIGS. 8E to 8H) is formed on the cover sheet 800 after laminating in a desired order, further stacking the cover sheet 800.

전술된 바와 같이 제조된 시트 위에, 시트의 횡방향 양 대향 단부를 가로지르는 방향으로 제1 도전체 패턴(815)을 형성하여 제1 시트(805)를 제조하고, 상기 제1 도전체 패턴(815)과 동일 방향으로 제2 도전체 패턴(816)을 형성하여 제2 시트(806)를 제조한다. 상기 제1 도전체 패턴(815)과 교차하는 종방향으로 양 대향 단부를 가로지르는 제3 도전체 패턴(817)을 형성하여 제3 시트(807)를 제조한다. On the sheet manufactured as described above, a first conductor pattern 815 is formed in a direction crossing both opposite transverse ends of the sheet to produce a first sheet 805, and the first conductor pattern 815. The second sheet 806 is manufactured by forming the second conductor pattern 816 in the same direction. The third sheet 807 is manufactured by forming a third conductor pattern 817 crossing both opposing ends in the longitudinal direction crossing the first conductor pattern 815.

도 8b에 도시된 적층 어레이 칩(840)은 커버 시트(800), 제1 시트(805), 제3 시트(807), 제2 시트(806)를 차례로 적층한 다음 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성한다. 소성된 소체의 최상부의 커버시트(800)에는 제1 및 제2 외부 단자(830, 831)에 대응하는 위치에 소정 영역을 차지하는 금속 패드(841)를 각각 형성하고, 상기 금속 패드(841) 상에 상기 양단의 금속 패드(841)를 연결하는 방향으로 RuO2와 같은 저항성 페이스트를 인쇄하여 저항체 패턴(842)을 형성한다. 그 다음 상기 저항체 패턴(842)을 가로지르는 방향으로 상기 패턴을 보호하기 위한 절연체 패턴(843)을 형성하고, 외부 단자(830, 831, 832)를 형성하여 적층 어레이 칩을 완성한다. 이와 같이 제조된 적층 어레이 칩은 저항체 패턴(842)의 양 단부에는 금속 패드(841)가 형성되어 상기 금속 패드(841) 사이의 거리를 정확하게 조절하여 형성하면, 저항치 또한 정확하게 조절할 수 있고, 복수의 소자가 단일 칩 내에 형성된 경우는 각 단위 소자의 저항값을 균일하게 제조할 수 있다.In the stacked array chip 840 illustrated in FIG. 8B, the cover sheet 800, the first sheet 805, the third sheet 807, and the second sheet 806 are stacked in this order, compressed, cut, and baked. Out and baking process is performed, and a body is formed. In the top cover sheet 800 of the calcined body, metal pads 841 which occupy a predetermined area are formed at positions corresponding to the first and second external terminals 830 and 831, respectively, and on the metal pads 841. The resistive pattern 842 is formed by printing a resistive paste such as RuO 2 in the direction connecting the metal pads 841 at both ends thereof. Next, an insulator pattern 843 is formed to protect the pattern in a direction crossing the resistor pattern 842, and external terminals 830, 831, and 832 are formed to complete a stacked array chip. In the stacked array chip manufactured as described above, when the metal pads 841 are formed at both ends of the resistor pattern 842 to precisely adjust the distance between the metal pads 841, the resistance value may also be accurately adjusted. When the device is formed in a single chip, the resistance value of each unit device can be manufactured uniformly.

도 8c에 도시된 적층 어레이 칩(850)은 커버 시트(800), 제1 시트(805), 변형된 제3 시트(807A), 변형된 제3 시트(807B), 제2 시트(806), 제2 시트(806), 변형된 제3 시트(807B), 변형된 제3 시트(807A), 제1 시트(805)를 차례로 적층한 다음 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성한다. 여기에서 변형된 제3 시트(807A, 807B)에는 일 단부만이 2개의 접지 단자인 외부 단자(832) 중 어느 하나에만 연결되도록 시트의 모서리까지 연장 형성되고 타 단부는 시트의 모서리와 이격 형성된 변형된 제3 도전체 패턴(817A, 817B)이 형성되어 있다. 소성된 소체의 최상부의 커버시트(800)에는 도 8b와 동일한 방법으로 금속 패드(851)를 형성하고 이들을 연결하는 저항체 패턴(852)을 형성한다. 그 다음 절연체 패턴(853)을 형성하고, 외부 단자(830, 831, 832)를 형성하여 적층 어레이 칩을 완성한다. The stacked array chip 850 illustrated in FIG. 8C includes a cover sheet 800, a first sheet 805, a modified third sheet 807A, a modified third sheet 807B, a second sheet 806, The second sheet 806, the deformed third sheet 807B, the deformed third sheet 807A, and the first sheet 805 are laminated in this order, and then pressed, cut, baked out, and baked. Form the body. The deformed third sheets 807A and 807B extend to the edge of the sheet so that only one end thereof is connected to only one of the external terminals 832, which are two ground terminals, and the other end is spaced apart from the edge of the sheet. The third conductor patterns 817A and 817B are formed. In the cover sheet 800 of the top of the calcined body, a metal pad 851 is formed in the same manner as in FIG. 8B and a resistor pattern 852 is formed to connect them. An insulator pattern 853 is then formed, and external terminals 830, 831, and 832 are formed to complete the stacked array chip.

도 8d에 도시된 적층 어레이 칩(860)은 도 8c에 도시된 적층 어레이 칩(850)에서 공통 단자로 사용되는 도전체 패턴이 변형된 예이다. 즉, 도 8d에 도시된 적층 어레이 칩(860)은 커버 시트(800), 제1 시트(805), 변형된 제3 시트(807), 제1 시트(805), 제2 시트(806), 변형된 제3 시트(807C), 제2 시트(806)를 차례로 적층한 다음 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성한다. 여기에서 변형된 제3 시트(807, 807C)에는 제1 및 제2 도전체 패턴(815, 816)과 동일한 횡방향으로 제3 도전체 패턴(817, 817C)이 형성된다. 제3 도전체 패턴(817, 817C)은 시트의 양 단부와 이격되고 일 단부가 2개 부분으로 분기되어 공통 단자인 제3 외부 단자(832)와 연결되는 형상이다. 소성된 소체의 최상부의 커버시트(800)에는 도 8b와 동일한 방법으로 금속 패드(861)를 형성하고 이들을 연결하는 저항체 패턴(862)을 형성한다. 그 다음 절연체 패턴(863)을 형성하고, 외부 단자(830, 831, 832)를 형성하여 적층 어레이 칩을 완성한다. 이때, 상부의 제1 및 제3 시트(805, 807)에 형성된 도전체 패턴이 하부의 제2 및 제3 시트(806, 807C)보다 넓은 폭을 갖고 있기 때문에 상부의 제1 시트(805)에 형성된 도전체 패턴을, 즉 외부 단자(831)와 연결되는 도전체 패턴을 입력단자로 하면 입력단측 커패시터의 정전용량 및 등가인덕턴스 값은 출력단측 커패시터보다 크게 되어 2개의 커패시턴스 값에 의해 두 번 나타나는 자기 공진 주파수간의 간격이 넓어지므로 노이즈 제거 주파수 대역을 더욱 더 넓힐 수 있게 된다. The stacked array chip 860 illustrated in FIG. 8D is an example in which a conductor pattern used as a common terminal in the stacked array chip 850 illustrated in FIG. 8C is modified. That is, the stacked array chip 860 illustrated in FIG. 8D may include a cover sheet 800, a first sheet 805, a modified third sheet 807, a first sheet 805, a second sheet 806, The deformed third sheet 807C and the second sheet 806 are laminated in this order, and then pressed, and the cut, bake out, and calcining processes are performed to form a body. Here, the third conductor patterns 817 and 817C are formed in the deformed third sheets 807 and 807C in the same transverse direction as the first and second conductor patterns 815 and 816. The third conductor patterns 817 and 817C are spaced apart from both ends of the sheet and have one end branched into two parts to be connected to the third external terminal 832, which is a common terminal. In the cover sheet 800 of the top of the calcined body, a metal pad 861 is formed in the same manner as in FIG. 8B and a resistor pattern 862 is formed to connect them. Next, an insulator pattern 863 is formed, and external terminals 830, 831, and 832 are formed to complete a stacked array chip. At this time, since the conductor patterns formed on the upper first and third sheets 805 and 807 have a wider width than the lower second and third sheets 806 and 807C, the upper first sheet 805 When the formed conductor pattern, that is, the conductor pattern connected to the external terminal 831, is used as the input terminal, the capacitance and the equivalent inductance value of the input terminal capacitor are larger than the output terminal capacitor, so that the magnetic pattern appears twice by two capacitance values. The spacing between the resonant frequencies is wider, which makes the noise rejection frequency band even wider.

도 8e에 도시된 적층 어레이 칩(870)은 커버 시트(800), 제1 시트(805), 제3 시트(807), 제2 시트(806)를 차례로 적층한 다음 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시하여 소체를 형성한다. 소성된 소체의 최상부의 커버시트(800)에는 페라이트 패턴(871)을 인쇄한 후 인덕터 패턴(872)을 형성한다. 상기 인덕터 패턴(872)은 나선형 패턴일 수 있고, 중심축 단부를 외측으로 연장하기 위하여 상기 중심축 단부에서 시트의 단부를 연결하는 절연체 페이스트(873)를 형성한 후, 상기 절연체 페이스트(873) 상에 가교 패턴(874)을 형성할 수 있다. 상기와 같이 인덕터 패턴이 형성된 층에 상기 인덕터 패턴(872)을 보호하기 위하여 절연체 패턴(875)을 형성한 후, 상기 인덕터 패턴(872) 및 도전체 패턴과 연결되는 외부 단자(830, 831, 832)를 형성하여 적층 어레이 칩을 완성한다. In the stacked array chip 870 illustrated in FIG. 8E, the cover sheet 800, the first sheet 805, the third sheet 807, and the second sheet 806 are stacked in this order, compressed, cut, and baked. Out and baking process is performed, and a body is formed. The ferrite pattern 871 is printed on the top cover sheet 800 of the fired body, and then the inductor pattern 872 is formed. The inductor pattern 872 may be a helical pattern, and after forming an insulator paste 873 connecting the end of the sheet at the center axis end to extend the center axis end outward, and then on the insulator paste 873. The crosslinking pattern 874 may be formed on the substrate. After forming the insulator pattern 875 to protect the inductor pattern 872 on the inductor pattern layer as described above, external terminals 830, 831, and 832 connected to the inductor pattern 872 and the conductor pattern. ) To form a stacked array chip.

도 8f에 도시된 적층 어레이 칩(880)은 제1 시트(805), 제3 시트(807), 제2 시트(806)를 차례로 적층한 다음, 제1 시트(805) 상에 인덕터 패턴(818A 내지 818C)이 형성된 페라이트 시트와 같은 인덕터용 시트(808A 내지 808C)를 적층하고 다시 커버 시트(800)를 적층한다. 상기 적층물은 전술된 바와 같이 압착, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 거쳐 적층 어레이 칩으로 완성된다. 이때, 인덕터 패턴(818A)은 양 단부가 시트의 형성된 천공 구멍(818E)과 시트의 일 단부 모서리까지 연장하고 소정 형상 예를 들면 "ㄷ"자형으로 형성된다. 인덕터 패턴(818C)은 양 단부가 시트의 형성된 천공 구멍(818E)과 시트의 타 단부 모서리까지 연장하고 인덕터 패턴(818A)과 반대 반향으로 "ㄷ"자형으로 형성된다. 인덕터 패턴(818B)은 양 단부가 시트의 형성된 2개의 천공 구멍(818E)에 연장되도록 "ㄷ"자형으로 형성된다. 각 인덕터용 시트의 천공 구멍은 도전체로 충전시키면 인덕터 패턴(818A 내지 818C)은 서로 연결된 하나의 인덕터 패턴이 되고 이는 각 단위 소자당 하나씩 형성된다. 이때, 인덕터용 시트의 개수를 조절하여 원하는 인덕턴스값을 용이하게 얻을 수 있다. 상기에서는 인덕터 패턴을 권선형으로 제조하였으나 인덕터 패턴은 도 8g에 도시된 바와 같은 일자형 인덕터 패턴(818F 내지 818H) 등 여러 가지로 변형할 수 있다. The stacked array chip 880 illustrated in FIG. 8F sequentially laminates the first sheet 805, the third sheet 807, and the second sheet 806, and then inductor pattern 818A on the first sheet 805. To 818C), the inductor sheets 808A to 808C such as the ferrite sheet are formed, and the cover sheet 800 is laminated again. The laminate is completed into a stacked array chip through compression, cutting, bake out, firing, and external terminal forming processes as described above. At this time, both ends of the inductor pattern 818A extend to the formed perforation hole 818E of the sheet and one end edge of the sheet, and are formed in a predetermined shape, for example, a "c" shape. The inductor pattern 818C extends to the formed perforation hole 818E of the sheet and the other end edge of the sheet, and is formed in a "c" shape in the opposite direction to the inductor pattern 818A. The inductor pattern 818B is formed in a "c" shape so that both ends extend into the two formed perforation holes 818E of the sheet. When the perforation holes of each inductor sheet are filled with a conductor, the inductor patterns 818A to 818C become one inductor pattern connected to each other, one for each unit element. At this time, the desired inductance value can be easily obtained by adjusting the number of inductor sheets. Although the inductor pattern is manufactured in the winding type, the inductor pattern may be modified in various ways such as the linear inductor patterns 818F to 818H as illustrated in FIG. 8G.

이 때, 도 8b 내지 도 8g에 도시된 바와 같이 어레이 칩에서 저항체 패턴 또는 인덕터 패턴을 단위 소자 내에 형성된 도전체 패턴과 동일한 위치에 배치시키면, 도전체 패턴과 저항체 패턴 또는 인덕터 패턴의 소체 측면으로 노출된 부분은 직선으로 정렬되어 제1 및 제2 외부 단자를 용이하게 형성할 수 있다. 그러나 이와 같은 저항체 패턴 또는 인덕터 패턴은 단위 소자 사이의 주파수 특성 차이에 큰 영향을 미치지 않기 때문에 서로 등간격으로 형성될 수도 있다.In this case, as shown in FIGS. 8B to 8G, when the resistor pattern or the inductor pattern is disposed in the same position as the conductor pattern formed in the unit device, the conductor pattern and the resistor pattern or the inductor pattern are exposed to the body side. The parts may be aligned in a straight line to easily form the first and second external terminals. However, such a resistor pattern or an inductor pattern may be formed at equal intervals because they do not significantly affect the difference in frequency characteristics between unit elements.

도 8h에 도시된 적층 어레이 칩(890)은 상기한 방식과는 다른 방식으로 인덕터 패턴을 추가한 예로서, 제1 시트(805), 제3 시트(807), 제2 시트(806)를 차례로 적층한 다음, 제1 시트(805) 상에 단위 소자의 개수에 대응하는 개수만큼 페라이트 시트와 같은 인덕터용 시트(809A 내지 809D)를 적층하고 다시 커버 시트(800)를 적층한다. 상기 적층물은 전술된 바와 같이 압착, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 거쳐 적층 어레이 칩으로 완성된다. 이때 인덕터용 시트(809A 내지 809D) 위에 인덕터 패턴(819A 내지 819D)을 형성한다. 즉, 시트 위에 민더형(Meander)의 인덕터 패턴(819A)을 형성하고 인덕터 패턴의 양 단부가 모두 단위 소자(890a) 내에 위치하도록 구성된 제1 인덕터용 시트(809A)를 제조한다. 상기와 동일한 방법으로 민더형 인덕터 패턴(819B 내지 819D)이 형성된다. 이때 각 인덕터 패턴의 양 단부는 각 단위 소자 내에 개별적으로 위치하도록 서로 이격되어 있다. 도 8h에 도시된 적층 어레이 칩(890)은 시트 한층 전체에 인덕터 패턴을 사용하므로 인덕턴스값을 증가시킬 수 있으며 원하는 인덕턴스값을 용이하게 얻을 수 있다. 또한 본 실시예에서는 하나의 인덕터용 시트에 하나의 인덕터 패턴을 형성하는 것을 예로 들어 설명하였으나, 필요에 따라 하나의 인덕터용 시트에 하나 이상의 인덕터 패턴을 형성할 수도 있고, 인덕터용 시트를 상부 외에 하부에 적층할 수 있으며 상하부 모두에 적층할 수도 있다. 상기에서는 인덕터 패턴을 민더형으로 제조하였으나 인덕터 패턴은 나선형 일자형 등 여러 가지로 변형할 수 있다.The stacked array chip 890 illustrated in FIG. 8H is an example in which an inductor pattern is added in a manner different from that described above, and the first sheet 805, the third sheet 807, and the second sheet 806 are sequentially formed. After stacking, the inductor sheets 809A to 809D, such as ferrite sheets, are stacked on the first sheet 805 by the number corresponding to the number of unit elements, and the cover sheet 800 is stacked again. The laminate is completed into a stacked array chip through compression, cutting, bake out, firing, and external terminal forming processes as described above. At this time, the inductor patterns 819A to 819D are formed on the inductor sheets 809A to 809D. That is, the first inductor sheet 809A configured to form a meander inductor pattern 819A on the sheet and both ends of the inductor pattern are located in the unit element 890a. In the same manner as above, the meander inductor patterns 819B to 819D are formed. At this time, both ends of each inductor pattern are spaced apart from each other so as to be individually located in each unit element. Since the stacked array chip 890 illustrated in FIG. 8H uses an inductor pattern for the entire sheet, the inductance value can be increased and the desired inductance value can be easily obtained. In addition, in the present exemplary embodiment, one inductor pattern is formed in one inductor sheet. However, if necessary, one or more inductor patterns may be formed in one inductor sheet. It can be laminated on the top and bottom can also be laminated. In the above, the inductor pattern is manufactured in a meander type, but the inductor pattern may be modified in various ways such as a spiral straight line.

[실시예 4]Example 4

본 실시예에서는 커패시턴스, 저항 및 인덕턴스를 자유롭게 원하는 값으로 제작할 수 있는 복수의 단위 소자가 병렬로 배열되어 하나의 칩으로 제조된 다양한 적층 어레이 칩에 대하여 각 단위 소자 사이의 주파수 특성의 차이를 감소시키는 본 발명을 적용시킨 예들이 설명된다. In the present embodiment, a plurality of unit elements capable of freely producing capacitance, resistance, and inductance to a desired value are arranged in parallel to reduce the difference in frequency characteristics between each unit element for various stacked array chips made of one chip. Examples of applying the present invention are described.

우선 그 일 예로서 도 10에 도시된 어레이 칩을 제조하기 위하여, 전술된 실시예 1에서와 같이 제조된 시트 위에 4개의 단위 소자(1020a 내지 1020d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 시트의 횡방향 양 대향 단부 측에 각각 이격된 제1 및 제2 도전체 패턴(1010, 1011)을 형성하여 제1 시트(1001)를 제조하고, 상기 양 대향 단부를 연결하는 방향과 교차하는 종방향으로 제3 도전체 패턴(1012)을 형성하여 제2 시트(1002)를 제조한다. 이 경우 제1 및 제2 도전체 패턴(1010, 1011)의 폭은 도 10의 (a)에 도시된 바와 같이 서로 다르게 형성될 수 있다. 이때, 각각의 시트 내에서 도전체 패턴들은 단위 소자(1020a, 1020b)가 단위 소자(1020c, 1020d)와 대칭이 되도록 형성되고, 단위 소자(1020b)에 형성된 도전체 패턴(1010b, 1011b)이 단위 소자(1020a)에 형성된 도전체 패턴(1010a, 1011a) 측으로 가까이 형성되고, 단위 소자(1020c)에 형성된 도전체 패턴들도 단위 소자(1020d)에 형성된 도전체 패턴들 측으로 가까이 형성된다. First, in order to manufacture the array chip shown in FIG. 10 as an example thereof, a conductive pattern is printed by printing a conductive paste such that four unit elements 1020a to 1020d are formed on a sheet manufactured as in Example 1 described above. The formed sheet is prepared. That is, the first sheet 1001 is manufactured by forming the first and second conductor patterns 1010 and 1011 spaced apart from the opposite sides of the sheet, respectively, and intersect with the directions connecting the opposite ends. The second sheet 1002 is manufactured by forming the third conductor pattern 1012 in the longitudinal direction. In this case, the widths of the first and second conductor patterns 1010 and 1011 may be formed differently as shown in FIG. 10A. In this case, the conductor patterns in each sheet are formed so that the unit elements 1020a and 1020b are symmetrical with the unit elements 1020c and 1020d, and the conductor patterns 1010b and 1011b formed in the unit element 1020b are united. The conductive patterns 1010a and 1011a formed in the element 1020a are formed closer to each other, and the conductive patterns formed in the unit element 1020c are also formed closer to the conductive patterns formed in the unit element 1020d.

상기와 같이 각 도전체 패턴이 형성된 제1 및 제2 시트(1001, 1002)는 도 10에 도시된 바와 같이 각각 2개가 교대로 적층하고 그 위에는 커버 시트(1000)가 적층된다. 또한 원하는 커패시턴스 값을 갖도록 본 실시예는 제1 및 제2 시트(1001, 1002)는 각각 하나씩 적층하였으나, 이들 시트가 다양한 조합으로 복수 개로 적층되어 단일 칩을 이루어 커패시턴스 값을 조절할 수도 있다. 이러한 적층물은 압착후, 절단, 베이크 아웃, 소성 공정을 거친다. 이때 상기의 적층물에 각 도전체 패턴과 연결되는 외부 단자을 형성하여 소자를 제조할 수 있으며, 또한 하기에서 설명하는 바와 같이 저항 성분을 추가로 결합시킬 수 있다. As described above, the first and second sheets 1001 and 1002 having the respective conductor patterns are alternately stacked, as shown in FIG. 10, and the cover sheet 1000 is stacked thereon. In addition, in the present embodiment, the first and second sheets 1001 and 1002 are stacked one by one in order to have a desired capacitance value, but the sheets may be stacked in plural in various combinations to form a single chip to adjust the capacitance value. These laminates are compressed, then cut, baked out, and fired. In this case, a device may be manufactured by forming an external terminal connected to each conductor pattern in the stack, and further, a resistance component may be further coupled as described below.

소성된 소체의 최상부의 커버시트(1000)에는 제1 및 제2 외부 단자(1030, 1031)에 대응하는 위치에 소정 영역을 차지하는 각각 금속 패드(1040)를 각각 형성하고, 상기 금속 패드(1040) 상에 상기 양 단의 금속 패드(1040)를 연결하는 방향으로 RuO2와 같은 저항성 페이스트를 인쇄하여 저항체 패턴(1050)을 형성한다. 그 다음 상기 저항체 패턴(1050)을 가로지르는 방향으로 상기 패턴을 보호하기 위한 절연체 패턴(1060)을 형성하고, 외부 단자(1030, 1031, 1032)를 형성하여 적층 어레이 칩을 완성한다. 이와 같이 제조된 적층 어레이 칩은 저항체 패턴(1050)의 양 단부에 금속 패드(1040)가 형성되어 상기 금속 패드(1040) 사이의 거리를 정확하게 조절하여 형성하면, 저항치 또한 정확하게 조절할 수 있고, 복수의 소자가 단일 칩 내에 형성된 경우는 각 단위 소자의 저항값을 균일하게 제조할 수 있다. 이 때, 도 10의 저항체 패턴(1050)은 전술된 바와 같이 단위 소자 내에 형성된 도전체 패턴과 동일한 위치에 배치되거나 또는 등간격으로 배치될 수 있다.In the cover sheet 1000 of the uppermost body of the calcined body, metal pads 1040 are formed respectively at positions corresponding to the first and second external terminals 1030 and 1031, respectively, and the metal pads 1040 are formed. A resistive pattern 1050 is formed by printing a resistive paste such as RuO 2 in a direction connecting the metal pads 1040 at both ends thereof. Next, an insulator pattern 1060 is formed to protect the pattern in a direction crossing the resistor pattern 1050, and external terminals 1030, 1031, and 1032 are formed to complete a stacked array chip. In the stacked array chip manufactured as described above, when the metal pads 1040 are formed at both ends of the resistor pattern 1050 to precisely adjust the distance between the metal pads 1040, the resistance value may also be accurately adjusted. When the device is formed in a single chip, the resistance value of each unit device can be manufactured uniformly. In this case, the resistor pattern 1050 of FIG. 10 may be disposed at the same position as the conductor pattern formed in the unit element or at equal intervals.

한편, 제2 시트(1002)는 도 11에 도시된 바와 같이 서로 이격되며 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제1 영역(1112A) 및 제2 영역(1112B)으로 구성된 제3 도전체 패턴(1112)을 형성한 제2 시트(1102)로 대체될 수 있다. 이 경우, 제3 도전체 패턴(1112)의 제1 및 제2 영역(1112A, 1112B)의 대향하는 일 단부는 외부로 노출되어 각각 공통 단자인 제3 외부 단자(1133) 및 제3 외부 단자(1132)와 연결될 수 있도록 형성된다. 이때 본 실시예의 칩 소자는 저항체 패턴(1150)의 양단에 상기 C1 및 C2의 값을 가지는 커패시터가 각각 공통 단자와 연결된 구조로 도 10에 나타난 적층 어레이 칩과 비슷한 특성을 가지지만 제1 도전체 패턴(1010)이 사용하는 공통 단자 패턴과, 제2 도전체 패턴(1011)이 사용하는 공통 단자 패턴을 분리하여 C1과 C2가 상호 간섭이 없는 주파수 특성을 구현할 수 있다. Meanwhile, as illustrated in FIG. 11, the second sheet 1002 includes a first region 1112A and a second region 1112B which are spaced apart from each other and formed in a direction intersecting with a direction connecting the opposite ends. The second sheet 1102 having the conductor pattern 1112 may be replaced with the second sheet 1102. In this case, opposing one ends of the first and second regions 1112A and 1112B of the third conductor pattern 1112 are exposed to the outside so that the third external terminal 1133 and the third external terminal ( 1132 is formed to be connected. At this time, the chip element of the present embodiment has a similar characteristic to that of the stacked array chip illustrated in FIG. 10 in that the capacitors having the values of C1 and C2 are connected to common terminals at both ends of the resistor pattern 1150, but the first conductor pattern is shown in FIG. By separating the common terminal pattern used by the 1010 and the common terminal pattern used by the second conductor pattern 1011, C1 and C2 may implement frequency characteristics without mutual interference.

이와 같이, 도 10에 도시된 어레이 칩에서 단위 소자(1020a)와 단위 소자(1020d)는 동일한 주파수 특성을 갖고, 단위 소자(1020b)와 단위 소자(1020c)는 동일한 주파수 특성을 갖고, 단위 소자(1020a)와 단위 소자(1020b) 사이의 주파수 특성 차이는 감소하고, 단위 소자(1020c)와 단위 소자(1020d) 사이의 주파수 특성 차이는 감소하게 된다. 이러한 특성은 도 11에 도시된 어레이 칩에서도 동일하다.As described above, in the array chip illustrated in FIG. 10, the unit element 1020a and the unit element 1020d have the same frequency characteristic, and the unit element 1020b and the unit element 1020c have the same frequency characteristic, The frequency characteristic difference between the 1020a and the unit element 1020b is reduced, and the frequency characteristic difference between the unit element 1020c and the unit element 1020d is reduced. This characteristic is the same in the array chip shown in FIG.

[실시예 5] Example 5

본 실시예에서는 단일 칩 내에 복수의 저항 성분과 배리스터 성분 등 여러 가지 전자 소자를 결합하여 제조한 다양한 적층 어레이 칩에 대하여 본 발명을 적용시킨 예들이 설명된다. 특히, 본 실시예에서는 다양한 저항체 패턴 형성 방법이 설명된다.In this embodiment, examples of applying the present invention to various stacked array chips manufactured by combining various electronic elements such as a plurality of resistance components and varistor components in a single chip will be described. In particular, various resistor pattern forming methods are described in this embodiment.

먼저 도 12a에는 관통홀 전극식 저항 배리스터 복합 어레이칩 소자 및 그 제조 공정이 도시되어 있다. 전술된 실시예 1에서와 같은 방식으로 배리스터 시트를 제조하고, 그 위에 4개의 단위 소자(1220a 내지 1220d)가 형성되도록 도전성 페이스트를 인쇄함으로써 도전체 패턴이 형성된 시트를 제조한다. 즉, 제1 시트(1201)에는 측면 외부 단자과 각각 연결되고 중심에서 서로 이격된 제1 도전체 패턴(1208, 1209)이 형성되고, 제2 시트(1202)에는 각 단위 소자 사이에서 연결되고 양끝단(단위 소자의 장변)에서 공통 단자용 외부 단자과 연결되는 제2 도전체 패턴(1210)이 형성된다. 이때 한쪽 끝단의 제1 도전체 패턴(1208)과 제2 도전체 패턴(1210)으로 제1 배리스터가 구성되고 다른 한쪽 끝단의 제1 도전체 패턴(1209)과 제2 도전체 패턴(1210)으로 제2 배리스터가 구성된다. 이러한 제1 및 제2 배리스터가 나란히 복수개로, 예를 들면 4개씩 배치되어 어레이 형태를 이룬다. 또한 상기와 같이 제조된 소정의 성형 시트에 천공기를 이용하여 관통홀(1211)을 형성하고, 형성된 관통홀에 Ag 금속 등의 도전성 페이스트를 인쇄하여 충전하여, 제3 시트(1203)를 제조한다. 이때, 각각의 시트 내에서 도전체 패턴 및 관통홀들은 단위 소자(1220a, 1220b)가 단위 소자(1220c, 1220d)와 대칭이 되도록 형성되고, 단위 소자(1220b)에 형성된 도전체 패턴(1209b, 1210b) 및 관통홀(1211b)이 단위 소자(1220a)에 형성된 도전체 패턴(1209a, 1210a) 및 관통홀(1211a) 측으로 가까이 형성되고, 단위 소자(1220c)에 형성된 도전체 패턴 및 관통홀도 단위 소자(1220d)에 형성되는 도전체 패턴 및 관통홀 측으로 가까이 형성된다. 12A illustrates a through-hole electrode type resistive varistor composite array chip device and a manufacturing process thereof. A varistor sheet is manufactured in the same manner as in Example 1 described above, and a sheet on which the conductor pattern is formed is printed by printing a conductive paste such that four unit elements 1220a to 1220d are formed thereon. That is, the first sheet 1201 is formed with first conductor patterns 1208 and 1209, which are connected to the outer side terminals and spaced apart from each other, respectively, and the second sheet 1202 is connected between the respective unit elements and both ends thereof. On the long side of the unit element, a second conductor pattern 1210 is formed which is connected to the external terminal for the common terminal. At this time, the first varistor is composed of the first conductor pattern 1208 and the second conductor pattern 1210 at one end, and the first conductor pattern 1209 and the second conductor pattern 1210 at the other end. The second varistor is constructed. A plurality of such first and second varistors are arranged side by side, for example, four by one to form an array. In addition, the through-hole 1211 is formed in a predetermined molded sheet manufactured as described above using a perforator, and a conductive paste such as Ag metal is printed and filled in the formed through-hole to manufacture a third sheet 1203. In this case, the conductor patterns and the through-holes in each sheet are formed so that the unit elements 1220a and 1220b are symmetrical with the unit elements 1220c and 1220d, and the conductor patterns 1209b and 1210b formed in the unit element 1220b. ) And through-holes 1211b are formed close to the conductor patterns 1209a and 1210a and through-holes 1211a formed in the unit element 1220a, and the conductor patterns and through-holes formed in the unit element 1220c are also unit elements. It is formed closer to the conductor pattern and through hole formed in 1220d.

상기와 같이 제조된 제1 및 제2 시트(1201, 1202)를 교호로 원하는 수만큼 적층하고 그 위에 관통전극이 형성된 제3 시트(1203)를 원하는 수만큼 적층한 후, 이를 압착 및 절단한다. 상기와 같이 절단된 칩을 칩 내의 각종 바인더 및 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃시킨다. 이때 효과적인 베이크 아웃을 위해 열풍방식의 전기 오븐을 사용하여 약 300 ℃ 근처에서 탈바인더를 실시한다. 상기와 같이 바인더 및 유기물을 제거한 칩을 1100 ℃ 이상의 전기로를 이용하여 소성하여 배리스터 어레이칩 소체를 제조한다. The first and second sheets 1201 and 1202 manufactured as described above are alternately stacked as many times as desired, and the third sheet 1203 having a through electrode formed thereon is stacked as many as desired, and then compressed and cut. The chips cut as described above are baked and baked out at a suitable temperature to remove all of the various binder and organic components in the chip. At this time, debinder is performed at around 300 ° C. using an electric oven of hot air type for effective bake out. As described above, the chips from which the binder and the organic material are removed are fired using an electric furnace of 1100 ° C. or higher to manufacture a varistor array chip body.

상기와 같이 소성된 소체 위에 RuO2 등의 저항성 페이스트를 이용하여 각 단위 소자 별로 저항체 패턴(1221)을 인쇄한다. 이 때, 도면에서는 저항체 패턴(1221)도 도전체 패턴(1209, 1210)에 대응하는 위치에 배열되어 있으나, 이와 달리 등간격으로 배열 형성될 수 있다. 이러한 저항체는 관통홀에 충전된 페이스트를 통해 도전체 패턴과 연결된다. 상기와 같이 인쇄된 저항체는 약 800 내지 900 ℃ 정도의 온도에서 소성하고 외부 단자(1230 내지 1232)를 형성한다. 단위 소자의 양쪽 끝단에 각 단위 소자에 대응하여 형성되는 복수의 측면 외부 단자는 홈이 파여진 고무 디스크에 은-페이스트(Ag-paste)를 묻힌 후 디스크를 회전시켜 형성된다. 상기와 같이 형성된 외부 단자 전극을 약 700 내지 800 ℃ 정도의 온도에서 열처리하고 저항체 표면을 습기 등 외부환경으로부터 보호하기 위해 에폭시나 유리 등의 보호층(1222)을 도포하고 적절한 온도에서 열처리하여 저항-배리스터 복합 어레이칩을 제조한다.The resistive pattern 1221 is printed for each unit element by using a resistive paste such as RuO 2 on the calcined body as described above. In this case, the resistor patterns 1221 are also arranged at positions corresponding to the conductor patterns 1209 and 1210 in the drawing. Alternatively, the resistor patterns 1221 may be arranged at equal intervals. This resistor is connected to the conductor pattern through a paste filled in the through hole. The resistor printed as described above is fired at a temperature of about 800 to 900 ° C. and forms external terminals 1230 to 1232. A plurality of side external terminals formed at both ends of the unit element corresponding to each unit element are formed by applying a silver paste to the grooved rubber disc and rotating the disc. The external terminal electrode formed as described above is heat-treated at a temperature of about 700 to 800 ° C., and a protective layer 1222 such as epoxy or glass is applied to protect the surface of the resistor from an external environment such as moisture, and then heat-treated at an appropriate temperature. A varistor composite array chip is manufactured.

이러한 복합 어레이 칩은 전형적인 π형 RC(저항-커패시터) 필터 구조로서 배리스터가 과전압이 아닌 정상작동 전압인 정격전압이 인가될 경우에는 커패시터(C)의 역할을 하는 특성을 가지게 된다. 이러한 π형 필터는 신호원 내에 포함되는 각종 고주파 노이즈를 제거하는 역할을 한다. 또한 정상작동 전압이 아닌 정전기를 포함한 과전압이 인가될 경우 배리스터는 즉시 배리스터 본래의 기능인 과전압차단 작용을 하게 되어 출력단에 연결되는 반도체 IC, 각종 전자부품 등을 보호하게 된다. 특히, 단위 소자 간에 대칭이 이루어져 단위 소자(1220a)는 단위 소자(1220d)와 동일한 주파수 특성을 갖고, 단위 소자(1220b)는 단위 소자(1220c)와 동일한 주파수 특성을 갖게 된다. 또한, 중간에 배치된 단위 소자가 양 단부측 단위 소자와 가깝게 배치되어 단위 소자(1220a)와 단위 소자(1220b) 사이의 주파수 특성 차이는 감소하고, 단위 소자(1220c)와 단위 소자(1220d) 사이의 주파수 특성 차이도 감소하게 된다.Such a composite array chip is a typical π-type RC (resistance-capacitor) filter structure, and the varistor has a characteristic of acting as a capacitor (C) when a rated voltage is applied, which is a normal operating voltage instead of an overvoltage. The π-type filter serves to remove various high frequency noises included in the signal source. In addition, when an overvoltage including static electricity is applied instead of the normal operating voltage, the varistor immediately acts as an overvoltage blocking function, which is the original function of the varistor, thereby protecting semiconductor ICs and various electronic components connected to the output terminal. In particular, symmetry is performed between the unit elements so that the unit element 1220a has the same frequency characteristic as that of the unit element 1220d, and the unit element 1220b has the same frequency characteristic as the unit element 1220c. In addition, the unit elements disposed in the middle are disposed close to both end side unit elements, so that the difference in frequency characteristics between the unit element 1220a and the unit element 1220b is reduced, and between the unit element 1220c and the unit element 1220d. The difference in frequency characteristics of is also reduced.

도 12b는 저항체 직접 인쇄 방식의 저항 배리스터 복합 어레이 칩 소자를 도시하고 있다. 전술된 예에서와 동일한 방법으로 배리스터 성형 시트를 복수 개 제조한 다음 제1 및 제2 시트를 제조한다. 제조된 제1 및 제2 시트(1201, 1202)를 원하는 수만큼 교호로 적층한 후 그 위에 커버시트(1200)를 덮고 이를 압착하고, 절단, 베이크 아웃, 소성 공정을 실시한다. Fig. 12B shows a resistor varistor composite array chip device of a resistor direct printing method. A plurality of varistor-forming sheets are produced in the same manner as in the above example, and then the first and second sheets are manufactured. The first and second sheets 1201 and 1202 manufactured are alternately stacked as many times as desired, and then the cover sheet 1200 is covered thereon and pressed, and a cutting, baking out, and baking process is performed.

소성된 소체의 최상부의 커버시트(1200)에는 제1 및 제2 외부 단자(1230, 1231)에 대응하는 위치에 소정 영역을 차지하는 각각 금속 패드(1241)를 각각 형성하고, 상기 금속 패드(1241) 상에 상기 양단의 금속 패드(1241)를 연결하는 방향으로 RuO2와 같은 저항성 페이스트를 인쇄하여 저항체 패턴(1242)을 형성한다. 그 다음 상기 저항체 패턴(1242)을 가로지르는 방향으로 상기 패턴을 보호하기 위한 절연체 패턴(1243)을 형성하고, 외부 단자(1230, 1231, 1232)를 형성하여 적층 어레이 칩을 완성한다.In the top cover sheet 1200 of the calcined body, metal pads 1241 are respectively formed at predetermined positions at positions corresponding to the first and second external terminals 1230 and 1231, respectively, and the metal pads 1241 are formed. A resistive pattern 1242 is formed by printing a resistive paste such as RuO 2 in a direction connecting the metal pads 1241 at both ends thereof. Next, an insulator pattern 1243 is formed to protect the pattern in a direction crossing the resistor pattern 1242, and external terminals 1230, 1231, and 1232 are formed to complete the stacked array chip.

도 12a 및 도 12b에서와 같이 배리스터 소체를 소성한 후 저항체를 인쇄하여 복합칩을 제조하는 방식은 저항체와 배리스터를 동시에 소성하는 동시 소성방식(아래 예)에 비해 제조 방법은 복잡하나, 배리스터의 소성 온도와 저항체의 소성 온도가 다른 경우 각 소자를 개별 소성 온도에서 안정적으로 소성할 수 있는 장점이 있다. 12A and 12B, the method of manufacturing a composite chip by firing the varistor element and then printing the resistor is more complicated than the simultaneous firing method of simultaneously firing the resistor and the varistor (example below), but the firing of the varistor is performed. If the temperature and the firing temperature of the resistor is different, there is an advantage that each element can be stably fired at an individual firing temperature.

도 12c는 동시소성 방식의 저항 배리스터 어레이형 복합 칩 소자를 도시한다. 상기 한 바와 동일한 방법으로 제1 및 제2 시트(1201, 1202)를 제조한다. 또한, 제조된 소정의 성형 시트 위에 RuO2 혹은 RuO2를 기본성분으로 하되 소성온도가 높은 저항성 페이스트를 이용하여 스크린 프린팅법으로 각 단위 소자 별로 저항체 패턴(1211)을 인쇄하여 제3 시트(1204)를 제조한다. 이때 저항체 패턴(1211)은 단위 소자의 양 끝단에서 측면 외부 단자과 연결되도록 형성된다.Fig. 12C shows a resistive varistor array type composite chip device in a cofired manner. In the same manner as described above, the first and second sheets 1201 and 1202 are manufactured. In addition, by using a resistive paste having a high firing temperature using a resistive paste having RuO 2 or RuO 2 as a basic component on the manufactured predetermined sheet, a resistor pattern 1211 is printed for each unit element by a screen printing method to form a third sheet 1204. To prepare. In this case, the resistor pattern 1211 is formed to be connected to side external terminals at both ends of the unit element.

상기와 같이 제조된 제1, 제2 및 제3 시트(1201, 1202, 1204)를 원하는 수만큼 적층한 후 그 위에 커버시트(1200)를 덮고 이를 압착하고, 절단, 베이크 아웃, 소성, 외부 단자 형성 공정을 실시한다. 이때 각 소자 부분의 적층 시트의 수를 조절하여 원하는 특성치, 즉 정전용량(capacitance)이나 저항값을 다양하게 구현할 수 있다. 이때, 상기와 같이 바인더 및 유기물을 제거한 칩을 1100 ℃ 이상의 전기로를 이용하여 배리스터와 저항체를 동시 소성하여 저항 배리스터 어레이 칩을 제조한다. 이러한 동시소성의 경우 배리스터와 저항체의 소성 온도를 조절하여야 한다. 즉, 일반적인 배리스터 조성물의 소성 온도인 1100 ℃ 이상에서 소성되는 저항체 페이스트를 이용하여 배리스터와 저항체를 1100 ℃ 근처에서 동시에 소성하거나, RuO2 저항체의 소성 온도인 850 ℃에서 소성이 이루어지는 배리스터의 조성물을 이용하여 배리스터와 저항체를 850 ℃ 근처에서 동시에 소성하여야 한다. 상기와 같은 저항 배리스터 동시 소성방식은 본 실시예의 상기 예에서 제시된 배리스터 적층 소체를 소성한 후 저항체를 인쇄하여 복합칩을 제조하는 방식에 비해 제조 방법이 간단하다는 장점이 있다.The first, second, and third sheets 1201, 1202, and 1204 manufactured as described above are laminated as many as desired, and then the cover sheet 1200 is covered thereon and pressed, cut, bake out, fired, and external terminals. A formation process is performed. At this time, by controlling the number of the laminated sheet of each device portion, it is possible to implement a variety of desired characteristics, that is, capacitance or resistance. At this time, the varistor and the resistor are simultaneously fired using the electric furnace having the binder and the organic material removed as described above by using an electric furnace of 1100 ° C. or higher to manufacture a resistive varistor array chip. In this case, the firing temperature of the varistor and the resistor should be controlled. That is, by using a resistor paste baked at 1100 ° C. or higher, which is the firing temperature of a general varistor composition, the varistor and the resistor are simultaneously baked near 1100 ° C., or a varistor composition is baked at 850 ° C., which is a firing temperature of a RuO 2 resistor. The varistor and the resistor should be fired at the same time near 850 ℃. Simultaneous firing of the resistive varistor as described above has the advantage that the manufacturing method is simple compared to the method of manufacturing a composite chip by printing the resistor after firing the varistor laminated body presented in the example of this embodiment.

상기한 바와 같이 제조되는 각 저항 배리스터 복합 어레이 칩을 제조하는 기술은 상기의 예시된 소자 외에 커패시터, NTC 써미스터, PTC 소자 등에 적용한다. 즉, 배리스터 소자를 적층 제조하는 대신에 커패시터, NTC 써미스터, PTC 소자를 적층 제조한다. 이는 각 도전체 패턴이 형성되는 성형 시트를 각 소자 특성을 지니는 슬러리를 제조한 후 소자용 시트로 제조하고, 각 소자용 시트에 도전성 페이스트를 이용하여 상기의 실시예와 동일한 방법으로 제조한다. The technique for manufacturing each resistive varistor composite array chip manufactured as described above is applied to a capacitor, an NTC thermistor, a PTC element, and the like in addition to the above-described elements. That is, instead of laminating the varistor elements, the capacitors, NTC thermistors, and PTC elements are laminated. This is produced by forming a sheet having a conductive pattern for each conductive pattern is formed into a sheet for the device, and then using a conductive paste in the sheet for each device in the same manner as in the above embodiment.

지금까지는 하나의 칩 내에 4개의 단위 소자가 나란히 배치된 어레이 칩에 대하여 설명되었다. 4개 이상의 단위 소자가 배치된 어레이 칩에서는 각각의 단위 소자가 어레이 칩의 중심에 대해 대칭을 이루도록 도전체 패턴을 형성하면 중심으로부터 좌우 양측에 배치된 단위 소자들은 동일한 주파수 특성을 갖게 된다. 또한, 단위 소자가 2개씩 쌍을 이루어 가까이 배치되고 이들이 다른 쌍들과 보다 먼 거리에 배치되면 다른 쌍의 단위 소자로부터 전기적인 영향을 받지 않는 동시에 각 쌍들 내의 단위 소자 사이의 주파수 특성 차이는 감소하게 된다. 따라서, 비록 이상의 실시예에서는 하나의 칩 내에 4개의 단위 소자가 나란히 배치된 어레이 칩에 대하여 설명되었으나, 본 발명은 이에 한정되지 않고 4개 이상의 단위 소자가 배치된 어레이 칩에서도 본 발명이 적용될 수 있음은 물론이다.Until now, an array chip in which four unit elements are arranged side by side in one chip has been described. In an array chip in which four or more unit elements are arranged, when the conductor pattern is formed such that each unit element is symmetrical with respect to the center of the array chip, the unit elements arranged on the left and right sides from the center have the same frequency characteristic. In addition, when unit elements are arranged in pairs closer to each other and they are disposed at a greater distance from other pairs, the frequency characteristic difference between the unit elements in each pair is reduced while being not electrically affected by other pairs of unit elements. . Therefore, although the above embodiments have been described with respect to an array chip in which four unit elements are arranged side by side in one chip, the present invention is not limited thereto, and the present invention may be applied to an array chip in which four or more unit elements are arranged. Of course.

이와 같이, 하나의 소자 내에 복수 단위 소자가 병렬로 배열된 어레이 칩에서, 각각의 단위 소자가 어레이 칩의 중심에 대해 대칭을 이루기 때문에 중심으로부터 좌우 양측에 배치된 단위 소자들은 동일한 주파수 특성을 갖게 된다. 더욱이, 2개씩 쌍을 이루는 단위 소자 내의 도전체 패턴은 서로 인접 배치되어 이들 단위 소자 사이의 주파수 특성 차이는 감소하게 된다. 특히, 이들 각 쌍은 서로 일정 간격으로 이격되어 상호 전기적으로 영향을 미치지 않기 때문에 각 쌍의 단위 소자들 사이의 주파수 특성 차이는 더욱 감소하게 된다. As described above, in an array chip in which a plurality of unit elements are arranged in parallel in one element, since each unit element is symmetrical with respect to the center of the array chip, the unit elements arranged on both sides from the center have the same frequency characteristics. . Furthermore, the conductor patterns in the paired unit elements are arranged adjacent to each other so that the difference in frequency characteristics between these unit elements is reduced. In particular, since these pairs are spaced apart from each other at regular intervals and do not electrically influence each other, the frequency characteristic difference between the unit elements of each pair is further reduced.

도 1 내지 도 6은 본 발명의 실시예 1에 따른 다양한 적층 어레이 칩의 제조 공정도. 1 to 6 are manufacturing process diagrams of various stacked array chips according to Embodiment 1 of the present invention.

도 7a 내지 도 9는 본 발명의 실시예 3에 따른 다양한 적층 어레이 칩의 제조 공정도. 7A to 9 are manufacturing process diagrams of various stacked array chips according to Embodiment 3 of the present invention.

도 10 내지 도 19는 본 발명의 실시예 4에 따른 다양한 적층 어레이 칩의 제조 공정도.10 to 19 are manufacturing process diagrams of various stacked array chips according to Embodiment 4 of the present invention.

도 12a 내지 도 12c는 본 발명의 실시예 3에 따른 다양한 적층 어레이 칩의 제조 공정도.12A to 12C are manufacturing process diagrams of various stacked array chips according to Embodiment 3 of the present invention.

도 13a는 종래 적층 어레이 칩의 제조 공정도. 13A is a manufacturing process diagram of a conventional stacked array chip.

도 13b는 도 13a에 도시된 종래 적층 어레이 칩의 주파수 특성을 나타내는 그래프.13B is a graph showing the frequency characteristics of the conventional stacked array chip shown in FIG. 13A.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200, 300, 400, 500: 커버시트100, 200, 300, 400, 500: cover sheet

101, 201, 301, 401, 501: 제1 시트101, 201, 301, 401, 501: first sheet

102, 202, 302, 402, 502, 602: 제2 시트102, 202, 302, 402, 502, 602: second sheet

203, 403, 503: 제3 시트203, 403, 503: third sheet

404, 504: 제4 시트404, 504: fourth sheet

110, 210, 310, 410, 510: 제1 도전체 패턴110, 210, 310, 410, and 510: first conductor pattern

111, 211, 311, 411, 511: 제2 도전체 패턴111, 211, 311, 411, and 511: second conductor pattern

212a 내지 212d, 412, 512: 제3 도전체 패턴212a to 212d, 412, and 512: third conductor pattern

413, 513: 제4 도전체 패턴413, 513: fourth conductor pattern

120, 220, 320, 420, 520: 소체120, 220, 320, 420, 520: body

130, 130, 330, 430, 530: 제1 외부 단자130, 130, 330, 430, 530: first external terminal

131, 131, 331, 431, 531: 제2 외부 단자131, 131, 331, 431, 531: second external terminal

132, 132, 332, 432, 532: 제3 외부 단자132, 132, 332, 432, 532: third external terminal

Claims (24)

양 대향 단부에 제1 및 제2 외부 단자가 형성된 복수의 단위 소자가 종방향을 따라 병렬 배치되고, 상기 양 대향 단부 방향과 교차하는 방향으로 위치하는 다른 양 대향 단부에 공통 단자인 제3 외부 단자가 형성된 어레이 칩에 있어서, A third external terminal that is a common terminal to the other opposite opposing ends disposed in parallel along the longitudinal direction, a plurality of unit elements having a first and a second external terminal formed at both opposite ends in parallel to the opposite direction of the opposite ends In the array chip is formed, 상기 단위 소자의 각각에는 상기 횡방향으로 형성된 도전체 패턴을 포함하고,Each of the unit elements includes a conductor pattern formed in the transverse direction, 하나의 단위 소자에 형성된 도전체 패턴은 인접한 단위 소자에 형성된 도전체 패턴과 가까이 배치되어 하나의 쌍을 이루고, 이들 쌍은 서로 소정 거리를 사이에 두고 배치된 것을 특징으로 하는 어레이 칩.And the conductor patterns formed on one unit element are arranged close to the conductor patterns formed on adjacent unit elements to form a pair, and the pairs are arranged with a predetermined distance therebetween. 청구항 1에 있어서, 상기 복수의 단위 소자는 어레이 칩의 횡방향 중심선에 대해 대칭으로 배치된 것을 특징으로 하는 어레이 칩.The array chip of claim 1, wherein the plurality of unit elements are disposed symmetrically with respect to a transverse centerline of the array chip. 청구항 2에 있어서, 상기 복수의 단위 소자는 4개인 것을 특징으로 하는 어레이 칩.The array chip of claim 2, wherein the plurality of unit devices is four. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와,A first sheet having a first conductor pattern formed transversely across both opposing ends, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고,The second conductor pattern comprises a second sheet formed across the opposite ends in the longitudinal direction, 상기 제1 시트와 제2 시트는 서로 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결된 것을 특징으로 하는 어레이 칩.The first sheet and the second sheet are stacked on each other, both opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are third external. Array chip, characterized in that connected to the terminal. 청구항 4에 있어서, The method according to claim 4, 제3 도전체 패턴이 상기 제1 도전체 패턴과 제2 도전체 패턴 사이의 소정 중첩 영역에 형성된 제3 시트를 더 포함하고,The third conductor pattern further includes a third sheet formed in a predetermined overlapping region between the first conductor pattern and the second conductor pattern, 상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된 것을 특징으로 하는 어레이 칩.And a third sheet stacked between the first sheet and the second sheet. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 도전체 패턴이 횡방향 양 대향 단부를 가로질러 형성된 제1 시트와, A first sheet having a first conductor pattern formed across both opposite transverse ends, 종방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고, A second conductor pattern consisting of two regions having different areas in the longitudinal direction comprising a second sheet formed across both opposing ends, 상기 제1 시트 및 제2 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역의 대향하는 일 단부들은 제3 외부 단자 각각에 연결된 것을 특징으로 하는 어레이 칩.The first sheet and the second sheet are stacked, and opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposite ends of each region of the second conductor pattern are formed of a first sheet and a second sheet. Array chip, characterized in that connected to each of the three external terminals. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역과, 상기 이들 영역과 이격되고 이들 사이에서 종방향과 교차하는 방향으로 형성된 제3 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, A first conductor pattern having a first conductor pattern comprising first and second regions spaced apart from each other on opposite sides of the transverse direction, and a third region spaced apart from these regions and formed in a direction crossing the longitudinal direction therebetween With sheets, 상기 제1 및 제3 영역의 일부와 중첩되고 상기 제2 및 제3 영역의 일부와 중첩되는 서로 이격된 제4 및 제5 영역으로 구성된 제2 도전체 패턴이 형성된 제2 시트를 포함하고, A second sheet having a second conductor pattern formed of spaced apart fourth and fifth regions overlapping portions of the first and third regions and overlapping portions of the second and third regions, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 영역의 양 대향 단부는 제3 외부 단자에 연결된 것을 특징으로 하는 어레이 칩.The first sheet and the second sheet are laminated, one ends of the first and second regions of the first conductor pattern are connected to the first and second external terminals, respectively, and opposite ends of the third region are And an array chip connected to the third external terminal. 청구항 7에 있어서, 제3 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제3 시트와,The method according to claim 7, wherein the third conductor pattern is formed with the third sheet formed across the opposite ends in the transverse direction, 제4 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제4 시트를 포함하고, The fourth conductor pattern comprises a fourth sheet formed across the opposite ends in the longitudinal direction, 상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치되고, 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고, 제4 도전체 패턴의 양 대향 단부는 상기 제3 외부 단자와 연결된 것을 특징으로 하는 어레이 칩.A fourth sheet is disposed between the first sheet and the third sheet, and opposite ends of the third conductor pattern are connected to the first and second external terminals, respectively, and opposite ends of the fourth conductor pattern are respectively And an array chip connected to the third external terminal. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와,A first sheet having a first conductor pattern formed transversely across both opposing ends, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트와,A second sheet in which a second conductor pattern is formed across both opposing ends in the longitudinal direction; 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고,The third conductor pattern comprises a third sheet formed in the same direction as the first conductor pattern, 제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제4 시트를 포함하고,A fourth conductor pattern includes a fourth sheet formed in the same direction as the first conductor pattern, 상기 제3 시트와 제4 시트의 사이에는 제2 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결된 것을 특징으로 하는 어레이 칩.A second sheet is stacked between the third sheet and the fourth sheet, and opposite ends of the first conductor pattern are connected to first and second external terminals, respectively, and opposite to the second conductor pattern. An end is connected to a third external terminal, and each opposite end of the third and fourth conductor patterns extends to a corresponding one end of each sheet and is connected to the first and second external terminals, respectively. Array chip made. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와,A first sheet having a first conductor pattern formed transversely across both opposing ends, 제2 도전체 패턴이 종방향으로 양 대향 단부를 가로질러 형성된 제2 시트와,A second sheet in which a second conductor pattern is formed across both opposing ends in the longitudinal direction; 제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고,The third conductor pattern comprises a third sheet formed in the same direction as the first conductor pattern, 상기 제1 시트와 제2 시트의 사이 또는 제2 시트와 제2 시트의 사이에는 제3 시트가 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자에 연결되고, 제3 도전체 패턴의 일 단부만이 시트의 일 단부까지 연장하여 제1 또는 제2 외부 단자에 연결된 것을 특징으로 하는 어레이 칩.A third sheet is laminated between the first sheet and the second sheet or between the second sheet and the second sheet, and opposite ends of the first conductor pattern are connected to the first and second external terminals, respectively. And opposite ends of the second conductor pattern are connected to a third external terminal, and only one end of the third conductor pattern extends to one end of the sheet and is connected to the first or second external terminal. Array chip. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 도전체 패턴이 횡방향으로 양 대향 단부를 가로질러 형성된 제1 시트와,A first sheet having a first conductor pattern formed transversely across both opposing ends, 상기 제1 도전체 패턴과 동일 방향으로 양 대향 단부와 이격된 제2 도전체 패턴이 형성된 제2 시트를 포함하고, A second sheet having a second conductor pattern spaced apart from both opposing ends in the same direction as the first conductor pattern, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 양 대향 단부는 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴은 서로 연결되어 제3 외부 단자에 연결된 것을 특징으로 하는 어레이 칩. The first sheet and the second sheet are stacked, opposite ends of the first conductor pattern are connected to the first and second external terminals, and the second conductor pattern is connected to each other and connected to the third external terminal. Array chip, characterized in that. 청구항 11에 있어서, 상기 제2 도전체 패턴의 일 단부가 서로 연결되어 제3 외부 단자와 연결된 것을 특징으로 하는 어레이 칩. The array chip of claim 11, wherein one end of the second conductor pattern is connected to each other to be connected to a third external terminal. 청구항 11에 있어서, 상기 제2 도전체 패턴의 양 단부 사이의 중간부가 서로 연결되어 제3 외부 단자와 연결된 것을 특징으로 하는 어레이 칩. The array chip of claim 11, wherein an intermediate portion between both ends of the second conductor pattern is connected to each other to be connected to a third external terminal. 청구항 11에 있어서, 상기 인접한 제2 도전체 패턴의 대향하는 일 단부들이 서로 연결되어 제3 외부 단자와 연결된 것을 특징으로 하는 어레이 칩. The array chip of claim 11, wherein opposite ends of the adjacent second conductor pattern are connected to each other and to a third external terminal. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향 양 대향 단부 측에 서로 이격된 제1 및 제2 도전체 패턴이 형성된 제1 시트와, A first sheet having first and second conductor patterns spaced apart from each other on opposite sides of the transverse direction; 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고,A third conductor pattern in the longitudinal direction comprising a second sheet formed across both opposing ends, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 및 제2 도전체 패턴의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결된 것을 특징으로 하는 어레이 칩.The first sheet and the second sheet are stacked, one end of the first and second conductor patterns are connected to first and second external terminals, respectively, and opposite ends of the second conductor pattern are third Array chip, characterized in that connected to each of the external terminals. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향 양 대향 단부 측에 서로 이격된 제1 및 제2 도전체 패턴이 형성된 제1 시트와, A first sheet having first and second conductor patterns spaced apart from each other on opposite sides of the transverse direction; 서로 이격되며 종방향으로 형성된 제1 영역 및 제2 영역으로 구성된 제3 도전체 패턴이 형성된 제2 시트를 포함하고,A second sheet spaced from each other and having a third conductor pattern composed of a first region and a second region formed in a longitudinal direction, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 및 제2 도전체 패턴의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 패턴의 제1 및 제2 영역의 대향하는 일 단부는 대향 배치된 2개의 제3 외부 단자의 각각에 연결된 것을 특징으로 하는 어레이 칩.The first sheet and the second sheet are stacked, one end of the first and second conductor patterns are connected to first and second external terminals, respectively, and the first and second regions of the third conductor pattern. And one opposite end of the array chip is connected to each of two third external terminals disposed opposite. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향으로 제1 도전체 패턴이 형성된 제1 시트와, A first sheet in which a first conductor pattern is formed in a transverse direction, 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, A second sheet in which a second conductor pattern is formed in the same direction as the first conductor pattern; 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 제3 시트를 포함하고,A third conductor pattern in the longitudinal direction comprising a third sheet formed across both opposing ends, 제1 시트와 제2 시트 사이에 제3 시트가 적층되고, 상기 제1 도전체 패턴의 일 단부는 제1 및 제2 외부 단자 중 어느 하나에 연결되고, 상기 제2 도전체 패턴의 일 단부는 제1 및 제2 외부 단자 중 다른 하나에 연결되고, 상기 제3 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결된 것을 특징으로 하는 어레이 칩.A third sheet is stacked between the first sheet and the second sheet, one end of the first conductor pattern is connected to one of the first and second external terminals, and one end of the second conductor pattern is And an opposite end of the third conductor pattern is connected to each of the third external terminals, the second chip being connected to the other of the first and second external terminals. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향으로 형성된 제1 도전체 패턴이 형성된 제1 시트와, A first sheet on which a first conductor pattern formed in a lateral direction is formed; 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, A second sheet in which a second conductor pattern is formed in the same direction as the first conductor pattern; 종방향으로 제3 도전체 패턴이 양 대향 단부를 가로질러 형성된 2개 이상의 제3 시트를 포함하고,A third conductor pattern in the longitudinal direction comprising at least two third sheets formed across both opposing ends, 상기 제3 시트는 제1 시트와 제2 시트 사이에 적층되고, 상기 제1 및 제2 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부의 모서리까지 연장하여 제1 및 제2 외부 단자에 연결되고, 상기 하나의 제3 도전체 패턴은 일 단부만이 제3 외부 단자에 연결되고, 다른 하나의 제3 도전체 패턴은 일 단부만이 상기 제3 외부 단자에 대향 배치된 다른 또 하나의 제3 외부 단자에 연결된 것을 특징으로 하는 어레이 칩.The third sheet is laminated between the first sheet and the second sheet, and each opposite end of the first and second conductor patterns extends to the corner of the corresponding one end of each sheet so as to extend the first and second sheets. 2 external terminals, the one third conductor pattern having only one end connected to the third external terminal, and the other third conductor pattern having only one end disposed opposite the third external terminal. And an array chip connected to another third external terminal. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향으로 제1 도전체 패턴이 형성된 제1 시트와, A first sheet in which a first conductor pattern is formed in a transverse direction, 상기 제1 도전체 패턴과 동일한 방향으로 제2 도전체 패턴이 형성된 제2 시트와, A second sheet in which a second conductor pattern is formed in the same direction as the first conductor pattern; 상기 제1 도전체 패턴과 동일 방향으로 시트의 양 대향 단부의 모서리와 이격된 제3 도전체 패턴이 형성된 제3 시트를 포함하고, A third sheet having a third conductor pattern spaced apart from corners of opposite ends of the sheet in the same direction as the first conductor pattern, 상기 제3 시트는 제1 시트와 제2 시트 사이에 배치되고, 상기 제1 및 제2 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 횡방향의 일 단부의 모서리까지 연장하여 제1 및 제2 외부 단자에 연결되고, 상기 제3 도전체 패턴은 일 단부들이 서로 연결되어 종방향 양 단부에서 제3 외부 단자의 각각에 연결된 것을 특징으로 하는 어레이 칩.The third sheet is disposed between the first sheet and the second sheet, and each opposite end of the first and second conductor patterns extends to an edge of a corresponding transverse one end of each sheet. And a third conductor pattern, one end of which is connected to each other and connected to each of the third external terminal at both ends in the longitudinal direction. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, A first sheet having a first conductor pattern composed of first and second regions spaced apart from each other in opposite transverse ends, respectively; 제1 및 제2 영역의 일부와 중첩된 제2 도전체 패턴이 종방향으로 형성된 제2 시트를 포함하고, A second conductor pattern overlapping a portion of the first and second regions comprises a second sheet formed longitudinally, 상기 제1 시트 및 제2 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결된 것을 특징으로 하는 어레이 칩. The first sheet and the second sheet are stacked, one ends of the first and second regions of the first conductor pattern are connected to the first and second external terminals, respectively, and opposite to the second conductor pattern. And the end is connected to each of the third external terminals. 청구항 20에 있어서, The method of claim 20, 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 관통홀이 형성된 제3 시트를 더 포함하고, A third sheet having first and second through-holes spaced apart from each other in opposite transverse ends, respectively; 적층된 제1 시트 및 제2 시트의 상부에 제3 시트가 적층되고, 상기 제1 및 제2 관통홀 내에는 도전성 페이스트가 충전되어 상기 제1 및 제2 영역과 각각 연결되고 상기 제3 시트에는 제1 및 제2 관통홀과 중첩하여 도전체 패턴이 형성된 것을 특징으로 하는 어레이 칩.A third sheet is stacked on top of the stacked first sheet and the second sheet, and a conductive paste is filled in the first and second through holes to connect with the first and second regions, respectively. An array chip, wherein the conductor pattern is formed by overlapping the first and second through holes. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 횡방향 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와, A first sheet having a first conductor pattern composed of first and second regions spaced apart from each other in opposite transverse ends, respectively; 제1 및 제2 영역의 일부와 중첩된 제2 도전체 패턴이 종방향으로 형성된 제2 시트와, A second sheet having a second conductor pattern overlapping a portion of the first and second regions in a longitudinal direction, 횡방향으로 제3 도전체 패턴이 형성된 제3 시트를 더 포함하고, Further comprising a third sheet in which the third conductor pattern is formed in the transverse direction, 상기 제1, 제2 및 제3 시트는 적층되고, 상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 양 대향 단부는 제3 외부 단자의 각각에 연결되고, 상기 제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결된 것을 특징으로 하는 어레이 칩.The first, second and third sheets are stacked, one ends of the first and second regions of the first conductor pattern are connected to first and second external terminals, respectively, and the second conductor patterns Both opposing ends are connected to each of the third external terminals, and both opposing ends of the third conductor pattern are respectively connected to the first and second external terminals. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 양 단부가 각각 대응하는 단위 소자의 제1 및 제2 외부 단자와 연결되는 저항체 패턴이 형성된 저항체 시트를 더 포함하는 것을 특징으로 하는 어레이 칩. And a resistor sheet having resistive patterns formed at both ends thereof to be connected to the first and second external terminals of the corresponding unit elements, respectively. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 양 단부가 각각 대응하는 단위 소자의 제1 및 제2 외부 단자와 연결되는 인덕터 패턴이 형성된 인덕터 시트를 더 포함하는 것을 특징으로 하는 어레이 칩. And an inductor sheet having an inductor pattern having both ends connected to first and second external terminals of corresponding unit elements, respectively.
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