KR100488448B1 - 플라즈마 디스플레이 패널의 서스테인펄스 발생장치 - Google Patents

플라즈마 디스플레이 패널의 서스테인펄스 발생장치 Download PDF

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Abstract

본 발명은 서스테인펄스 발생장치의 회로구성을 간소화시킬 수 있도록 한 플라즈마 디스플레이 패널의 서스테인펄스 발생장치에 관한 것이다.
본 발명은 교류전압을 직류전압으로 변환하는 직류변환기와, 상기 직류전압을 절환하여 구형파로 변환하는 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 변압기와, 2차측으로 유도된 상기 구형파를 정류하여 상기 패널에 공급하기 위한 정류기를 구비한다.
이러한 구성에 의하여 본 발명에서는 DC/DC변환부와 서스테인펄스 공급부를 통합하여 회로구성이 간소화된다. 이에 따라, 교류전원을 서스테인펄스로 변환하는 과정에서 발생하는 회로손실을 최소화 할 수 있으며, 회로손실로 인한 플라즈마 디스플레이 패널에서 발생되는 열을 감소시킬 수 있다.

Description

플라즈마 디스플레이 패널의 서스테인펄스 발생장치{GENERATOR FOR SUSTAIN PULSE OF PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 서스테인펄스 발생장치에 관한 것으로, 특히 서스테인펄스 발생장치의 회로구성을 간소화시킬 수 있도록 한 플라즈마 디스플레이 패널의 서스테인펄스 발생장치에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다.
이와 같은 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스기간 및 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋기간, 어드레스기간 및 서스테인기간으로 다시 나누어지게 된다.
각 서브필드의 리셋기간 및 어드레스기간은 각 서브필드마다 동일하다. 셀을 선택하기 위한 어드레스방전은 데이터전극과 스캔전극 사이의 전압차에 의해 일어난다. 서스테인 기간은 각 서브필드에서 2n(단, n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인기간의 서스테인 방전 횟수를 조절하여 영상 표시에 필요한 그레이 스케일(Gray Scale)을 구현하게 된다. 서스테인 방전은 스캔전극과 서스테인전극에 교번적으로 공급되는 높은 전압의 서스테인 펄스에 의해 일어난다.
도 1을 참조하면, 종래 PDP의 서스테인 펄스를 생성하기 위한 서스테인펄스 발생장치는 교류전압을 공급하는 AC입력부(1)와, AC입력부(1)로부터 공급되는 전압의 역률을 개선함과 아울러 고조파를 제거하기 위한 역률개선회로부(Power Factor Correction ; PFC부)(10)와, PFC부(10)에서 생성된 DC전압을 구형파로 변환함과 아울러 변압하기 위한 DC/DC변환부(20)와, DC/DC변환부(20)에 의해 변압된 DC전압의 구형파를 PDP패널(40)에 공급하기 위한 서스테인펄스 공급부(30)를 구비한다.
PFC부(10)는 AC입력부(1)로부터 입력되는 전류를 제어하여 동위상을 갖는 정현파를 생성하고 역률을 개선함과 동시에 고조파 노이즈를 제거한다.
이를 위해, PFC부(10)는 도 2에 도시된 바와 같이 AC입력부(1)로부터의 AC입력을 DC로 정류하는 정류회로(12)와, 정류회로(12)에서 정류된 DC의 역률을 개선하는 역률개선회로(14)를 구비한다.
정류회로(12)는 풀브릿지 형태로 배치되어 AC입력의 정(+)의 반주기 동안 순방향바이어스되는 제 1 및 제 2 다이오드(DF1, DF2)와, AC입력의 부(-)의 반주기 동안 순방향바이어스되는 제 3 및 제 4 다이오드(DF3, DF4)로 구성된다. 이러한 정류회로(12)에의해 AC입력부(1)로부터의 입력되는 AC입력을 전파정류하여 생성된 DC는 평활 캐패시터(2C)에 저장된다.
역률개선회로(14)는 정류회로(12)의 평활 캐패시터(2C)에 저장된 DC의 전류성분을 충전하는 코일(2L)과, 코일(2L)과 정류회로(12) 사이에 설치되어 DC의 전류성분이 코일(2L)에 저장되도록 스위칭하는 제 1 트랜지스터(2T1), 제 1 트랜지스터(2T1)의 스위칭에 의해 평활 캐패시터(2C)로부터 공급되는 DC의 전압성분을 충전하기 위한 제 1 캐패시터(Cdc1)를 구비한다.
제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-온될 경우에는 평활 캐패시터(2C), 제 1 트랜지스터(2T1) 및 코일(2L) 사이에 루프가 형성되어 코일(2L)에 DC의 전류성분이 저장된다. 또한, 제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-오프될 경우에는 평활 캐패시터(2C)에 저장된 DC의 전압성분이 제 1 캐패시터(Cdc1)에 저장된다.
이러한, 역률개선회로(14)에는 코일(2L)과 제 1 캐패시터(Cdc1) 사이에 제 2 캐패시터(Cdc1)로부터 코일(2L)로 흐르는 역방향 전류를 차단하기 위한 다이오드(Do)가 설치된다.
도 3을 참조하면, DC/DC변환부(20)는 PFC부(10)의 제 1 캐패시터(Cdc1) 양단에 접속된 브릿지스위치(22)와, 브릿지스위치(22)의 스위칭에 의해 공급되는 전압을 변압하기 위한 중간 탭 변압기(3T)와, 중간 탭 변압기(3T)와 브릿지스위치(22) 사이에 직렬접속된 제 2 캐패시터(3C2) 및 제 1 인덕터(3L1)와, 중간 탭 변압기(3T)의 2차권선에 접속되어 중간 탭 변압기(3T)의 2차권선에 유기된 전압을 정류하는 전파정류기(24)와, 전파정류기(24)로부터 출력되는 전압을 충전하기 위한 평활 캐패시터(3Cdc2)와, 평활 캐패시터(3Cdc2)와 전파정류기(24) 사이에 직렬로 배치되는 제 2 인덕터(3L2)를 구비한다.
브릿지스위치(22)는 제 1 캐패시터(Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(3Q1, 3Q2, 3Q3, 3Q4)들로 구성된다.
제 1 및 제 3 스위치(3Q1, 3Q3)는 제 1 캐패시터(Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(3Q2, 3Q4)는 제 1 캐패시터(Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(3Q1, 3Q2, 3Q3, 3Q4)들은 전계효과 트랜지스터(Field Effect Transistor)이다.
제 1 스위치(3Q1)와 제 4 스위치(3Q4)가 접속된 제 1 노드(3N1)는 제 2 캐패시터(3C2)와 제 1 인덕터(3L1)를 통해 중간 탭 변압기(3T)의 1차권선 상단에 연결되고, 제 2 스위치(3Q2)와 제 3 스위치(3Q3)가 접속된 제 2 노드(3N2)는 중간 탭 변압기(3T)의 1차권선 하단에 연결된다. 이러한, 브릿지스위치(22)는 제 1 내지 제 4 스위치(3Q1, 3Q2, 3Q3, 3Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(Cdc1)로부터 공급되는 전압을 구형파로 변환하여 중간 탭 변압기(3T)의 1차권선에 공급한다.
제 2 캐패시터(3C2)는 브릿지스위치(22)를 통해 중간 탭 변압기(3T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹(Blocking) 캐패시터이다.
제 1 인덕터(3L1)는 브릿지스위치(22)의 제 1 내지 제 4 스위치(3Q1, 3Q2, 3Q3, 3Q4)들의 스위칭 손실을 없애기 위한 공진 코일(Coil)이다.
중간 탭 변압기(3T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변환한다. 즉, 중간 탭 변압기(3T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변환한다. 중간 탭 변압기(3T)는 1차권선과 2차권선의 중간 탭 사이의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 유기한다. 중간 탭 변압기(3T)의 1차권선의 일단은 제 1 인덕터(3L1)와 연결되며, 1차권선의 타단은 제 2 노드(3N2)와 연결된다.
전파정류기(24)는 중간 탭 변압기(3T)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 중간 탭 변압기(3T)의 2차권선 양단에 배치된 제 1 다이오드(3D1)와, 제 1 다이오드(3D1)와 중간 탭 변압기(3T)의 정극성단자(+) 사이에 배치된 제 2 다이오드(3D2)를 구비한다.
제 2 다이오드(3D2)는 2차권선의 정극성 단자(+)와 중간 탭 사이에서 유기된 정극성의 구형파를 정류하여 제 2 인덕터(3L2)를 통해 평활 캐패시터(3Cdc2)에 공급한다. 제 1 다이오드(3D1)는 2차권선의 중간 탭과 부극성(-) 단자와 사이에서 유기된 부극성(-)의 구형파를 정류하여 제 2 인덕터(3L2)를 통해 평활 캐패시터(3Cdc2)에 공급한다. 여기서, 제 2 인덕터(3L2)는 제 1 및 제 2 다이오드(3D1, 3D2)에 의해 정류된 구형파를 DC로 평활하는 역할을 한다.
이와 같은 DC/DC변환부(20)는 일반적인 직류-직류변환기의 회로구성과 같으며, DC/DC변환부(20)의 평활 캐패시터(3Cdc2)에 저장된 전압은 서스테인펄스 공급부(30)에 공급된다.
서스테인 발생부(30)는 평활 캐패시터(3Cdc2)로부터 공급되는 전압의 리플(Ripple)을 제거하기 위한 제 3 캐패시터(3C3)와, 제 3 캐패시터(3C3)의 양단에 병렬로 접속된 제 5 및 제 6 스위치(3Q5, 3Q6)를 구비한다.
제 3 캐패시터(3C3)는 DC/DC변환부(20)의 평활 캐패시터(3Cdc2)와 병렬로 연결된다. 제 3 캐패시터(3C3)는 평활 캐패시터(3Cdc2)로부터 공급되는 전압이 라인저항에 의해 발생되는 리플을 보상하게 된다.
제 5 및 제 6 스위치(3Q5, 3Q6)는 제 3 캐패시터(3C3)에 저장된 DC전압을 패널 캐패시터(Cp)에 공급되도록 절환하게 된다. 여기서, 제 5 및 제 6 스위치(3Q5, 3Q6)들은 전계효과 트랜지스터이다.
이러한, 종래의 서스테인펄스 발생장치는 도시하지 않은 스위칭 제어신호에 의해 제 1 스위치(3Q1)가 턴온된 후 제 2 스위치(3Q2)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 1 스위치(3Q1), 2 캐패시터(3C2), 제 1 인덕터(3L1), 중간 탭 변압기(3T)의 1차권선, 제 2 스위치(3Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 중간 탭 변압기(3T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 2 다이오드(3D2)에 의해 양의 서스테인펄스로 정류되어 평활 캐패시터(3Cdc2) 및 제 3 캐패시터(3C3)에 저장되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 및 제 2 스위치(3Q1, 3Q2)가 턴오프되고, 도시하지 않은 스위칭 제어신호에 의해 제 3 스위치(3Q3)가 턴온된 후 제 4 스위치(3Q4)가 턴온됨으로써, 제 1 캐패시터(Cdc1)의 전압은 제 3 스위치(3Q3), 중간 탭 변압기(3T)의 1차권선, 제 1 인덕터(3L1), 2 캐패시터(3C2), 제 4 스위치(3Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 중간 탭 변압기(3T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 1 다이오드(3D1)에 의해 양의 서스테인펄스로 정류되어 평활 캐패시터(3Cdc2) 및 제 3 캐패시터(3C3)를 통해 패널 캐패시터(Cp)에 공급된다.
이와 같이 종래의 서스테인펄스 발생장치는 AC입력 전압을 PFC부(10), DC/DC변환기(20) 및 서스테인펄스 공급부(30)를 통해 서스테인펄스로 변환하기 때문에 변환과정에서 많은 회로소자들에 도통손실과 스위칭 손실 등의 회로손실이 증가할 뿐만 아니라 회로가 복잡하여 회로비용이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 서스테인펄스 발생장치의 회로구성을 간소화시킬 수 있도록 한 플라즈마 디스플레이 패널의 서스테인펄스 발생장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라즈마 디스플레이 패널의 서스테인펄스 발생장치는 교류전압을 직류전압으로 변환하는 직류변환기와, 상기 직류전압을 절환하여 구형파로 변환하는 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 변압기와, 2차측으로 유도된 상기 구형파를 정류하여 상기 패널에 공급하기 위한 정류기를 구비한다.
상기 직류변환기는 입력전압원과 상기 절환부 사이에 브릿지 형태로 접속되는 다수개의 다이오드들과, 상기 브릿지 형태의 다이오드와 상기 절환부 사이에 접속되는 제 1 캐패시터와, 상기 제 1 캐패시터와 상기 절환부 사이에 접속되는 역률개선회로와, 상기 역률개선회로부와 상기 절환부 사이에 접속되는 제 2 캐패시터를 추가로 구비한다.
상기 제 2 캐패시터는 상기 역률개선회로와 절환부 사이에 병렬로 접속되는 제 3 캐패시터 및 제 4 캐패시터를 구비한다.
상기 절환부는 상기 제 2 캐패시터와 상기 변압기 사이에 브릿지 형태로 접속되는 다수개의 트랜지스터들을 구비한다.
상기 절환부는 상기 제 2 캐패시터와 상기 변압기 사이에 접속되는 트랜지스터를 구비한다.
상기 절환부는 상기 제 3 캐패시터와 상기 변압기 사이에 접속되는 제 1 트랜지스터와, 상기 제 1 트랜지스터와 상기 제 4 캐패시터 사이에 접속되는 제 2 트랜지스터를 구비한다.
상기 절환부는 상기 제 2 캐패시터와 상기 변압기 사이에 병렬로 접속되는 제 3 및 제 4 캐패시터를 구비한다.
상기 절환부와 상기 변압기 사이에 접속되는 평활 캐패시터를 추가로 구비한다.
상기 평활 캐패시터와 상기 변압기 사이에 접속되는 인덕터를 추가로 구비한다.
상기 정류기는 상기 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비한다.
상기 다이오드들은 상기 변압기의 2차측 양단에 접속된 제 1 다이오드와, 상기 제 1 다이오드와 상기 변압기의 2차측에 접속된 제 2 다이오드를 구비한다.
상기 정류기는 상기 변압기와 상기 패널 사이에 접속된 다이오드를 구비한다.
상기 변압기는 1차권선에 중간 탭을 구비한다.
상기 중간탭은 상기 제 2 캐패시터에 접속되는 것을 특징으로 한다.
상기 변압기는 2차권선에 중간 탭을 구비하는 것을 특징으로 한다.
상기 중간탭은 상기 패널에 접속되는 것을 특징으로 한다.
상기 변압기는 1차권선에 접속된 제 1 중간탭과, 상기 2차권선에 접속된 제 2 중간탭을 구비한다.
상기 제 1 중간탭은 상기 제 2 캐패시터에 접속되고, 상기 제 2 중간탭은 상기 패널에 접속되는 것을 특징으로 한다.
본 발명에 따른 플라즈마 디스플레이 패널의 서스테인펄스 발생장치는 교류전압을 직류전압으로 변환하는 직류변환기와, 상기 교류전압의 레벨을 검출하기 위한 검출부와, 상기 직류전압을 구형파로 변환하는 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 변압기와, 상기 검출된 교류전압 레벨에 따라 상기 변압기의 권선비를 제어하는 제어부와, 상기 2차측에 유도된 구형파를 정류하여 상기 패널에 공급하기 위한 정류기를 구비한다.
상기 변압기는 보조권선을 구비한다.
상기 보조권선은 상기 변압기의 일차권선 및 이차권선 중 어느 하나에 접속되는 것을 특징으로 한다.
상기 제어부는 상기 보조권선과 상기 일차권선 사이에 접속된 제 1 스위치와, 상기 보조권선과 상기 절환부 사이에 접속되어 상기 제 1 스위치와 연동되는 제 2 스위치와, 상기 보조권선과 일차권선 사이에 접속되는 상기 보조권선과 일차권선을 직렬접속시키는 제 3 스위치를 구비한다.
상기 제어부는 상기 보조권선과 상기 이차권선 사이에 접속된 제 1 스위치와, 상기 보조권선과 상기 정류기 사이에 접속되어 상기 제 1 스위치와 연동되는 제 2 스위치와, 상기 보조권선과 이차권선 사이에 접속되는 상기 보조권선과 이차권선을 직렬접속시키는 제 3 스위치를 구비한다.
상기 절환부와 상기 제어부 사이에 배치되는 평활 캐패시터를 추가로 구비한다.
상기 직류변환기는 상기 교류전압을 구형파로 변환하는 다이오드 전파브릿지 정류기와, 상기 구형파를 저장하는 캐패시터와, 상기 캐패시터로부터 저장된 전압의 역률을 개선함과 아울러 직류전압으로 변환하는 역률개선회로를 추가로 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널의 서스테인펄스 발생장치는 교류전압을 직류전압으로 변환하는 직류변환기와, 상기 직류전압을 절환하여 구형파로 변환하는 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 변압기와, 상기 변압기의 출력전압을 검출하기 위한 검출부와, 상기 직류변환기와 상기 변압기 사이에 설치되어 상기 변압기의 입력전압을 일정하게 유지하기 위한 전압안정기와, 상기 검출된 변압기의 출력전압에 따라 상기 전압안정기를 제어하는 제어부와, 상기 2차측으로 유도된 상기 구형파를 정류하여 상기 패널에 공급하기 위한 정류기를 구비한다.
상기 전압안정기는 상기 제 2 캐패시터와 상기 절환부 사이에 접속되는 벅회로인 것을 특징으로 한다.
상기 벅회로는 상기 제 2 캐패시터와 상기 절환부 사이에 접속되는 스위치와, 상기 스위치와 상기 절환부 사이에 접속되는 인덕터와, 상기 인덕터와 상기 절환부 사이에 접속되는 제 3 캐패시터와, 상기 스위치와 인덕터의 사이와 상기 제 3 캐패시터 사이에 접속되는 다이오드를 추가로 구비한다.
본 발명에 따른 플라즈마 디스플레이 패널의 서스테인펄스 발생장치는 구형파의 극성을 반전시킴과 아울러 상기 구형파를 정류하여 적어도 2스텝 이상의 서스테인파형을 발생하는 서스테인 구동회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 발생장치.
상기 서스테인 구동회로는 패널의 제 1 전극에 접속되어 상기 서스테인파형을 상기 제 1 전극에 공급하기 위한 제 1 구동부와, 상기 패널의 제 2 전극에 접속되어 상기 서스테인파형과 역위상을 갖는 서스테인파형을 상기 제 2 전극에 공급하기 위한 제 2 구동부를 추가로 구비한다.
상기 제 1 구동부는 교류전압을 직류전압으로 변환하는 제 1 직류변환기와, 상기 직류전압을 절환하여 구형파로 변환하는 제 1 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 제 1변압기와, 2차측으로 유도된 상기 구형파를 정류하여 상기 패널의 제 1 전극에 공급하기 위한 제 1 정류기를 구비한다.
상기 제 2 구동부는 교류전압을 직류전압으로 변환하는 제 2 직류변환기와, 상기 직류전압을 절환하여 구형파로 변환하는 제 2 절환부와, 상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 제 2 변압기와, 2차측으로 유도된 상기 구형파를 정류하여 상기 패널의 제 2 전극에 공급하기 위한 제 2 정류기를 구비한다.
상기 제 1 절환부는 상기 제 1 직류변환기와 상기 제 1 변압기 사이에 브릿지 형태로 접속되는 다수개의 트랜지스터들을 구비한다.
상기 제 1 절환부와 상기 제 1 변압기 사이에 접속되는 제 1 평활 캐패시터를 추가로 구비한다.
상기 제 1 평활 캐패시터와 상기 제 1 변압기 사이에 접속되는 제 1 인덕터를 추가로 구비한다.
상기 제 1 정류기는 상기 제 1 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비한다.
상기 제 2 절환부는 상기 제 2 직류변환기와 상기 제 2 변압기 사이에 브릿지 형태로 접속되는 다수개의 트랜지스터들을 구비한다.
상기 제 2 절환부와 상기 제 2 변압기 사이에 접속되는 제 2 평활 캐패시터를 추가로 구비한다.
상기 제 2 평활 캐패시터와 상기 제 2 변압기 사이에 접속되는 제 2 인덕터를 추가로 구비한다.
상기 제 2 정류기는 상기 제 2 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비한다.
상기 서스테인파형은 정극성 전위, 기저전위, 부극성 전위의 3스텝인 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예의 설명을 통하여 명백하게 드러나게 될 것이다.
도 4 내지 도 31을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명에 따른 플라즈마 디스플레이 패널(Plasma Display Panel; 이하 "PDP"라 함)의 구동장치는 주사/서스테인 전극라인들(Y1 내지 Ym)을 구동하기 위한 Y 구동부(90)와, 공통서스테인 전극라인들(Z1 내지 Zm)을 구동하기 위한 Z 구동부(92)와, 어드레스 전극라인들(X1 내지 Xn)을 구동하기 위한 X 구동부(94)를 구비한다.
Y 구동부(90)는 주사/서스테인 전극라인들(Y1 내지 Ym)에 주사펄스와 서스테인펄스를 순차적으로 동시에 공급한다. Z 구동부(92)는 공통서스테인 전극라인들(Z1 내지 Zm)에 서스테인펄스를 공급한다. X 구동부(94)는 주사펄스에 동기되는 데이터펄스를 어드레스 전극라인들(X1 내지 Xn)에 공급한다.
이와 같은, Y 구동부(90) 및 Z 구동부(92) 각각은 도 5에 도시된 바와 같은 서스테인펄스 발생장치에 의해 서스테인펄스를 발생한다.
도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 서스테인펄스 발생장치는 교류전압을 공급하는 AC입력부(51)와, AC입력부(51)로부터 공급되는 전압의 역률을 개선함과 아울러 고조파를 제거하기 위한 역률개선회로부(Power Factor Correction ; PFC부)(50)와, PFC부(50)에서 생성된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(70)에 공급하기 위한 DC/DC변환부(60)를 구비한다.
PFC부(50)는 AC입력부(51)로부터 입력되는 전류를 제어하여 동위상을 갖는 정현파를 생성하고 역률을 개선함과 동시에 고조파 노이즈를 제거한다.
이를 위해, PFC부(50)는 AC입력부(51)로부터의 AC입력을 도 2에 도시된 바와 같이 DC로 정류하는 정류회로(12)와, 정류회로(12)에서 정류된 DC의 역률을 개선하는 역률개선회로(14)를 구비한다.
정류회로(12)는 풀브릿지 형태로 배치되어 AC입력의 정(+)의 반주기 동안 순방향바이어스되는 제 1 및 제 2 다이오드(DF1, DF2)와, AC입력의 부(-)의 반주기 동안 순방향바이어스되는 제 3 및 제 4 다이오드(DF3, DF4)로 구성된다. 이러한 정류회로(12)에의해 AC입력부(1)로부터의 입력되는 AC입력을 전파정류하여 생성된 DC는 평활 캐패시터(2C)에 저장된다.
역률개선회로(14)는 정류회로(12)의 평활 캐패시터(2C)에 저장된 DC의 전류성분을 충전하는 코일(2L)과, 코일(2L)과 정류회로(12) 사이에 설치되어 DC의 전류성분이 코일(2L)에 저장되도록 스위칭하는 제 1 트랜지스터(2T1), 제 1 트랜지스터(2T1)의 스위칭에 의해 평활 캐패시터(2C)로부터 공급되는 DC의 전압성분을 충전하기 위한 제 1 캐패시터(Cdc1)를 구비한다.
제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-온될 경우에는 평활 캐패시터(2C), 제 1 트랜지스터(2T1) 및 코일(2L) 사이에 루프가 형성되어 코일(2L)에 DC의 전류성분이 저장된다. 또한, 제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-오프될 경우에는 평활 캐패시터(2C)에 저장된 DC의 전압성분이 제 1 캐패시터(Cdc1)에 저장된다.
이러한, 역률개선회로(14)에는 코일(2L)과 제 1 캐패시터(Cdc1) 사이에 제 1 캐패시터(Cdc1)로부터 코일(2L)로 흐르는 역방향 전류를 차단하기 위한 다이오드(Do)가 설치된다.
도 6을 참조하면, 본 발명의 제 1 실시 예에 따른 DC/DC변환부(60)는 PFC부(50)의 출력전압이 저장된 제 1 캐패시터(Cdc1) 양단에 접속된 브릿지스위치(62)와, 브릿지스위치(62)에 접속되어 브릿지스위치(62)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 변압기(6T)와, 변압기(6T)와 브릿지스위치(62) 사이에 직렬접속된 제 2 캐패시터(6C2) 및 제 1 인덕터(6L1)와, 변압기(6T)의 2차권선에 접속된 풀브릿지 형태의 브릿지정류기(64)를 구비한다.
브릿지스위치(62)는 제 1 캐패시터(Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(6Q1, 6Q2, 6Q3, 6Q4)들로 구성된다.
제 1 및 제 3 스위치(6Q1, 6Q3)는 제 1 캐패시터(Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(6Q2, 6Q4)는 제 1 캐패시터(Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(6Q1, 6Q2, 6Q3, 6Q4)들은 전계효과 트랜지스터(Field Effect Transistor)이다.
제 1 스위치(6Q1)와 제 4 스위치(6Q4)가 접속된 제 1 노드(6N1)는 제 2 캐패시터(6C2)와 제 1 인덕터(6L1)를 통해 변압기(6T)의 1차권선 상단에 연결되고, 제 2 스위치(6Q2)와 제 3 스위치(6Q3)가 접속된 제 2 노드(6N2)는 변압기(6T)의 1차권선 하단에 연결된다. 여기서, 제 1 및 제 2 스위치(6Q1, 6Q2)는 동시에 스위칭되거나 제 1 스위치(6Q1)가 스위칭된 후 제 2 스위치(6Q2)가 스위칭된다. 또한, 제 3 및 제 4 스위치(6Q3, 6Q4)는 동시에 스위칭되거나 제 3 스위치(6Q3)가 스위칭된 후 제 4 스위치(6Q4)가 스위칭된다.
이러한, 브릿지스위치(62)는 제 1 내지 제 4 스위치(6Q1, 6Q2, 6Q3, 6Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(Cdc1)로부터 공급되는 전압을 구형파로 변환하여 변압기(6T)의 1차권선에 공급한다.
제 2 캐패시터(6C2)는 브릿지스위치(62)를 통해 변압기(6T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹(Blocking) 캐패시터이다.
제 1 인덕터(6L1)는 브릿지스위치(62)의 제 1 내지 제 4 스위치(6Q1, 6Q2, 6Q3, 6Q4)들의 스위칭 손실을 없애기 위한 공진 코일(Coil)이다.
변압기(6T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(6T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(6T)의 1차권선의 일단은 제 1 인덕터(6L1)와 연결되며, 1차권선의 타단은 제 2 노드(6N2)와 연결된다.
브릿지정류기(64)는 변압기(6T)의 2차권선에 유기된 교류펄스(Vsec)의 극성을 정류하기 위하여, 변압기(6T)의 2차권선 양단에 풀브릿지 형태로 접속된 제 1 내지 제 4 다이오드(6D1, 6D2, 6D3, 6D4)들로 구성된다.
제 1 및 제 2 다이오드(6D1, 6D2)는 변압기(6T)의 2차권선에 유기된 정극성(+)의 교류펄스를 양의 서스테인펄스로 정류하고, 제 3 및 제 4 다이오드(6D3, 6D4)는 변압기(6T)의 2차권선에 유기된 부극성(-)의 교류펄스를 양의 서스테인펄스로 정류한다. 이렇게 브릿지정류기(64)에 의해 정류된 양의 서스테인펄스는 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 1 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 7과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(6Q1)가 턴온된 후 제 2 스위치(6Q2)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 1 스위치(6Q1), 2 캐패시터(6C2), 제 1 인덕터(6L1), 변압기(6T)의 1차권선, 제 2 스위치(6Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(6T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 및 제 2 다이오드(6D1, 6D2)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 및 제 2 스위치(6Q1, 6Q2)가 턴오프되고, 스위칭 제어신호에 의해 제 3 스위치(6Q3)가 턴온된 후 제 4 스위치(6Q4)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 3 스위치(6Q3), 변압기(6T)의 1차권선, 제 1 인덕터(6L1), 2 캐패시터(6C2), 제 4 스위치(6Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(6T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 3 및 제 4 다이오드(6D3, D4)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 8을 참조하면, 본 발명의 제 2 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부(50)로부터 출력되는 전압이 저장된 제 1 캐패시터(Cdc1)와, 제 1 캐패시터(Cdc1)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(70)에 공급하기 위한 DC/DC변환부(100)를 구비한다.
제 1 캐패시터(Cdc1)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(100)는 제 1 캐패시터(Cdc1)의 양단에 접속된 브릿지스위치(102)와, 브릿지스위치(102)에 접속되어 브릿지스위치(102)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 변압기(8T)와, 변압기(8T)와 브릿지스위치(102) 사이에 직렬접속된 제 2 캐패시터(8C2) 및 제 1 인덕터(8L1)와, 변압기(8T)의 2차권선에 접속된 다이오드(8D1)를 구비한다.
브릿지스위치(102)는 제 1 캐패시터(Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(8Q1, 8Q2, 8Q3, 8Q4)들로 구성된다.
제 1 및 제 3 스위치(8Q1, 8Q3)는 제 1 캐패시터(Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(8Q2, 8Q4)는 제 1 캐패시터(Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(8Q1, 8Q2, 8Q3, 8Q4)들은 전계효과 트랜지스터이다.
제 1 스위치(8Q1)와 제 4 스위치(8Q4)가 접속된 제 1 노드(8N1)는 제 2 캐패시터(8C2)와 제 1 인덕터(8L1)를 통해 변압기(8T)의 1차권선 상단에 연결되고, 제 2 스위치(8Q2)와 제 3 스위치(8Q3)가 접속된 제 2 노드(8N2)는 변압기(8T)의 1차권선 하단에 연결된다. 이러한, 브릿지스위치(102)는 제 1 내지 제 4 스위치(8Q1, 8Q2, 8Q3, 8Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(Cdc1)로부터 공급되는 전압을 구형파로 변환하여 변압기(8T)의 1차권선에 공급한다.
제 2 캐패시터(8C2)는 브릿지스위치(102)를 통해 변압기(8T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터이다.
제 1 인덕터(8L1)는 브릿지스위치(102)의 제 1 내지 제 4 스위치(8Q1, 8Q2, 8Q3, 8Q4)들의 스위칭 손실을 없애기 위한 공진 코일이다.
변압기(8T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(8T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(8T)의 1차권선의 일단은 제 1 인덕터(8L1)와 연결되며, 1차권선의 타단은 제 2 노드(8N2)와 연결된다.
다이오드(8D1)는 변압기(8T)의 2차권선에 유기된 교류펄스를 양의 서스테인펄스로 반파 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 2 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 9와 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(8Q1)가 턴온된 후 제 2 스위치(8Q2)가 턴온됨으로써, 제 1 캐패시터(Cdc1)의 전압은 제 1 스위치(8Q1), 2 캐패시터(8C2), 제 1 인덕터(8L1), 변압기(8T)의 1차권선, 제 2 스위치(8Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(8T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 다이오드(8D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 및 제 2 스위치(8Q1, 8Q2)가 턴오프되고 스위칭 제어신호에 의해 제 3 스위치(8Q3)가 턴온된 후 제 4 스위치(8Q4)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 3 스위치(8Q3), 변압기(8T)의 1차권선, 제 1 인덕터(8L1), 2 캐패시터(8C2), 제 4 스위치(8Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(8T)의 2차권선에 음의 전압(-SUS)으로 유기되지만 역방향 바이어스된 다이오드(8D1)에 의해 차단되어 패널 캐패시터(Cp)에 공급되지 않는다.
도 10을 참조하면, 본 발명의 제 3 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 캐패시터(Cdc1)와, 제 1 캐패시터(Cdc1)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(Cp)에 공급하기 위한 DC/DC변환부(110)를 구비한다.
제 1 캐패시터(Cdc1)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(110)는 제 1 캐패시터(Cdc1)의 양단에 접속된 브릿지스위치(112)와, 브릿지스위치(112)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 중간 탭 변압기(10T)와, 중간 탭 변압기(10T)와 브릿지스위치(112) 사이에 직렬접속된 제 2 캐패시터(10C2) 및 제 1 인덕터(L1)와, 중간 탭 변압기(10T)의 2차권선에 접속되어 중간 탭 변압기(10T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 전파정류기(114)를 구비한다.
브릿지스위치(112)는 제 1 캐패시터(Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(10Q1, 10Q2, 10Q3, 10Q4)들로 구성된다.
제 1 및 제 3 스위치(10Q1, 10Q3)는 제 1 캐패시터(Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(10Q2, 10Q4)는 제 1 캐패시터(Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(10Q1, 10Q2, 10Q3, 10Q4)들은 전계효과 트랜지스터이다.
제 1 스위치(10Q1)와 제 4 스위치(10Q4)가 접속된 제 1 노드(10N1)는 제 2 캐패시터(10C2)와 제 1 인덕터(10L1)를 통해 중간 탭 변압기(10T)의 1차권선 상단에 연결되고, 제 2 스위치(10Q2)와 제 3 스위치(10Q3)가 접속된 제 2 노드(10N2)는 중간 탭 변압기(10T)의 1차권선 하단에 연결된다. 여기서, 제 1 및 제 2 스위치(10Q1, 10Q2)는 동시에 스위칭되거나 제 1 스위치(10Q1)가 스위칭된 후 제 2 스위치(10Q2)가 스위칭된다. 또한, 제 3 및 제 4 스위치(10Q3, 10Q4)는 동시에 스위칭되거나 제 3 스위치(10Q3)가 스위칭된 후 제 4 스위치(10Q4)가 스위칭된다.
이러한, 브릿지스위치(112)는 제 1 내지 제 4 스위치(10Q1, 10Q2, 10Q3, 10Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(Cdc1)로부터 공급되는 전압을 구형파로 변환하여 중간 탭 변압기(10T)의 1차권선에 공급한다.
제 2 캐패시터(10C2)는 브릿지스위치(112)를 통해 중간 탭 변압기(10T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹(Blocking) 캐패시터이다.
제 1 인덕터(10L1)는 브릿지스위치(112)의 제 1 내지 제 4 스위치(10Q1, 10Q2, 10Q3, 10Q4)들의 스위칭 손실을 없애기 위한 공진 코일(Coil)이다.
중간 탭 변압기(10T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 중간 탭 변압기(10T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 중간 탭 변압기(10T)는 1차권선과 2차권선의 중간 탭 사이의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 유기한다. 중간 탭 변압기(10T)의 1차권선의 일단은 제 1 인덕터(10L1)와 연결되며, 1차권선의 타단은 제 2 노드(10N2)와 연결된다.
전파정류기(114)는 중간 탭 변압기(10T)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 중간 탭 변압기(10T)의 2차권선 양단에 배치된 제 1 다이오드(10D1)와, 제 1 다이오드(10D1)와 중간 탭 변압기(10T)의 정극성단자(+) 사이에 배치된 제 2 다이오드(10D2)를 구비한다.
제 2 다이오드(10D2)는 2차권선의 정극성 단자(+)와 중간 탭 사이에서 유기된 정극성(+)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다. 제 1 다이오드(10D1)는 2차권선의 중간 탭과 부극성(-) 단자와 사이에서 유기된 부극성(-)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 3 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 11과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(10Q1)가 턴온된 후 제 2 스위치(10Q2)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 1 스위치(10Q1), 2 캐패시터(10C2), 제 1 인덕터(10L1), 중간 탭 변압기(10T)의 1차권선, 제 2 스위치(10Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 중간 탭 변압기(10T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 2 다이오드(10D2)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 및 제 2 스위치(10Q1, 10Q2)가 턴오프되고, 스위칭 제어신호에 의해 제 3 스위치(10Q3)가 턴온된 후 제 4 스위치(10Q4)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 3 스위치(10Q3), 중간 탭 변압기(10T)의 1차권선, 제 1 인덕터(10L1), 2 캐패시터(10C2), 제 4 스위치(10Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 중간 탭 변압기(10T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 1 다이오드(10D1)에 의해 양의 서스테인펄스로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 12를 참조하면, 본 발명의 제 4 실시 예에 따른 PDP의 서스테인펄스 발생장치는 직렬로 연결되어 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2)와, 제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2)에 저장된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 패널 캐패시터(Cp)에 공급하기 위한 DC/DC변환부(120)를 구비한다.
제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(120)는 제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2)의 양단에 접속된 제 1 및 제 2 스위치(12Q1, 12Q2)와, 제 1 및 제 2 스위치(12Q1, 12Q2)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 변압기(12T)와, 변압기(12T)의 2차권선에 접속된 풀브릿지 형태의 브릿지정류기(124)를 구비한다.
제 1 스위치(12Q1)는 제 1 캐패시터(12Cdc1)와 제 2 노드(12N2) 사이에 배치되고, 제 2 스위치(12Q2)는 제 2 캐패시터(12Cdc2)와 제 2 노드(12N2) 사이에 배치된다. 여기서, 제 1 및 제 2 스위치(12Q1, 12Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(12Q1, 12Q2)는 교번적인 스위칭에 의해 제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2)로부터 공급되는 전압을 구형파로 변환하여 변압기(12T)의 1차권선에 공급한다.
변압기(12T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(12T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(12T)의 1차권선의 일단은 제 2 노드(12N2)에 연결되며, 1차권선의 타단은 제 1 및 제 2 캐패시터(12Cdc1, 12Cdc2) 사이인 제 1 노드(12N1)와 연결된다. 또한, 1차권선의 일단과 제 2 노드(12N2) 사이에는 제 1 및 제 2 스위치(12Q1, 12Q2)의 스위칭에 의해 변압기(12T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터(12C3)가 추가로 배치된다.
브릿지정류기(124)는 변압기(12T)의 2차권선에 유기된 교류펄스(Vsec)의 극성을 정류하기 위하여, 변압기(12T)의 2차권선 양단에 풀브릿지 형태로 접속된 제 1 내지 제 4 다이오드(12D1, 12D2, 12D3, 12D4)들로 구성된다.
제 1 및 제 2 다이오드(12D1, 12D2)는 변압기(12T)의 2차권선에 유기된 정극성(+)의 교류펄스를 양의 서스테인펄스로 정류하고, 제 3 및 제 4 다이오드(12D3, 12D4)는 변압기(12T)의 2차권선에 유기된 부극성(-)의 교류펄스를 양의 서스테인펄스로 정류한다. 이렇게 브릿지정류기(124)에 의해 정류된 양의 서스테인펄스는 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 4 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 13과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(12Q1)가 턴온됨으로써 제 1 캐패시터(12Cdc1)의 전압은 제 1 스위치(12Q1), 제 2 노드(12N2), 제 3 캐패시터(12C3), 변압기(T)의 1차권선, 제 1 노드(12N1)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(12Cdc1)에 저장된 전압은 변압기(12T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 및 제 2 다이오드(1212D1, 12D2)에 의해 양의 전압(+SUS)은 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(12Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(12Q2)가 턴온됨으로써 제 2 캐패시터(12Cdc2)의 전압은 제 1 노드(12N1), 변압기(T)의 1차권선, 제 3 캐패시터(12C3), 제 2 노드(12N2) 및 제 2 스위치(12Q2)를 경유하여 흐르게 된다. 이에 따라, 제 2 캐패시터(12Cdc2)에 저장된 전압은 변압기(12T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 3 및 제 4 다이오드(12D3, 12D4)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 14를 참조하면, 본 발명의 제 5 실시 예에 따른 PDP의 서스테인펄스 발생장치는 직렬로 연결되어 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2)와, 제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2)에 저장된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 패널 캐패시터(Cp)에 공급하기 위한 DC/DC변환부(130)를 구비한다.
제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(130)는 제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2)의 양단에 접속된 제 1 및 제 2 스위치(14Q1, 14Q2)와, 제 1 및 제 2 스위치(14Q1, 14Q2)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 변압기(14T)와, 변압기(14T)의 2차권선에 연결된 다이오드(14D1)를 구비한다.
제 1 스위치(14Q1)는 제 1 캐패시터(14Cdc1)와 제 2 노드(14N2) 사이에 배치되고, 제 2 스위치(14Q2)는 제 2 캐패시터(14Cdc2)와 제 2 노드(14N2) 사이에 배치된다. 여기서, 제 1 및 제 2 스위치(14Q1, 14Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(14Q1, 14Q2)는 교번적인 스위칭에 의해 제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2)로부터 공급되는 전압을 구형파로 변환하여 변압기(14T)의 1차권선에 공급한다.
변압기(14T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(14T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(14T)의 1차권선의 일단은 제 2 노드(14N2)에 연결되며, 1차권선의 타단은 제 1 및 제 2 캐패시터(14Cdc1, 14Cdc2) 사이인 제 1 노드(14N1)와 연결된다. 또한, 1차권선의 일단과 제 2 노드(14N2) 사이에는 제 1 및 제 2 스위치(14Q1, 14Q2)의 스위칭에 의해 변압기(14T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터(14C3)가 추가로 배치된다.
다이오드(14D1)는 변압기(14T)의 2차권선에 유기된 교류펄스를 양의 서스테인펄스로 반파 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 5 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 15와 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(14Q1)가 턴온됨으로써 제 1 캐패시터(14Cdc1)의 전압은 제 1 스위치(14Q1), 제 2 노드(14N2), 제 3 캐패시터(14C3), 변압기(14T)의 1차권선, 제 1 노드(14N1)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(14Cdc1)에 저장된 전압은 변압기(14T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 다이오드(14D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(14Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(14Q2)가 턴온됨으로써 제 2 캐패시터(14Cdc2)의 전압은 제 1 노드(14N1), 변압기(14T)의 1차권선, 제 3 캐패시터(14C3), 제 2 노드(14N2) 및 제 2 스위치(14Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(14Cdc1)에 저장된 전압은 변압기(14T)의 2차권선에 음의 전압(-SUS)으로 유기되지만 역방향 바이어스된 다이오드(14D1)에 의해 차단되어 패널 캐패시터(Cp)에 공급되지 않는다.
도 16을 참조하면, 본 발명의 제 6 실시 예에 따른 PDP의 서스테인펄스 발생장치는 직렬로 연결되어 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2)와, 제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2)에 저장된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 패널 캐패시터(Cp)에 공급하기 위한 DC/DC변환부(140)를 구비한다.
제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(140)는 제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2)의 양단에 접속된 제 1 및 제 2 스위치(16Q1, 16Q2)와, 제 1 및 제 2 스위치(16Q1, 16Q2)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 중간 탭 변압기(16T)와, 중간 탭 변압기(16T)의 2차권선에 접속되어 변압기(16T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 전파정류기(144)를 구비한다.
제 1 스위치(16Q1)는 제 1 캐패시터(16Cdc1)와 제 2 노드(16N2) 사이에 배치되고, 제 2 스위치(16Q2)는 제 2 캐패시터(16Cdc2)와 제 2 노드(16N2) 사이에 배치된다. 여기서, 제 1 및 제 2 스위치(16Q1, 16Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(16Q1, 16Q2)는 교번적인 스위칭에 의해 제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2)로부터 공급되는 전압을 구형파로 변환하여 변압기(16T)의 1차권선에 공급한다.
중간 탭 변압기(16T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 중간 탭 변압기(16T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 중간 탭 변압기(16T)의 1차권선의 일단은 제 2 노드(N2)에 연결되며, 1차권선의 타단은 제 1 및 제 2 캐패시터(16Cdc1, 16Cdc2) 사이인 제 1 노드(16N1)와 연결된다. 또한, 1차권선의 일단과 제 2 노드(16N2) 사이에는 제 1 및 제 2 스위치(16Q1, 16Q2)의 스위칭에 의해 변압기(16T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터(16C3)가 추가로 배치된다.
전파정류기(144)는 중간 탭 변압기(16T)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 중간 탭 변압기(16T)의 2차권선 양단에 배치된 제 1 다이오드(16D1)와, 제 1 다이오드(16D1)와 중간 탭 변압기(16T)의 정극성단자(+) 사이에 배치된 제 2 다이오드(16D2)를 구비한다.
제 2 다이오드(16D2)는 2차권선의 정극성 단자(+)와 중간 탭 사이에서 유기된 정극성(+)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다. 제 1 다이오드(16D1)는 2차권선의 중간 탭과 부극성(-) 단자와 사이에서 유기된 부극성(-)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 6 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 17과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(16Q1)가 턴온됨으로써 제 1 캐패시터(16Cdc1)의 전압은 제 1 스위치(16Q1), 제 2 노드(16N2), 제 3 캐패시터(16C3), 변압기(16T)의 1차권선, 제 1 노드(16N1)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(16Cdc1)에 저장된 전압은 변압기(16T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 2 다이오드(16D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(16Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(16Q2)가 턴온됨으로써 제 2 캐패시터(16Cdc2)의 전압은 제 1 노드(16N1), 변압기(16T)의 1차권선, 제 3 캐패시터(16C3), 제 2 노드(16N2) 및 제 2 스위치(16Q2)를 경유하여 흐르게 된다. 이에 따라, 제 2 캐패시터(16Cdc2)에 저장된 전압은 변압기(16T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 1 다이오드(16D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 18을 참조하면, 본 발명의 제 7 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 캐패시터(18Cdc)와, 캐패시터(18Cdc)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(Cp)에 공급하기 위한 DC/DC변환부(150)를 구비한다.
캐패시터(18Cdc)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(150)는 캐패시터(18Cdc)의 일단에 접속된 제 1 및 제 2 스위치(18Q1, 18Q2)와; 제 1 및 제 2 스위치(18Q1, 18Q2) 사이에 설치되고, 중간 탭이 캐패시터(18Cdc)의 타단에 연결되어 제 1 및 제 2 스위치(18Q1, 18Q2)의 스위칭에 의해 공급되는 전압을 변압하기 위한 중간 탭 변압기(18T)와; 중간 탭 변압기(18T)의 2차권선에 접속되어 중간 탭 변압기(18T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 브릿지정류기(154)를 구비한다.
제 1 스위치(18Q1)는 캐패시터(18Cdc)의 일단과 중간 탭 변압기(18T)의 1차권선 하단에 연결되고, 제 2 스위치(18Q2)는 캐패시터(18Cdc)의 일단과 중간 탭 변압기(18T)의 1차권선 상단에 연결된다. 여기서, 제 1 및 제 2 스위치(18Q1, 18Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(18Q1, 18Q2)들의 교번적인 스위칭에 의해 캐패시터(18Cdc)로부터 공급되는 전압을 구형파로 변환하여 중간 탭 변압기(18T)의 1차권선에 공급한다.
중간 탭 변압기(18T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 중간 탭 변압기(18T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 중간 탭 변압기(18T)의 1차권선의 일단은 제 1 스위치(18Q1)와 연결되고, 타단은 제 2 스위치(18Q2)와 연결되고, 중간 탭은 캐패시터(18Cdc)와 연결된다.
브릿지정류기(154)는 중간 탭 변압기(18T)의 2차권선에 유기된 교류펄스(Vsec)의 극성을 정류하기 위하여, 중간 탭 변압기(18T)의 2차권선 양단에 풀브릿지 형태로 접속된 제 1 내지 제 4 다이오드(18D1, 18D2, 18D3, 18D4)들로 구성된다.
제 1 및 제 2 다이오드(18D1, 18D2)는 중간 탭 변압기(18T)의 2차권선에 유기된 정극성(+)의 교류펄스를 양의 서스테인펄스로 정류하고, 제 3 및 제 4 다이오드(18D3, 18D4)는 중간 탭 변압기(18T)의 2차권선에 유기된 부극성(-)의 교류펄스를 양의 서스테인펄스로 정류한다. 이렇게 브릿지정류기(154)에 의해 정류된 양의 서스테인펄스는 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 7 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 17과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(18Q1)가 턴온되어 캐패시터(18Cdc)의 전압은 중간 탭 변압기(18T)의 중간 탭, 제 1 스위치(18Q1)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(18Cdc)에 저장된 전압은 중간 탭 변압기(18T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 및 제 2 다이오드(18D1, 18D2)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(18Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(18Q2)가 턴온됨으로써 캐패시터(18Cdc)의 전압은 중간 탭 변압기(18T)의 중간 탭, 제 2 스위치(18Q2)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(18Cdc)에 저장된 전압은 중간 탭 변압기(18T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 3 및 제 4 다이오드(18D3, 18D4)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 19를 참조하면, 본 발명의 제 8 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 캐패시터(19Cdc)와, 캐패시터(19Cdc)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(Cp)에 공급하기 위한 DC/DC변환부(160)를 구비한다.
캐패시터(19Cdc)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(160)는 캐패시터(19Cdc)의 일단에 접속된 제 1 및 제 2 스위치(19Q1, 19Q2)와; 제 1 및 제 2 스위치(19Q1, 19Q2) 사이에 설치되고, 중간 탭이 캐패시터(19Cdc)의 타단에 연결되어 제 1 및 제 2 스위치(19Q1, 19Q2)의 스위칭에 의해 공급되는 전압을 변압하기 위한 중간 탭 변압기(19T)와; 중간 탭 변압기(19T)의 2차권선에 접속되어 중간 탭 변압기(19T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 다이오드(19D1)를 구비한다.
제 1 스위치(19Q1)는 캐패시터(19Cdc)의 일단과 중간 탭 변압기(19T)의 1차권선 하단에 연결되고, 제 2 스위치(19Q2)는 캐패시터(19Cdc)의 일단과 중간 탭 변압기(19T)의 1차권선 상단에 연결된다. 여기서, 제 1 및 제 2 스위치(19Q1, 19Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(19Q1, 19Q2)들의 교번적인 스위칭에 의해 캐패시터(19Cdc)로부터 공급되는 전압을 구형파로 변환하여 중간 탭 변압기(19T)의 1차권선에 공급한다.
중간 탭 변압기(19T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 중간 탭 변압기(19T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 중간 탭 변압기(19T)의 1차권선의 일단은 제 1 스위치(19Q1)와 연결되고, 타단은 제 2 스위치(19Q2)와 연결되고, 중간 탭은 캐패시터(19Cdc)와 연결된다.
다이오드(19D1)는 중간 탭 변압기(19T)의 2차권선에 유기된 교류펄스(Vsec)를 양의 서스테인펄스로 반파정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 8 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 20과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(19Q1)가 턴온되어 캐패시터(19Cdc)의 전압은 중간 탭 변압기(19T)의 중간 탭, 제 1 스위치(19Q1)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(19Cdc)에 저장된 전압은 중간 탭 변압기(19T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 다이오드(19D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(19Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(19Q2)가 턴온됨으로써 캐패시터(19Cdc)의 전압은 중간 탭 변압기(19T)의 중간 탭, 제 2 스위치(19Q2)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(19Cdc)에 저장된 전압은 중간 탭 변압기(19T)의 2차권선에 음의 전압(-SUS)으로 유기되지만 역방향 바이어스된 다이오드(19D1)에 의해 차단되어 패널 캐패시터(Cp)에 공급되지 않는다.
도 21을 참조하면, 본 발명의 제 9 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 캐패시터(21Cdc)와, 캐패시터(21Cdc)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(Cp)에 공급하기 위한 DC/DC변환부(170)를 구비한다.
캐패시터(21Cdc)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(170)는 캐패시터(21Cdc)의 일단에 접속된 제 1 및 제 2 스위치(21Q1, 21Q2)와; 제 1 및 제 2 스위치(21Q1, 21Q2) 사이에 설치되고, 중간 탭이 캐패시터(21Cdc)의 타단에 연결되어 제 1 및 제 2 스위치(21Q1, 21Q2)의 스위칭에 의해 공급되는 전압을 변압하기 위한 중간 탭 변압기(21T)와; 중간 탭 변압기(21T)의 2차권선에 접속되어 중간 탭 변압기(21T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 전파정류기(174)를 구비한다.
제 1 스위치(21Q1)는 캐패시터(21Cdc)의 일단과 중간 탭 변압기(21T)의 1차권선 하단에 연결되고, 제 2 스위치(21Q2)는 캐패시터(21Cdc)의 일단과 중간 탭 변압기(21T)의 1차권선 상단에 연결된다. 여기서, 제 1 및 제 2 스위치(21Q1, 21Q2)들은 전계효과 트랜지스터이다. 이러한, 제 1 및 제 2 스위치(21Q1, 21Q2)들의 교번적인 스위칭에 의해 캐패시터(21Cdc)로부터 공급되는 전압을 구형파로 변환하여 중간 탭 변압기(21T)의 1차권선에 공급한다.
중간 탭 변압기(21T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 중간 탭 변압기(21T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 중간 탭 변압기(21T)의 1차권선의 일단은 제 1 스위치(21Q1)와 연결되고, 타단은 제 2 스위치(21Q2)와 연결되고, 중간 탭은 캐패시터(21Cdc)와 연결된다.
전파정류기(174)는 중간 탭 변압기(21T)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 중간 탭 변압기(21T)의 2차권선 양단에 배치된 제 1 다이오드(21D1)와, 제 1 다이오드(21D1)와 중간 탭 변압기(21T)의 정극성단자(+) 사이에 배치된 제 2 다이오드(21D2)를 구비한다.
제 2 다이오드(21D2)는 2차권선의 정극성 단자(+)와 중간 탭 사이에서 유기된 정극성(+)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다. 제 1 다이오드(21D1)는 2차권선의 중간 탭과 부극성(-) 단자와 사이에서 유기된 부극성(-)의 구형파를 양의 서스테인펄스로 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 9 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 17과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 제 1 스위치(21Q1)가 턴온되어 캐패시터(21Cdc)의 전압은 중간 탭 변압기(21T)의 중간 탭, 제 1 스위치(21Q1)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(21Cdc)에 저장된 전압은 중간 탭 변압기(21T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 다이오드(21D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 스위치(21Q1)가 턴오프되고 스위칭 제어신호에 의해 제 2 스위치(21Q2)가 턴온됨으로써 캐패시터(21Cdc)의 전압은 중간 탭 변압기(21T)의 중간 탭, 제 2 스위치(21Q2)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(21Cdc)에 저장된 전압은 중간 탭 변압기(21T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 1 다이오드(21D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
도 22를 참조하면, 본 발명의 제 10 실시 예에 따른 PDP의 서스테인펄스 발생장치는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 캐패시터(22Cdc1)와, 제 1 캐패시터(22Cdc1)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(Cp)에 공급하기 위한 DC/DC변환부(180)를 구비한다.
제 1 캐패시터(22Cdc1)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
DC/DC변환부(180)는 캐패시터(22Cdc)의 양단에 접속된 변압기(22T)와, 변압기(22T)와 캐패시터(22Cdc1) 사이에 설치되어 구형파를 변압기(22T)에 공급하는 스위치(22Q1)와, 변압기(22T)의 2차권선에 접속되어 변압기(22T)의 2차권선에 유기된 전압을 정류하여 패널 캐패시터(Cp)에 공급하는 다이오드(22D1)를 구비한다.
스위치(22Q1)는 캐패시터(22Cdc1)의 일단과 변압기(22T)의 1차권선 하단에 연결된다. 여기서, 스위치(22Q1)는 전계효과 트랜지스터이며, 스위칭에 의해 캐패시터(22Cdc1)로부터 공급되는 전압을 구형파로 변환하여 변압기(22T)의 1차권선에 공급한다.
변압기(22T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(22T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(22T)는 1차권선과 2차권선의 중간 탭 사이의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 유기한다. 변압기(22T)의 1차권선의 일단은 스위치(22Q1)에 연결되며, 1차권선의 타단은 캐패시터(22Cdc1)에 연결된다.
다이오드(22D1)는 변압기(22T)의 2차권선에 유기된 교류펄스를 양의 서스테인펄스로 반파 정류하여 패널 캐패시터(Cp)에 공급한다.
이와 같은 본 발명의 제 10 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 23과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 스위치(22Q1)가 턴온됨으로써 캐패시터(22Cdc)의 전압은 변압기(22T)의 1차권선, 제 1 스위치(22Q1)를 경유하여 흐르게 된다. 이에 따라, 캐패시터(22Cdc1)에 저장된 전압은 변압기(22T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 다이오드(22D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 스위치(22Q1)가 턴오프되고 한 주기동안 스위칭 제어신호가 공급되지 않는다. 한 주기 후 다시 스위칭 제어신호에 의해 스위치(22Q1)가 턴온하게 되면, 상술한 과정을 반복하게 된다.
결과적으로, 스위치(22Q1)의 스위칭에 의해 캐패시터(22Cdc1)로부터 공급되어 변압기(22T)의 2차권선에 유기되는 전압은 다이오드(22D1)에 의해 반파정류되어 패널 캐패시터(Cp)에 공급된다.
한편 도 24를 참조하면, 변압기(24T)의 2차권선은 정극성단자(+)와 부극성단자(-)가 바뀌어 권선된다. 이에 따라, 스위칭 제어신호에 의해 스위치(24Q1)가 턴온된 후 턴오프되면, 도 25에서와 같이 변압기(24T)의 2차권선에 유기되는 전압은 역방향으로 흐르게 되고 다이오드(24D1)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 다시 스위치(24Q1)가 턴온될 경우에는 변압기(24T)의 2차권선에 유기된 전압은 정방향으로 흐르게 되므로 다이오드(24D1)에 의해 차단되어 패널 캐패시터(Cp)에 공급되지 않는다.
도 26을 참조하면, 본 발명의 제 11 실시 예에 따른 서스테인펄스 발생장치는 교류전압을 공급하는 AC입력부(201)와, AC입력부(201)로부터 공급되는 전압의 역률을 개선함과 아울러 고조파를 제거하기 위한 역률개선회로부(Power FacTor Correction ; PFC부)(200)와, PFC부(200)에서 생성된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(220)에 공급하기 위한 DC/DC변환부(210)와, AC입력부(201)와 PFC부(200) 사이에 설치되어 AC입력부(201)로부터 PFC부(200)에 입력되는 전압의 크기를 감지하여 PFC부(200)의 출력전압을 가변시킴과 아룰러 DC/DC변환부(210)의 출력전압을 일정하게 유지시키가 위한 전압감지부(230)를 구비한다.
PFC부(200)는 AC입력부(201)로부터 입력되는 전류를 제어하여 동위상을 갖는 정현파를 생성하고 역률을 개선함과 동시에 고조파 노이즈를 제거한다. 이를 위해, PFC부(200)는 AC입력부(201)로부터의 AC입력을 도 2에 도시된 바와 같이 DC로 정류하는 정류회로(12)와, 정류회로(12)에서 정류된 DC의 역률을 개선하는 역률개선회로(14)를 구비한다.
정류회로(12)는 풀브릿지 형태로 배치되어 AC입력의 정(+)의 반주기 동안 순방향바이어스되는 제 1 및 제 2 다이오드(DF1, DF2)와, AC입력의 부(-)의 반주기 동안 순방향바이어스되는 제 3 및 제 4 다이오드(DF3, DF4)로 구성된다. 이러한 정류회로(12)는 AC입력부(1)로부터의 입력되는 AC입력을 전파정류하여 생성된 DC는 평활 캐패시터(2C)에 저장된다.
역률개선회로(14)는 정류회로(12)의 평활 캐패시터(2C)에 저장된 DC의 전류성분을 충전하는 코일(2L)과, 코일(2L)과 정류회로(12) 사이에 설치되어 DC의 전류성분이 코일(2L)에 저장되도록 스위칭하는 제 1 트랜지스터(2T1), 제 1 트랜지스터(2T1)의 스위칭에 의해 평활 캐패시터(2C)로부터 공급되는 DC의 전압성분을 충전하기 위한 제 1 캐패시터(Cdc1)를 구비한다.
제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-온될 경우에는 평활 캐패시터(2C), 제 1 트랜지스터(2T1) 및 코일(2L) 사이에 루프가 형성되어 코일(2L)에 DC의 전류성분이 저장된다. 또한, 제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-오프될 경우에는 평활 캐패시터(2C)에 저장된 DC의 전압성분이 제 1 캐패시터(Cdc1)에 저장된다.
이러한, 역률개선회로(14)에는 코일(2L)과 제 1 캐패시터(Cdc1) 사이에 제 2 캐패시터(Cdc1)로부터 코일(2L)로 흐르는 역방향 전류를 차단하기 위한 다이오드(Do)가 설치된다.
전압감지부(230)는 AC입력부(201)로부터 PFC부(200)에 공급되는 전압을 감지하고, 감지된 전압에 따라 생성된 변압제어신호(BS)를 PFC부(200)의 제 1 트랜지스터(27T1)에 공급함과 아울러 DC/DC변환부(210)에 공급한다. 이에 따라, PFC부(200)의 출력전압은 제 1 트랜지스터(2T1)에 공급되는 변압제어신호(BS)에 따라 가변된다.
예를 들어, 변압제어신호(BS)는 PFC부(200)의 입력전압이 AC 110V인 경우에는 PFC부(200)에서 DC 200V가 출력되게 하고, PFC부(200)의 입력전압이 AC 220V인 경우에는 PFC부(200)에서 DC 400V가 출력되게 한다.
이와 같이, 전압감지부(230)는 AC입력부(201)로부터 PFC부(200)에 공급되는 전압의 변동을 감지하여 PFC부(200)의 출력전압을 설정된 일정한 값으로 가변한다.
도 27을 참조하면, 본 발명의 제 11 실시 예에 따른 DC/DC변환부(210)는 PFC부(200)의 출력전압이 저장된 제 1 캐패시터(Cdc1) 양단에 접속된 브릿지스위치(212)와, 브릿지스위치(212)에 접속되어 브릿지스위치(212)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 변압기(27T)와, 변압기(27T)와 브릿지스위치(212) 사이에 직렬접속된 제 2 캐패시터(27C2)와, 변압기(27T)의 2차권선에 접속된 풀브릿지 형태의 브릿지정류기(214)를 구비한다.
브릿지스위치(212)는 제 1 캐패시터(Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(27Q1, 27Q2, 27Q3, 27Q4)들로 구성된다.
제 1 및 제 3 스위치(27Q1, 27Q3)는 제 1 캐패시터(Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(27Q2, 27Q4)는 제 1 캐패시터(Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(27Q1, 27Q2, 27Q3, 27Q4)들은 전계효과 트랜지스터(Field EffecT TransisTor)이다.
제 1 스위치(27Q1)와 제 4 스위치(27Q4)가 접속된 제 1 노드(27N1)는 제 2 캐패시터(27C2)를 통해 변압기(27T)의 1차권선 상단에 연결되고, 제 2 스위치(27Q2)와 제 3 스위치(27Q3)가 접속된 제 2 노드(27N2)는 변압기(27T)의 1차권선 하단에 연결된다. 여기서, 제 1 및 제 2 스위치(27Q1, 27Q2)는 동시에 스위칭되거나 제 1 스위치(27Q1)가 스위칭된 후 제 2 스위치(27Q2)가 스위칭된다. 또한, 제 3 및 제 4 스위치(27Q3, 27Q4)는 동시에 스위칭되거나 제 3 스위치(27Q3)가 스위칭된 후 제 4 스위치(27Q4)가 스위칭된다.
제 2 캐패시터(27C2)는 브릿지스위치(212)를 통해 변압기(27T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹(Blocking) 캐패시터이다.
이러한, 브릿지스위치(212)는 제 1 내지 제 4 스위치(27Q1, 27Q2, 27Q3, 27Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(Cdc1)로부터 공급되는 전압을 구형파로 변환하여 변압기(27T)의 1차권선에 공급한다.
변압기(27T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(27T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다.
변압기(27T)의 1차권선은 병렬로 배치된 제 1 권선(L1)과 보조권선(L1')으로 구성된다. 또한, 제 1권선(L1)과 보조권선(L1')을 선택적으로 병렬연결시키기 위하여 제 1 권선(L1) 및 보조권선(L1') 각각의 일단 사이에 배치되는 제 1 릴레이(RE1)와, 보조권선(L1')의 타단과 제 2 노드(27N2) 사이에 배치되어 제 2 릴레이(RE2)를 구비하고, 1 권선(L1)과 보조권선(L1')을 직렬연결시키기 위하여 1차권선(L1)의 일단과 보조권선(L1')의 타단 사이에 배치되는 제 3 릴레이(RE3)를 구비한다.
제 1 내지 제 3 릴레이(RE1, RE2, RE3) 각각에는 전압감지부(230)으로부터 공급되는 변압제어신호(BS)에 의해 동작된다. 이 때, 제 1 릴레이(RE1)와 제 2 릴레이(RE2)는 서로 동시에 동작한다.
제 1 및 제 2 릴레이(RE1, RE2)가 변압제어신호(BS)에 의해 서로 연동될 경우에는 변압기(27T)의 1차권선(L1)은 보조권선(L1')과 병렬로 연결되어 1차권선(L1)의 2배의 권선비를 갖게 된다. 또한, 변압제어신호(BS)에 의해 제 3 릴레이(RE3)만이 동작될 경우에는 제 1 권선(L1)과 보조권선(L1')이 직렬로 연결되어 1/2의 권선비를 갖게 된다. 여기서, 1차권선(L1)과 보조권선(L1')은 동일한 권선수를 갖는다.
제 1 및 제 2 릴레이(RE1, RE2)가 서로 연동될 때와 제 3 릴레이(RE3)만이 동작할 경우 변압기(27T)의 2차권선(L2)에 유기되는 전압은 모두 동일하다. 이에 따라, 변압기(27T)의 2차권선(L2)에 유기되는 전압은 일정하게 설정하고 1차권선(L1)의 권선수를 조절하게 된다.
예를 들어, 전압감지부(230)에 의해 PFC부(200)의 출력전압이 DC 110V인 경우에는 변압제어신호(BS)의 의해 제 1 및 제 2 릴레이(RE1, RE2)가 연동되고, DC 220V인 경우에는 변압제어신호(BS)의 의해 제 1 및 제 2 릴레이(RE1, RE2)는 동작하지 않고 제 3 릴레이(RE3)만이 동작된다.
브릿지정류기(214)는 변압기(27T)의 2차권선(L2)에 발생된 교류펄스를 정류하기 위하여, 변압기(27T)의 2차권선 양단에 풀브릿지 형태로 접속된 제 1 내지 제 4 다이오드(27D1, 27D2, 27D3, 27D4)들로 구성된다.
제 1 및 제 2 다이오드(27D1, 27D2)는 변압기(27T)의 2차권선에 유기된 정극성(+)의 교류펄스를 양의 서스테인펄스로 정류하고, 제 3 및 제 4 다이오드(27D3, 27D4)는 변압기(27T)의 2차권선에 유기된 부극성(-)의 교류펄스를 양의 서스테인펄스로 정류한다. 이렇게 브릿지정류기(274)에 의해 정류된 양의 서스테인펄스는 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 11 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 설명하면 다음과 같다.
AC입력부(201)로부터 공급되는 AC입력은 PFC부(200)에 의해 고조파 및 역률이 개선되어 DC전압으로 출력된다. PFC부(200)에서 출력된 DC전압은 전압감지부(230)에 의해 전압 변동률이 감지되고, 감지된 전압의 크기에 따라 PFC부(200)의 출력 DC전압이 가변되어 DC/DC변환부(210)에 공급된다. 이 때, 변압기(27T)의 1차권선은 전압감지부(230)로부터 공급되는 변압감지신호(BS)에 의해 제 1 권선(L1)과 보조권선(L1')이 병렬로 연결되어다고 가정한다.
DC/DC변환부(210)에 공급되는 DC전압은 제 1 캐패시터(Cdc1)에 저장된다. 제 1 캐패시터(Cdc1)에 저장된 전압은 도시하지 않은 스위칭 제어신호에 의해 제 1 스위치(27Q1)가 턴온된 후 제 2 스위치(27Q2)가 턴온됨으로써 제 1 스위치(27Q1), 2 캐패시터(27C2), 제 1 릴레이(RE1)과 제 2 릴레이(RE2)가 연동되어 병렬로 연결된 변압기(27T)의 1차권선, 제 2 스위치(27Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(27T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 및 제 2 다이오드(27D1, 27D2)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서 제 1 및 제 2 스위치(27Q1, 27Q2)가 턴오프되고 스위칭 제어신호에 의해 제 3 스위치(27Q3)가 턴온된 후 제 4 스위치(27Q4)가 턴온됨으로써 제 1 캐패시터(Cdc1)의 전압은 제 3 스위치(27Q3), 2 캐패시터(27C2), 제 1 릴레이(RE1)과 제 2 릴레이(RE2)가 연동되어 병렬로 연결된 변압기(27T)의 1차권선, 제 4 스위치(27Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(Cdc1)에 저장된 전압은 변압기(27T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 3 및 제 4 다이오드(27D3, 27D4)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
한편, 변압기(27T)의 1차권선 및 2차권선의 권선비의 조절은 변압기(27T1)의 1차권선에 한정되는 것이 아니라 변압기(27T)의 2차권선을 병렬 또는 직렬연결되도록 상기 제 1 내지 제 3 릴레이(RE1, RE2, RE3)를 접속시킬 수 있다. 즉, 변압기(37T)의 2차권선을 제 1 권선 및 보조권선으로 구성할 수 있다. 이 때, 제 1 권선 및 보조권선의 권선수는 동일하거나 다를 수 있다.
도 28을 참조하면, 본 발명의 제 12 실시 예에 따른 서스테인펄스 발생장치는 교류전압을 공급하는 AC입력부(251)와, AC입력부(251)로부터 공급되는 전압의 역률을 개선함과 아울러 고조파를 제거하기 위한 역률개선회로부(Power FacTor Correction ; PFC부)(250)와, PFC부(250)에서 생성된 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 PDP패널(280)에 공급하기 위한 DC/DC변환부(270)와, PFC부(250)와 DC/DC변환부(270) 사이에 배치되어 PFC부(250)로부터 DC/DC변환부(270)에 공급되는 전압을 일정한 전압으로 안정화시키기 위한 버크(Buck)변환부(260)와, DC/DC변환부(270)의 출력전압을 검출하여 버크변환부(260)를 제어하는 전압감지부(290)를 구비한다.
PFC부(250)는 AC입력부(251)로부터 입력되는 AC입력을 도 2에 도시된 바와 같이 DC로 정류하는 정류회로(12)와, 정류회로(12)에서 정류된 DC의 역률을 개선하는 역률개선회로(14)를 구비한다.
정류회로(12)는 풀브릿지 형태로 배치되어 AC입력의 정(+)의 반주기 동안 순방향바이어스되는 제 1 및 제 2 다이오드(DF1, DF2)와, AC입력의 부(-)의 반주기 동안 순방향바이어스되는 제 3 및 제 4 다이오드(DF3, DF4)로 구성된다. 이러한 정류회로(12)는 AC입력부(1)로부터의 입력되는 AC입력을 전파정류하여 생성된 DC는 평활 캐패시터(2C)에 저장된다.
역률개선회로(14)는 정류회로(12)의 평활 캐패시터(2C)에 저장된 DC의 전류성분을 충전하는 코일(2L)과, 코일(2L)과 정류회로(12) 사이에 설치되어 DC의 전류성분이 코일(2L)에 저장되도록 스위칭하는 제 1 트랜지스터(2T1), 제 1 트랜지스터(2T1)의 스위칭에 의해 평활 캐패시터(2C)로부터 공급되는 DC의 전압성분을 충전하기 위한 제 1 캐패시터(Cdc1)를 구비한다.
제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-온될 경우에는 평활 캐패시터(2C), 제 1 트랜지스터(2T1) 및 코일(2L) 사이에 루프가 형성되어 코일(2L)에 DC의 전류성분이 저장된다. 또한, 제 1 트랜지스터(2T1)가 도시하지 않은 제어신호에 의해 턴-오프될 경우에는 평활 캐패시터(2C)에 저장된 DC의 전압성분이 제 1 캐패시터(Cdc1)에 저장된다.
이러한, 역률개선회로(14)에는 코일(2L)과 제 1 캐패시터(Cdc1) 사이에 제 2 캐패시터(Cdc1)로부터 코일(2L)로 흐르는 역방향 전류를 차단하기 위한 다이오드(Do)가 설치된다.
도 29를 참조하면, 버크변환부(260)는 제 1 캐패시터(Cdc1)의 일단에 직렬로 배치된 트랜지스터(TR) 및 제 1 인덕터(29L1)와, 트랜지스터(TR)와 제 1 인덕터(29L1)가 접속된 제 1 노드(29N1)와 제 1 캐패시터(Cdc1)의 타단 사이에 배치된 다이오드(29DB)와, 제 1 인덕터(L1)와 다이오드(29DB) 사이에 배치된 제 2 캐패시터(29Cdc2)를 구비한다.
제 1 캐패시터(Cdc1)에는 PFC부(250)로부터 출력되는 전압이 저장되어 있다. 트랜지스터(TR)는 전압감지부(290)의 전압검출신호에 따라 제 1 캐패시터(Cdc1)로부터 입력되는 전압을 제 1 인덕터(29L1)로 절환한다. 제 1 인덕터(29L1)는 트랜지스터(TR)의 절환에 의해 입력되는 전압을 평활한다. 다이오드(29DB)는 트랜지스터(TR) 오프시 제 1 인덕터(29L1)에 흐르는 전류의 폐루프를 형성한 프리 휠링(Free Wheeling) 다이오드이다. 제 2 캐패시터(29Cdc2)는 제 1 인덕터(29L1)를 통해 입력되는 전압을 충전하게 된다.
이를 상세히 하면, 버크변환부(260)는 전압검출신호에 의해 트랜지스터(TR)를 턴-온시키게 되면 제 1 캐패시터(Cdc1)로부터의 입력전압이 제 1 인덕터(29L1)를 통하여 제 2 캐패시터(29Cdc2)에 충전된다. 반면에 트랜지스터(TR)를 턴-오프시키게 되면 제 1 인덕터(29L1)에 흐르는 전류는 제 2 캐패시터(29Cdc2)와 다이오드(29DB)를 통하여 전류루프를 형성하게 된다. 이에 따라, 버크변환부(260)의 입력전압은 출력전압보다 작게 되고, 출력전압은 일정한 전압으로 안정화된다.
전압감지부(290)는 후술되는 변압기(29T)의 출력전압의 크기를 검출하고, 검출된 전압에 대한 전압검출신호를 생성하여 버크변환부(260)에 공급한다. 즉, 전압검출신호는 변압기(29T)의 1차권선에 공급되는 전압을 일정한 전압으로 안정화시키기 위하여, 버크변환부(260)의 트랜지스터(TR)의 스위칭을 제어한다.
DC/DC변환부(270)는 버크변환부(260)의 출력전압이 저장된 제 2 캐패시터(29Cdc2)의 양단에 접속된 브릿지스위치(272)와, 브릿지스위치(272)에 접속되어 브릿지스위치(272)의 스위칭에 의해 공급되는 구형파의 전압을 변압하기 위한 변압기(29T)와, 변압기(29T)와 브릿지스위치(272) 사이에 직렬접속된 제 3 캐패시터(29C3)와, 변압기(29T)의 2차권선에 접속된 풀브릿지 형태의 브릿지정류기(274)를 구비한다.
브릿지스위치(272)는 제 2 캐패시터(29Cdc2)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(29Q1, 29Q2, 29Q3, 29Q4)들로 구성된다.
제 1 및 제 3 스위치(29Q1, 29Q3)는 제 2 캐패시터(29Cdc2)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(29Q2, 29Q4)는 제 2 캐패시터(29Cdc2)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(29Q1, 29Q2, 29Q3, 29Q4)들은 전계효과 트랜지스터(Field Effect Transistor)이다.
제 1 스위치(29Q1)와 제 4 스위치(29Q4)가 접속된 제 2 노드(29N2)는 제 3 캐패시터(29C3)와 제 2 인덕터(29L2)를 통해 변압기(29T)의 1차권선 상단에 연결되고, 제 2 스위치(29Q2)와 제 3 스위치(29Q3)가 접속된 제 3 노드(29N3)는 변압기(29T)의 1차권선 하단에 연결된다. 여기서, 제 1 및 제 2 스위치(29Q1, 29Q2)는 동시에 스위칭되거나 제 1 스위치(29Q1)가 스위칭된 후 제 2 스위치(29Q2)가 스위칭된다. 또한, 제 3 및 제 4 스위치(29Q3, 29Q4)는 동시에 스위칭되거나 제 3 스위치(29Q3)가 스위칭된 후 제 4 스위치(29Q4)가 스위칭된다.
이러한, 브릿지스위치(272)는 제 1 내지 제 4 스위치(29Q1, 29Q2, 29Q3, 29Q4)들의 교번적인 스위칭에 의해 제 2 캐패시터(29Cdc2)로부터 공급되는 전압을 구형파로 변환하여 변압기(29T)의 1차권선에 공급한다.
제 3 캐패시터(29C3)는 브릿지스위치(272)를 통해 변압기(29T)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹(Blocking) 캐패시터이다.
제 2 인덕터(29L2)는 브릿지스위치(272)의 제 1 내지 제 4 스위치(29Q1, 29Q2, 29Q3, 29Q4)들의 스위칭 손실을 없애기 위한 공진 코일(Coil)이다.
변압기(29T)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 변압기(29T)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 변압기(29T)의 1차권선의 일단은 제 2 인덕터(29L2)와 연결되며, 1차권선의 타단은 제 3 노드(29N3)와 연결된다.
브릿지정류기(274)는 변압기(29T)의 2차권선에 유기된 교류펄스(Vsec)의 극성을 정류하기 위하여, 변압기(29T)의 2차권선 양단에 풀브릿지 형태로 접속된 제 1 내지 제 4 다이오드(29D1, 29D2, 29D3, 29D4)들로 구성된다.
제 1 및 제 2 다이오드(29D1, 29D2)는 변압기(29T)의 2차권선에 유기된 정극성(+)의 교류펄스를 양의 서스테인펄스로 정류하고, 제 3 및 제 4 다이오드(29D3, 29D4)는 변압기(29T)의 2차권선에 유기된 부극성(-)의 교류펄스를 양의 서스테인펄스로 정류한다. 이렇게 브릿지정류기(274)에 의해 정류된 양의 서스테인펄스는 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 12 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 설명하면 다음과 같다.
AC입력부(251)로부터 공급되는 AC전원은 PFC부(250)에 의해 고조파 및 역률이 개선되어 DC전압으로 출력된다. PFC부(250)에서 출력된 전압은 버크변환부(260)에 공급되고, 버크변환부(260)에 공급된 전압은 전압감지부(290)의 전압검출신호에 의해 일정한 전압으로 안정화된다. 일정한 전압으로 안정화된 버크변환부(260)의 출력전압은 제 2 캐패시터(29Cdc2)에 저장된다.
제 2 캐패시터(29Cdc2)에 저장된 전압은 스위칭 제어신호에 의해 제 1 스위치(29Q1)가 턴온된 후 제 2 스위치(29Q2)가 턴온됨으로써 제 1 스위치(29Q1), 3 캐패시터(29C3), 제 2 인덕터(29L2), 변압기(29T)의 1차권선, 제 2 스위치(29Q2)를 경유하여 흐르게 된다. 이에 따라, 제 2 캐패시터(29Cdc2)에 저장된 전압은 변압기(29T)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 1 및 제 2 다이오드(29D1, 29D2)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이어서, 제 1 및 제 2 스위치(29Q1, 29Q2)가 턴오프되고, 스위칭 제어신호에 의해 제 3 스위치(29Q3)가 턴온된 후 제 4 스위치(29Q4)가 턴온됨으로써 제 2 캐패시터(29Cdc2)의 전압은 제 3 스위치(29Q3), 변압기(29T)의 1차권선, 제 2 인덕터(L2), 3 캐패시터(29C3), 제 4 스위치(29Q4)를 경유하여 흐르게 된다. 이에 따라, 제 2 캐패시터(29Cdc2)에 저장된 전압은 변압기(29T)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 3 및 제 4 다이오드(29D3, 29D4)에 의해 양의 서스테인펄스(Vcp)로 정류되어 패널 캐패시터(Cp)에 공급된다.
이와 같은 본 발명의 제 12 실시 예에 따른 PDP의 서스테인펄스 발생장치에서 버크변환부(260)에는 본 발명의 제 1 내지 제 11 실시 에서와 같은 DC/DC변환부가 연결될 수 있다.
도 30을 참조하면, 본 발명의 제 13 실시 예에 따른 PDP의 서스테인펄스 발생장치는 패널 캐패시터(Cp)의 일단에 연결되어 3스텝의 제 1 서스테인펄스를 공급하는 Y구동부(320)와, 패널 캐패시터(Cp)의 타단에 연결되어 3스텝의 제 2 서스테인펄스와 역위상을 가지는 3스텝의 서스테인펄스를 공급하는 Z구동부(330)를 구비한다.
Y구동부(320)는 도시되지 않은 PFC부로부터 출력되는 전압이 저장된 제 1 캐패시터(30Cdc1)와, 제 1 캐패시터(30Cdc1)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 패널 캐패시터(Cp)에 공급하기 위한 제 1 DC/DC변환부(315)를 구비한다.
제 1 캐패시터(30Cdc1)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
제 1 DC/DC변환부(315)는 제 1 캐패시터(30Cdc1) 양단에 접속된 제 1 브릿지스위치(312)와, 제 1 브릿지스위치(312)에 접속되어 제 1 브릿지스위치(312)의 스위칭에 의해 공급되는 구형파를 변환하기 위한 제 1 변압기(30T1)와, 제 1 변압기(30T1)와 제 1 브릿지스위치(312) 사이에 직렬접속된 제 2 캐패시터(30C2) 및 제 1 인덕터(30L1)와, 제 1 변압기(30T1)의 2차권선과 패널 캐패시터(Cp) 사이에 설치된 제 1 정류회로(314)를 구비한다.
제 1 브릿지스위치(312)는 제 1 캐패시터(30Cdc1)의 양단에 풀브릿지 형태로 배치된 제 1 내지 제 4 스위치(30Q1, 30Q2, 30Q3, 30Q4)들로 구성된다.
제 1 및 제 3 스위치(30Q1, 30Q3)는 제 1 캐패시터(30Cdc1)의 일단에 병렬로 접속되고, 제 2 및 제 4 스위치(30Q2, 30Q4)는 제 1 캐패시터(30Cdc1)의 타단에 병렬로 접속된다. 여기서, 제 1 내지 제 4 스위치(30Q1, 30Q2, 30Q3, 30Q4)들은 전계효과 트랜지스터이다.
제 1 스위치(30Q1)와 제 4 스위치(30Q4)가 접속된 제 1 노드(30N1)는 제 2 캐패시터(30C2)와 제 1 인덕터(30L1)를 통해 변압기(T)의 1차권선 상단에 연결되고, 제 2 스위치(30Q2)와 제 3 스위치(30Q3)가 접속된 제 2 노드(30N2)는 제 1 변압기(30T1)의 1차권선 하단에 연결된다.
이러한, 제 1 브릿지스위치(312)는 제 1 내지 제 4 스위치(30Q1, 30Q2, 30Q3, 30Q4)들의 교번적인 스위칭에 의해 제 1 캐패시터(30Cdc1)로부터 공급되는 전압을 구형파로 변환하여 제 1 변압기(30T1)의 1차권선에 공급한다.
제 2 캐패시터(30C2)는 제 1 브릿지스위치(312)를 통해 제 1 변압기(30T1)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터이다.
제 1 인덕터(30L1)는 제 1 브릿지스위치(312)의 제 1 내지 제 4 스위치(30Q1, 30Q2, 30Q3, 30Q4)들의 스위칭 손실을 없애기 위한 공진 코일이다.
제 1 변압기(30T1)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 제 1 변압기(30T1)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 제 1 변압기(30T1)의 1차권선의 일단은 제 1 인덕터(30L1)와 연결되며, 1차권선의 타단은 제 2 노드(30N2)와 연결된다.
제 1 정류회로(314)는 제 1 변압기(30T1)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 제 1 변압기(30T1)의 2차권선 일단과 패널 캐패시터(Cp) 사이에 배치된 제 5 스위치(30Q5)와, 제 5 스위치(30Q5)와 제 1 변압기(30T1)의 2차권선 타단 사이에 배치된 제 6 스위치(30Q6)를 구비한다.
제 5 스위치(30Q5)는 스위칭 제어신호에 의해 제 1 변압기(30T1)의 2차권선에 유기된 교류신호를 정류하여 패널 캐패시터(Cp)에 공급한다. 제 6 스위치(30Q6)는 스위칭 제어신호에 의해 패널 캐패시터(Cp)에 저장된 전압을 기저전압원(GND)으로 방전시킨다. 여기서, 제 5 및 제 6 스위치(30Q5, 30Q6)들은 전계효과 트랜지스터이다.
Z구동부(330)는 도시하지 않은 PFC부로부터 출력되는 전압이 저장된 제 3 캐패시터(30Cdc3)와, 제 3 캐패시터(30Cdc3)로부터 공급되는 DC전압을 구형파로 변환하고 변압함과 아울러 정류하여 패널 캐패시터(Cp)에 공급하기 위한 제 2 DC/DC변환부(315')를 구비한다.
제 3 캐패시터(30Cdc3)에는 도시되지 않은 AC입력부로부터 공급되는 전압이 도시되지 않은 PFC부에 의해 고조파가 제거되고 역률이 개선되어 저장된다.
제 2 DC/DC변환부(315')는 제 3 캐패시터(30Cdc3) 양단에 접속된 제 2 브릿지스위치(312')와, 제 2 브릿지스위치(312')에 접속되어 제 2 브릿지스위치(312')의 스위칭에 의해 공급되는 구형파를 변환하기 위한 제 2 변압기(30T2)와, 제 2 변압기(30T2)와 제 2 브릿지스위치(312') 사이에 직렬접속된 제 4 캐패시터(30C4) 및 제 2 인덕터(30L2)와, 제 2 변압기(30T2)의 2차권선과 패널 캐패시터(Cp) 사이에 설치된 제 2 정류회로(314')를 구비한다.
제 2 브릿지스위치(312')는 제 3 캐패시터(30Cdc3)의 양단에 풀브릿지 형태로 배치된 제 7 내지 제 10 스위치(30Q7, 30Q8, 30Q9, 30Q10)들로 구성된다.
제 7 및 제 9 스위치(30Q7, 30Q9)는 제 3 캐패시터(30Cdc3)의 일단에 병렬로 접속되고, 제 8 및 제 10 스위치(30Q8, 30Q10)는 제 3 캐패시터(30Cdc3)의 타단에 병렬로 접속된다. 여기서, 제 7 내지 제 10 스위치(30Q7, 30Q8, 30Q9, 30Q10)들은 전계효과 트랜지스터이다.
제 8 스위치(30Q8)와 제 9 스위치(30Q9)가 접속된 제 4 노드(30N4)는 제 3 캐패시터(30C4)와 제 2 인덕터(30L2)를 통해 제 2 변압기(30T2)의 1차권선 상단에 연결되고, 제 7 스위치(30Q7)와 제 10 스위치(30Q10)가 접속된 제 3 노드(30N3)는 제 2 변압기(30T2)의 1차권선 하단에 연결된다.
이러한, 제 2 브릿지스위치(312')는 제 7 내지 제 10 스위치(30Q7, 30Q8, 30Q9, 30Q10)들의 교번적인 스위칭에 의해 제 3 캐패시터(30Cdc3)로부터 공급되는 전압을 구형파로 변환하여 제 2 변압기(30T2)의 1차권선에 공급한다.
제 4 캐패시터(30C4)는 제 2 브릿지스위치(312')를 통해 제 2 변압기(30T2)에 공급되는 직류성분의 전류를 방지하기 위한 직류 블록킹 캐패시터이다.
제 2 인덕터(30L2)는 제 2 브릿지스위치(312')의 제 7 내지 제 10 스위치(30Q7, 30Q8, 30Q9, 30Q10)들의 스위칭 손실을 없애기 위한 공진 코일이다.
제 2 변압기(30T2)는 1차권선과 2차권선을 절연함과 아울러 입력전압을 변압한다. 즉, 제 2 변압기(30T2)는 1차권선과 2차권선의 권선비에 의해 1차권선에 공급되는 전압을 2차권선으로 변압한다. 제 2 변압기(30T2)의 1차권선의 일단은 제 2 인덕터(30L2)와 연결되며, 1차권선의 타단은 제 3 노드(30N3)와 연결된다.
제 2 정류회로(314')는 제 2 변압기(30T2)의 2차권선에 유기된 교류펄스를 정류하기 위하여, 제 2 변압기(30T2)의 2차권선 일단과 패널 캐패시터(Cp) 사이에 배치된 제 11 스위치(30Q11)와, 제 11 스위치(30Q11)와 제 2 변압기(30T2)의 2차권선 타단 사이에 배치된 제 12 스위치(30Q12)를 구비한다.
제 11 스위치(30Q11)는 스위칭 제어신호에 의해 제 2 변압기(30T2)의 2차권선에 유기된 교류신호를 정류하여 패널 캐패시터(Cp)에 공급한다. 제 12 스위치(30Q12)는 스위칭 제어신호에 의해 패널 캐패시터(Cp)에 저장된 전압을 기저전압원(GND)으로 방전시킨다. 여기서, 제 11 및 제 12 스위치(30Q11, 30Q12)들은 전계효과 트랜지스터이다.
이와 같은 본 발명의 제 13 실시 예에 따른 PDP의 서스테인펄스 발생장치의 동작을 도 31과 결부하여 설명하면 다음과 같다.
스위칭 제어신호에 의해 Y구동부(320)의 제 1 스위치(30Q1)가 턴온된 후 제 2 스위치(30Q2)가 턴온됨으로써 제 1 캐패시터(30Cdc1)의 전압은 제 1 스위치(30Q1), 2 캐패시터(30C2), 제 1 인덕터(30L1), 제 1 변압기(30T1)의 1차권선, 제 2 스위치(30Q2)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(30Cdc1)에 저장된 전압은 제 1 변압기(30T1)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 5 스위치(30Q5)의 스위칭에 의해 패널 캐패시터(Cp)에 공급된다.
이와 동시에, Z구동부(330) 역시 스위칭 제어신호에 의해 제 7 스위치(30Q7)가 턴온된 후 제 8 스위치(30Q8)가 턴온됨으로써 제 3 캐패시터(30Cdc3)의 전압은 제 7 스위치(30Q7), 제 2 변압기(30T2)의 1차권선, 제 2 인덕터(30L2), 제 4 캐패시터(30C4), 제 8 스위치(30Q8)를 경유하여 흐르게 된다. 이에 따라, 제 3 캐패시터(30Cdc3)에 저장된 전압은 제 2 변압기(30T2)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 11 스위치(30Q11)의 스위칭에 의해 패널 캐패시터(Cp)에 공급된다.
이어서, Y구동부(320)의 제 1 및 제 2 스위치(30Q1, 30Q2)가 턴오프됨과 아울러 Z구동부(330) 역시 제 7 및 제 8 스위치(30Q7, 30Q8)가 턴오프되면, 스위칭 제어신호에 의해 제 6 스위치(30Q6)와 제 12 스위치(30Q12)가 턴온되어 패널 캐패시터(Cp)에 저장된 전압을 기저전압운(GND)으로 방전시킨다.
그런 다음, 스위칭 제어신호에 의해 Y구동부(320)의 제 3 스위치(30Q3)가 턴온된 후 제 4 스위치(30Q4)가 턴온됨으로써 제 1 캐패시터(30Cdc1)의 전압은 제 3 스위치(30Q3), 제 1 변압기(30T1)의 1차권선, 제 1 인덕터(30L1), 2 캐패시터(30C2), 제 4 스위치(30Q4)를 경유하여 흐르게 된다. 이에 따라, 제 1 캐패시터(30Cdc1)에 저장된 전압은 제 1 변압기(30T1)의 2차권선에 음의 전압(-SUS)으로 유기된다. 2차권선에 유기된 음의 전압(-SUS)은 제 5 스위치(30Q5)의 스위칭에 의해 패널 캐패시터(Cp)에 공급된다.
이와 동시에, 스위칭 제어신호에 의해 Z구동부(330)의 제 9 스위치(30Q9)가 턴온된 후 제 10 스위치(30Q10)가 턴온됨으로써 제 3 캐패시터(30Cdc3)의 전압은 제 9 스위치(30Q9), 4 캐패시터(30C4), 제 2 인덕터(30L2), 제 2 변압기(30T2)의 1차권선, 제 10 스위치(30Q10)를 경유하여 흐르게 된다. 이에 따라, 제 3 캐패시터(30Cdc3)에 저장된 전압은 제 2 변압기(30T2)의 2차권선에 양의 전압(+SUS)으로 유기된다. 2차권선에 유기된 양의 전압(+SUS)은 제 11 스위치(30Q11)의 스위칭에 의해 패널 캐패시터(Cp)에 공급된다.
이어서, Y구동부(320)의 제 1 및 제 2 스위치(30Q1, 30Q2)가 턴오프됨과 아울러 Z구동부(330) 역시 제 7 및 제 8 스위치(30Q7, 30Q8)가 턴오프되면, 스위칭 제어신호에 의해 제 6 스위치(30Q6)와 제 12 스위치(30Q12)가 턴온되어 패널 캐패시터(Cp)에 저장된 전압을 기저전압운(GND)으로 방전시킨다.
이와 같이 서로 역위상을 갖는 3스텝, 즉 양의 전위(+SUS)와 기저전위(0V) 음의 전위(-SUS)를 갖는 서스테인펄스를 패널 캐패시터(Cp)에 공급함으로써, PDP패널의 서스테인펄스의 전압을 절반으로 줄일 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 서스테인펄스 발생장치는 종래의 DC/DC변환부와 서스테인펄스 공급부를 통합하여 회로구성이 간소화된다. 이에 따라, 교류전원을 서스테인펄스로 변환하는 과정에서 발생하는 회로손실을 최소화 할 수 있으며, 회로손실로 인한 플라즈마 디스플레이 패널에서 발생되는 열과 소비전력이 감소된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래 PDP의 서스테인펄스 발생장치를 나타내는 블록도.
도 2는 도 1에 도시된 역률개선회로를 상세하게 나타내는 회로도.
도 3은 도 1에 도시된 종래 PDP의 서스테인펄스 발생장치를 상세하게 나타내는 회로도.
도 4는 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 구동부를 나타내는 블록도.
도 5는 도 4에 도시된 Y 및 Z구동부 각각의 서스테인펄스 발생장치를 나타내는 블록도.
도 6은 본 발명의 제 1 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 7은 도 6에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 8은 본 발명의 제 2 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 9는 도 8에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 10은 본 발명의 제 3 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 11은 도 10에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 12는 본 발명의 제 4 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 13은 도 12에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 14는 본 발명의 제 5 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 15는 도 14에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 16은 본 발명의 제 6 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 17은 도 16에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 18은 본 발명의 제 7 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 19는 본 발명의 제 8 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 20은 도 19에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 21은 본 발명의 제 9 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 22는 본 발명의 제 10 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 23은 도 22에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 24는 본 발명의 제 10 실시 예에 따른 PDP의 서스테인펄스 발생장치의 다른 형태를 나타내는 회로도.
도 25는 도 24에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
도 26은 본 발명의 제 11 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 블록도.
도 27은 본 발명의 제 11 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 28은 본 발명의 제 12 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 블록도.
도 29는 본 발명의 제 12 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 30은 본 발명의 제 13 실시 예에 따른 PDP의 서스테인펄스 발생장치를 나타내는 회로도.
도 31은 도 30에 도시된 PDP의 서스테인펄스 발생장치의 구동파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 51, 201, 251 : AC입력부
10, 50, 200, 250 : 역률개선회로부
12 : 정류회로
14 : 역률개선회로
20,60,100,110,120,130,140,150,160,170,180,210,260,315,315': DC/DC변환부
22, 62, 102, 112, 212, 312 : 스위치브릿지
24, 114, 144, 174, 314, 314' : 전파정류기
30 : 서스테인 공급부
40, 70, 220,280 : PDP패널
64, 124, 154, 214, 274 : 브릿지정류기

Claims (63)

  1. 삭제
  2. 직류전압을 절환하여 구형파로 변환하는 절환부(62, 102, 112, 12Q1, 12Q2, 14Q1, 14Q2, 16Q1, 16Q2, 18Q1, 18Q2, 19Q1, 19Q2, 21Q1, 21Q2, 22Q1, 24Q1)와;
    교류전압을 상기 직류전압으로 변환하기 위해, 입력전압원(Vin)과 상기 절환부 사이에 브릿지 형태로 접속되는 다수개의 다이오드(DF1 내지 DF4)들, 상기 브릿지 형태의 다이오드와 상기 절환부 사이에 접속되는 제 1 캐패시터(2C) 및 상기 제 1 캐패시터와 상기 절환부 사이에 접속되고, 상기 절환부와 병렬로 접속되는 제 2 캐패시터(Cdc1, 12Cdc1, 14Cdc1, 16Cdc1, 18Cdc, 19Cdc, 21Cdc, 22Cdc1, 24Cdc1)를 가지는 역률개선회로를 구비하는 직류변환기와;
    상기 구형파를 패널에 접속된 2 차측으로 유도하기 위한 변압기(6T, 8T, 10T, 12T, 14T, 16T, 18T, 19T, 21T, 22T)와;
    상기 2 차측으로 유도된 상기 구형파를 정류하여 상기 패널에 공급하기 위한 정류기(64, 8D1, 124, 14D1, 144, 154, 19D1, 174, 22D1, 24D1)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인 펄스 발생장치.
  3. 제 2 항에 있어서,
    상기 절환부와 상기 변압기 사이에 접속되는 캐패시터(6C2, 8C2, 10C2, 12C3, 14C3, 16C3)와,
    상기 역률개선회로부에 포함되고 상기 제 2 캐패시터와 직렬로 접속되는 제 3 캐패시터(12Cdc2, 14Cdc2, 16Cdc2)를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  4. 삭제
  5. 제 2 항에 있어서,
    상기 절환부는 상기 제 2 캐패시터와 상기 변압기 사이에 접속되는 트랜지스터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  6. 제 3 항에 있어서,
    상기 절환부는
    상기 제 1 캐패시터와 상기 캐패시터 사이에 접속되는 제 1 트랜지스터(12Q1, 14Q1, 16Q1)와,
    상기 캐패시터와 상기 제 3 캐패시터 사이에 접속되는 제 2 트랜지스터(12Q2, 14Q2, 16Q2)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  7. 삭제
  8. 제 2 항에 있어서,
    상기 절환부와 상기 변압기 사이에 접속되는 평활 캐패시터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  9. 제 3 항에 있어서,
    상기 캐패시터와 상기 변압기 사이에 접속되는 인덕터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  10. 제 2 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  11. 제 10 항에 있어서,
    상기 다이오드들은,
    상기 변압기의 2차측 양단에 접속된 제 1 다이오드와,
    상기 제 1 다이오드와 상기 변압기의 2차측에 접속된 제 2 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  12. 제 2 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 접속된 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  13. 제 2 항에 있어서,
    상기 변압기는 1차권선에 중간 탭을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  14. 제 13 항에 있어서,
    상기 중간탭은 상기 제 2 캐패시터에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  15. 제 2 항에 있어서,
    상기 변압기는 2차권선에 중간 탭을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  16. 제 15 항에 있어서,
    상기 중간탭은 상기 패널에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  17. 제 2 항에 있어서,
    상기 변압기는 1차권선에 접속된 제 1 중간탭과,
    상기 2차권선에 접속된 제 2 중간탭을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  18. 제 17 항에 있어서,
    상기 제 1 중간탭은 상기 제 2 캐패시터에 접속되고,
    상기 제 2 중간탭은 상기 패널에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  19. 삭제
  20. 직류전압을 절환하여 구형파로 변환하는 절환부(212)와;
    교류전압을 상기 직류전압으로 변환하기 위해, 입력전압원(Vin)과 상기 절환부 사이에 브릿지 형태로 접속되는 다수개의 다이오드(DF1 내지 DF4)들, 상기 브릿지 형태의 다이오드와 상기 절환부 사이에 접속되는 제 1 캐패시터(2C) 및 상기 제 1 캐패시터와 상기 절환부 사이에 접속되고, 상기 절환부와 병렬로 접속되는 제 2 캐패시터(Cdc1)를 가지는 역률개선회로를 구비하는 직류변환기와;
    상기 교류전압의 레벨을 검출하기 위한 검출부(230)와;
    상기 구형파를 패널에 접속된 2 차측으로 유도하기 위한 변압기(27T)와;
    상기 검출된 교류전압 레벨에 따라 상기 변압기의 권선비를 제어하는 제어부와(RE1 내지 RE3);
    상기 2차측에 유도된 구형파를 정류하여 상기 패널에 공급하기 위한 정류기(214)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  21. 삭제
  22. 삭제
  23. 제 20 항에 있어서,
    상기 절환부는 상기 제 2 캐패시터와 상기 변압기 사이에 접속되는 트랜지스터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  24. 삭제
  25. 삭제
  26. 제 20 항에 있어서,
    상기 절환부와 상기 변압기 사이에 접속되는 캐패시터(27C2)를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  27. 제 26 항에 있어서,
    상기 캐패시터(27C2)와 상기 변압기 사이에 접속되는 인덕터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  28. 제 20 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  29. 제 28 항에 있어서,
    상기 다이오드들은,
    상기 변압기의 2차측 양단에 접속된 제 1 다이오드와,
    상기 제 1 다이오드와 상기 변압기의 2차측에 접속된 제 2 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  30. 제 20 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 접속된 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  31. 제 20 항에 있어서,
    상기 변압기는 보조권선을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  32. 제 31항에 있어서,
    상기 보조권선은 상기 변압기의 일차권선 및 이차권선 중 어느 하나에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  33. 제 32항에 있어서,
    상기 제어부는 상기 보조권선과 상기 일차권선 사이에 접속된 제 1 스위치와,
    상기 보조권선과 상기 절환부 사이에 접속되어 상기 제 1 스위치와 연동되는 제 2 스위치와,
    상기 보조권선과 일차권선 사이에 접속되는 상기 보조권선과 일차권선을 직렬접속시키는 제 3 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  34. 제 32항에 있어서,
    상기 제어부는 상기 보조권선과 상기 이차권선 사이에 접속된 제 1 스위치와,
    상기 보조권선과 상기 정류기 사이에 접속되어 상기 제 1 스위치와 연동되는 제 2 스위치와,
    상기 보조권선과 이차권선 사이에 접속되는 상기 보조권선과 이차권선을 직렬접속시키는 제 3 스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  35. 제 20 항에 있어서,
    상기 절환부와 상기 제어부 사이에 배치되는 평활 캐패시터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  36. 제 20 항에 있어서,
    상기 직류변환기는,
    상기 교류전압을 구형파로 변환하는 다이오드 전파브릿지 정류기와,
    상기 구형파를 저장하는 캐패시터와,
    상기 캐패시터로부터 저장된 전압의 역률을 개선함과 아울러 직류전압으로 변환하는 역률개선회로를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  37. 삭제
  38. 직류전압을 절환하여 구형파로 변환하는 절환부(272)와;
    교류전압을 상기 직류전압으로 변환하기 위해, 입력전압원(Vin)과 상기 절환부 사이에 브릿지 형태로 접속되는 다수개의 다이오드(DF1 내지 DF4)들, 상기 브릿지 형태의 다이오드와 상기 절환부 사이에 접속되는 제 1 캐패시터(2C) 및 상기 제 1 캐패시터와 상기 절환부 사이에 접속되고, 상기 절환부와 병렬로 접속되는 제 2 캐패시터(Cdc1)를 가지는 역률개선회로를 구비하는 직류변환기와;
    상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 변압기(29T)와;
    상기 변압기의 출력전압을 검출하기 위한 검출부(290)와;
    상기 직류변환기와 상기 변압기 사이에 설치되어 상기 변압기의 입력전압을 일정하게 유지하기 위한 전압안정기(260)와;
    상기 검출된 변압기의 출력전압에 따라 상기 전압안정기를 제어하는 제어부(290)와;
    상기 2차측으로 유도된 상기 구형파를 정류하여 상기 패널에 공급하기 위한 정류기(270)를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 방생장치.
  39. 제 38 항에 있어서,
    상기 절환부와 상기 변압기 사이에 접속되는 캐패시터(29C3)와,
    상기 전압안정기(260)에 포함되고 상기 제 2 캐패시터(Cdc1)와 절환부 사이에 병렬로 접속되는 제 3 캐패시터(29Cdc2)를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제 39 항에 있어서,
    상기 캐패시터(29C3)와 상기 변압기 사이에 접속되는 인덕터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  46. 제 38 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  47. 제 46 항에 있어서,
    상기 다이오드들은,
    상기 변압기의 2차측 양단에 접속된 제 1 다이오드와,
    상기 제 1 다이오드와 상기 변압기의 2차측에 접속된 제 2 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  48. 제 38 항에 있어서,
    상기 정류기는 상기 변압기와 상기 패널 사이에 접속된 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  49. 제 38 항에 있어서,
    상기 전압안정기는,
    상기 제 2 캐패시터와 상기 절환부 사이에 접속되는 벅회로인 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  50. 제 49 항에 있어서,
    상기 벅회로는,
    상기 제 2 캐패시터와 상기 절환부 사이에 접속되는 스위치와,
    상기 스위치와 상기 절환부 사이에 접속되는 인덕터와,
    상기 인덕터와 상기 절환부 사이에 접속되는 제 3 캐패시터와,
    상기 스위치와 인덕터의 사이와 상기 제 3 캐패시터 사이에 접속되는 다이오드를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스태인펄스 발생장치.
  51. 삭제
  52. 구형파의 극성을 반전시킴과 아울러 상기 구형파를 정류하여 적어도 2 스텝 이상의 서스테인파형을 발생하며;
    패널의 제 1 전극에 접속되어 상기 서스테인파형을 상기 제 1 전극에 공급하기 위한 제 1 구동부(320)와;
    상기 패널의 제 2 전극에 접속되어 상기 서스테인파형과 역위상을 갖는 서스테인파형을 상기 제 2 전극에 공급하기 위한 제 2 구동부(330)를 추가로 가지는 서스테인 구동회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  53. 제 52 항에 있어서,
    상기 제 1 구동부는,
    교류전압을 직류전압으로 변환하는 제 1 직류변환기와,
    상기 직류전압을 절환하여 구형파로 변환하는 제 1 절환부와,
    상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 제 1변압기와,
    2차측으로 유도된 상기 구형파를 정류하여 상기 패널의 제 1 전극에 공급하기 위한 제 1 정류기를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  54. 제 52 항에 있어서,
    상기 제 2 구동부는,
    교류전압을 직류전압으로 변환하는 제 2 직류변환기와,
    상기 직류전압을 절환하여 구형파로 변환하는 제 2 절환부와,
    상기 구형파를 패널에 접속된 2차측으로 유도하기 위한 제 2 변압기와,
    2차측으로 유도된 상기 구형파를 정류하여 상기 패널의 제 2 전극에 공급하기 위한 제 2 정류기를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  55. 제 53 항에 있어서,
    상기 제 1 절환부는 상기 제 1 직류변환기와 상기 제 1 변압기 사이에 브릿지 형태로 접속되는 다수개의 트랜지스터들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  56. 제 55 항에 있어서,
    상기 제 1 절환부와 상기 제 1 변압기 사이에 접속되는 제 1 캐패시터(30C2)를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  57. 제 56 항에 있어서,
    상기 제 1 캐패시터(30C2)와 상기 제 1 변압기 사이에 접속되는 제 1 인덕터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  58. 제 53 항에 있어서,
    상기 제 1 정류기는 상기 제 1 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  59. 제 54 항에 있어서,
    상기 제 2 절환부는 상기 제 2 직류변환기와 상기 제 2 변압기 사이에 브릿지 형태로 접속되는 다수개의 트랜지스터들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  60. 제 54 항에 있어서,
    상기 제 2 절환부와 상기 제 2 변압기 사이에 접속되는 제 2 캐패시터(30C4)를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  61. 제 60 항에 있어서,
    상기 제 2 캐패시터(30C4)와 상기 제 2 변압기 사이에 접속되는 제 2 인덕터를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  62. 제 54 항에 있어서,
    상기 제 2 정류기는 상기 제 2 변압기와 상기 패널 사이에 브릿지 형태로 접속되는 다수개의 다이오드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
  63. 제 52 항에 있어서,
    상기 서스테인파형은 정극성 전위, 기저전위, 부극성 전위의 3스텝인 것을 특징으로 하는 플라즈마 디스플레이 패널의 서스테인펄스 발생장치.
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