KR100487917B1 - 반도체소자의 화학적 기계적 연마방법 - Google Patents
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Abstract
본 발명은 반도체소자의 화학적 기계적 연마방법에 관한 것으로, 일반적인 산화막용 슬러리를 이용한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정과 산화막에 대하여 역선택비를 갖는 슬러리를 이용한 CMP공정을 병행하여 평탄화 공정을 실시함으로써 디싱(dishing) 현상을 방지하여 평탄화를 원활하게 하고, 과도연마에 의해 소자간의 절연 특성이 열화되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 화학적 기계적 연마방법에 관한 것으로서, 보다 상세하게 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법을 이용한 평탄화공정에서 일반적인 산화막용 슬러리를 이용한 1차 CMP공정과 산화막에 대하여 역선택비를 갖는 슬러리를 이용한 2차 CMP공정을 실시하여 평탄화를 원활하게 하는 반도체소자의 화학적 기계적 연마방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 형성공정 중 단차가 증가하면서, 사진 공정이 더욱 더 어렵게 되었다. 그런 이유로 평탄화 공정의 중요성은 날로 증가되고 있다.
최근 각광 받고 있는 CMP공정은 이에 적합한 공정이라 할 수 있다.
상기 CMP공정은 나노 세라믹 입자의 화학적 작용과 패드(pad)에 가해지는 물리적인 외력이 복합화된 기계적 제거 가공 기술이다. 상기 CMP공정은 슬러리와 패드를 이용하여 웨이퍼 표면을 정밀하게 연마시키는 공정으로서, 상기 웨이퍼를 진공으로 부착시킨 후 패드에 압력을 가해 회전시키거나 오비탈(orbital) 또는 직선운동으로 마찰시켜 웨이퍼 표면을 연마하는 것이다.
그리고, 상기 CMP 공정은 연마대상막에 따라 다른 종류의 슬러리가 사용되고 있으며, 일반적으로 산화막용 슬러리와 금속용 슬러리가 사용되고 있다.
상기 산화막용 슬러리는 트렌치를 이용한 소자분리공정이나 층간절연막의 평탄화공정이나 폴리 플러그의 형성공정에서 사용되고, 상기 금속용 슬러리는 다마신(damascene)방법을 이용하는 금속배선 형성 시 주로 사용되고 있다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(도시안됨) 및 질화막(도시안됨)을 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 소정 두께의 반도체기판(11)을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성한다.
그 다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다.
다음, CMP공정으로 상기 매립절연막을 평탄화시켜 소자분리절연막(도시안됨)을 형성한다. 이때, 상기 CMP공정은 일반적인 산화막용 슬러리를 이용하여 실시되며, 상기 질화막패턴을 연마장벽으로 이용하여 실시된다.
그 다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 상기 마스크절연막은 질화막으로 형성된 것이다.
다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(도시안됨)을 형성한다.
그 다음, 상기 게이트전극(15) 양측 반도체기판(11)에 저농도의 불순물을 이온주입하여 소오스/드레인영역(도시안됨)을 형성한다.
다음, 상기 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(13)의 측벽에 절연막 스페이서(17)를 형성한다. 이때, 상기 절연막 스페이서(17)는 질화막으로 형성된 것이다.
그 다음, 전체표면 상부에 실리콘층(19)을 증착한다. 이때, 상기 실리콘층(19)은 도핑 실리콘, 비정질실리콘 또는 다결정실리콘이 사용될 수 있다.
다음, 상기 반도체기판(11)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정된 부분, 즉 폴리 플러그가 형성될 부분을 보호하는 식각마스크를 이용하여 상기 실리콘층(19)을 식각한다.
그 다음, 전체표면 상부에 층간절연막(20)을 형성한다. 이때, 상기 층간절연막(20)은 산화막으로 형성된 것이다. (도 1a 참조)
다음, 상기 층간절연막(20) 및 실리콘층(19)을 CMP공정으로 연마하여 폴리 플러그(18)를 형성한다. 이때, 상기 CMP공정은 일반적인 산화막 슬러리를 이용하여 실시되며, 상기 마스크절연막패턴(15)을 연마장벽으로 이용하여 실시된다.
상기 CMP공정 후 상기 층간절연막(20) 및 실리콘층(19)이 상기 마스크절연막패턴(15)에 비하여 과도하게 제거되어 디싱 현상이 발생하게 된다.
상기 소자분리절연막 및 폴리 플러그(18) 형성공정에서 실시되는 CMP공정은 산화막용 슬러리를 이용하여 실시되고, 상기 산화막용 슬러리는 제조된 것을 구입하여 사용되고 있기 때문에 정확한 조성을 알 수는 없지만, 다음과 같은 특성을 갖는다.
상기 일반적인 산화막용 슬러리는 연마재로서 실리카(SiO2), 산화세륨(CeO2) 또는 알루미나(Al2O3)를 함유하고, pH6.5 ∼ 8인 알칼리용액이며, 안정성(stability)을 향상시키기 위하여 KOH가 함유되어 있고, 포스트 클리닝(post cleaning) 특성을 향상시키기 위하여 NH4OH가 함유되어 있다.
그리고, 상기 산화막용 슬러리는 질화막 대 산화막에 대하여 1 : 3 ∼ 5의 연마선택비를 갖는다. 이때, 상기 산화막용 슬러리는 실리콘층에 대하여 상기 산화막과 비슷한 연마선택비를 갖는다.
또한, 상기 CMP공정은 상온에서 2 ∼ 5psi의 연마압력과 50 ∼100rpm의 연마 테이블 속도를 갖는 조건으로 실시된다. (도 1b 참조)
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성하고, 게이트전극(13)을 형성한 후 폴리 플러그(18)를 형성한 것을 도시하며, 폴리 플러그(18)를 형성하기 위한 CMP공정 시 게이트전극(13) 상에 적층된 마스크절연막패턴(15)이 손실되는 것을 도시한다. (도 2 참조)
상기와 같이 종래기술에 따른 반도체소자의 화학적 기계적 연마방법은, 트렌치를 이용한 소자분리공정 또는 폴리 플러그 형성공정에서 사용되는 CMP공정 시 일반적인 산화막용 슬러리를 사용하여 실시되기 때문에 소자분리마스크로 사용되는 질화막패턴 또는 게이트전극 상의 마스크절연막패턴에 비하여 층간절연막과 실리콘층 또는 매립절연막이 다량 연마되어 디싱 현상을 일으키는 문제점이 있다.
또한, 폴리 플러그를 형성 시 산화막용 슬러리를 이용하여 CMP공정을 진행하는 경우 웨이퍼 내 불균일도에 의해서 게이트전극 상의 마스크절연막패턴 손실로 인해 게이트전극이 노출되거나, 실리콘층에 대하여 연마 선택비가 낮아 층간절연막이 과도하게 연마되는 디싱 현상이 발생하여 후속공정으로 형성되는 비트라인 콘택플러그 또는 저장전극 콘택플러그와 브리지를 유발하여 소자간의 전기적 특성을 열화시키고, 소자의 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치를 이용한 소자분리공정이나 폴리 플러그의 형성공정 시 일반적인 산화막용 슬러리를 이용하여 1차 CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시함으로써 디싱 현상의 발생을 방지하여 평탄화를 원활하게 하고, 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 반도체소자의 화학적 기계적 연마방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 화학적 기계적 연마방법은, 상측에 질화막이 구비된 도전배선 사이를 실리콘층으로 매립하는 공정과,콘택플러그 영역으로 예정된 부분 이외의 상기 실리콘층을 제거하고 전체표면상부에 산화막을 형성하는 공정과,상기 산화막 및 실리콘층에 대하여 연마선택비를 가지는 슬러리를 이용한 1차 CMP 공정을 상기 질화막이 노출될때까지 실시하는 공정과,상기 질화막에 대하여 연마선택비를 가지는 슬러리를 이용한 2차 CMP공정으로 평탄화시키는 공정을 포함하는 것과,상기 1차 CMP공정은 염기성 슬러리를 이용하여 실시되는 것과,상기 2차 CMP공정은 산성 슬러리를 이용하여 실시되는 것과,상기 질화막은 실리콘질화막 (SiN), 산화질화막 (SiON) 및 과산화질화막 (SiON)으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것과,상기 2차 CMP공정은 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용하여 실시되는 것과,상기 실리콘층은 비정질실리콘층, 다결정실리콘층, 도핑실리콘층 및 비도핑 실리콘층으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것과,상기 2차 CMP공정은 실리콘층에 대하여 고연마선택비를 갖는 슬러리를 이용하여 실시되는 것과,상기 도전배선 사이에 매립되는 실리콘층은 플러그인 것과,상기 상기 질화막에 대한 연마선택비를 갖는 슬러리는 연마제로서 산화 세륨 (CeO2)을 포함하는 것과,상기 질화막에 대한 연마선택비를 갖는 슬러리는 인산 (H3PO4), 질산 (HNO3) 또는 이들의 혼합물이 첨가되는 것과,
상기 질화막에 대한 연마선택비를 갖는 슬러리는 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3) 및 이들의 혼합물로 이루어진 군에서 선택되는 한 가지를 포함하는 것을 특징으로 한다.
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본 발명의 원리는 트렌치를 이용한 소자분리공정 또는 폴리 플러그 형성공정에서 산화막에 대한 연마 선택비가 높은 산화막용 슬러리를 사용하여 1차 CMP공정을 실시하고, 상기 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시함으로써 원활하게 평탄화공정을 실시하는 것이다.
본 발명은 연마대상막이 질화막, 산화막 및 실리콘층인 경우, 산화막용 슬러리로 1차 CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 2차 CMP공정을 실시하여 산화막, 질화막 및 실리콘층을 평탄화시키는 것에 관한 것으로서, 트렌치를 이용한 소자분리공정, 게이트전극 형성 후 비트라인 콘택 및 저장전극 콘택에 접속되는 폴리 플러그 형성공정 및 비트라인 콘택플러그 및 저장전극 콘택플러그 형성공정에 적용될 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 3a 내지 도 3g 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 산화막용 슬러리를 사용하여 제1CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 사용하여 제2CMP공정을 실시하는 것을 도시한다.
먼저, 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(23)을 형성한다.
다음, 전체표면 상부에 게이트절연막(도시안됨)을 형성하고, 상기 게이트절연막 상부에 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)을 형성한다. 상기 마스크절연막은 실리콘질화막(SiN), 산화질화막(SiON) 또는 과산화질화막(SiON)을 사용하여 400 ∼ 800℃의 온도에서 LPCVD방법 또는 PECVD방법으로 300 ∼ 3000Å 두께 형성된 것이다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 마스크절연막, 게이트전극용 도전층 및 게이트절연막을 식각하여 마스크절연막패턴(27), 게이트전극(25) 및 게이트절연막패턴(도시안됨)을 형성한다.
다음, 상기 게이트전극(25) 양측 반도체기판(21)에 소오스/드레인영역(도시안됨)을 형성한다.
그 다음, 상기 마스크절연막패턴(27), 게이트전극(25) 및 게이트절연막패턴의 측벽에 절연막 스페이서(29)를 형성한다. 이때, 상기 절연막 스페이서(29)는 질화막으로 형성된 것이다.
다음, 전체표면 상부에 실리콘층(31)을 형성한다. 이때, 상기 실리콘층(31)은 400 ∼ 1200℃에서 500 ∼ 5000Å 두께로 형성된 것이며, 상기 실리콘층(31)은 도핑 실리콘, 비도핑실리콘, 비정질실리콘 또는 다결정실리콘으로 형성할 수 있다. (도 3a 참조)
그 다음, 상기 반도체기판(21)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정된 부분, 즉 폴리 플러그가 형성될 부분을 보호하는 식각마스크를 이용한 식각공정으로 상기 실리콘층(31)을 제거한다.
다음, 전체표면 상부에 층간절연막(33)을 형성한다. 이때, 상기 층간절연막(33)은 산화막을 사용하여 3000 ∼ 10000Å 두께로 형성된 것이다. (도 3b 참조)
그 다음, 상기 층간절연막(33) 및 실리콘층(31)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 연마하여 폴리 플러그(32)를 형성한다. 이때, 상기 CMP공정은 상기 마스크절연막패턴(27)이 노출될 때까지 실시하며, 상기 CMP공정 후 상기 폴리 플러그(32) 및 층간절연막(33)이 과도하게 제거되어 디싱 현상이 발생된다.
여기서, 상기 CMP공정은 상온에서 2 ∼ 5psi의 연마압력, 50 ∼100rpm의 연마 테이블 속도 하에서 실시된다.
그리고, 상기 일반적인 산화막용 슬러리는 pH6.5 ∼ 8인 알칼리용액으로 연마재로서 실리카(SiO2), 산화세륨(CeO2) 또는 알루미나(Al2O3)를 함유하고, 안정성(stability)을 향상시키기 위하여 KOH가 함유되어 있으며, 포스트 클리닝 특성을 향상시키기 위하여 NH4OH가 함유되어 있다. 또한, 상기 일반적인 산화막용 슬러리는 질화막에 대하여 산화막과 실리콘의 연마선택비가 3 ∼ 5이다. (도 3c 참조)
다음, 상기 마스크절연막패턴(27)을 산화막에 대하여 역선택비를 갖는 슬러리 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용한 CMP공정으로 연마하여 마스크절연막패턴(27), 층간절연막(33) 및 폴리 플러그(32)를 평탄화시킨다. (도 3d 참조)
여기서, 상기 CMP공정은 상온에서 1 ∼ 10psi 연마압력과 10 ∼ 100rpm의 연마 테이블 속도 하에서 실시된다.
상기 산화막에 대하여 역선택비를 갖는 슬러리는 pH가 2 ∼ 7이고, 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3), 산화 세륨 (CeO2) 또는 이들의 혼합물을 함유하며, 역선택비를 유지하기 위하여 질산(HNO3), 인산(H3PO4
), 과수(H2O2) 또는 이들의 혼합물을 함유한다. 즉, 상기 역선택비를 갖는 슬러리를 산성으로 유지하기 위하여 상기 용액들을 함유시킨다.
상기 연마제는 10 ∼ 500㎚ 크기의 콜로이달(colloidal) 형태나 퓸드(fumed)형태이고, 1 ∼ 20wt%의 농도를 갖는다.
도 4a 내지 도 4f 는 본 발명의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도이다.
먼저, 반도체기판(41) 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상부에 게이트전극(42) 및 마스크절연막패턴(43)의 적층구조 및 소오스/드레인영역(도시안됨)을 형성한다. 이때, 상기 마스크절연막패턴(43)은 질화막으로 형성된 것이다.
다음, 상기 적층구조 측벽에 절연막 스페이서(44)를 형성한다. 이때, 상기 절연막 스페이서(44)는 질화막으로 형성된 것이다.
그 다음, 전체표면 상부에 층간절연막(45)을 형성한다. 이때, 상기 층간절연막(45)은 400 ∼ 600℃의 온도에서 BPSG막을 증착하여 형성된 것이다.
다음, 상기 층간절연막(45)을 리플로우시켜 평탄화시킨다. 상기 층간절연막(45)은 800 ∼ 1000℃의 온도에서 20 ∼ 30분간 리플로우시킨다.
그 다음, 상기 층간절연막(45)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 소정 두께 연마하여 평탄화시킨다.
다음, 비트라인 콘택마스크를 식각마스크로 상기 층간절연막(45)을 식각하여 비트라인 콘택홀(47)을 형성한다.
그 다음, 전체표면 상부에 실리콘층(도시안됨)을 증착한다.
다음, 상기 실리콘층을 전면식각공정으로 식각하여 상기 비트라인 콘택홀(47)을 매립하는 비트라인 콘택플러그(49)를 형성한다. (도 4d 참조)
그 다음, 상기 비트라인 콘택플러그(49)와 층간절연막(45)을 일반적인 산화막용 슬러리를 이용한 CMP공정으로 연마하여 상기 마스크절연막패턴(43)을 노출시킨다. 이때, 상기 층간절연막(45)과 비트라인 콘택플러그(49)가 과도하게 연마되어 디싱 현상이 발생한다. (도 4e 참조)
다음, 상기 마스크절연막패턴(43), 비트라인 콘택플러그(49) 및 층간절연막(45)을 산화막에 대하여 역선택비를 갖는 슬러리 즉, 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용한 CMP공정으로 연마하여 평탄화시킨다. (도 4f 참조)
도 5a 내지 도 5d 는 본 발명의 제3실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도로서, 산화막용 슬러리를 이용하여 제1CMP공정을 실시한 후 산화막에 대하여 역선택비를 갖는 슬러리 즉, 실리콘층에 대하여 고연마선택비를 갖는 슬러리를 이용하여 제2CMP공정을 진행하여 평탄화공정을 실시하는 방법을 도시한다.
제1실시예의 도 3e 까지의 공정을 진행한 후 산화막용 슬러리를 이용하여 제1CMP공정을 진행한 다음, 산화막에 대하여 역선택비를 갖는 슬러리를 이용하여 제2CMP공정을 진행함으로써 층간절연막(57) 및 마스크절연막패턴(53)이 손실되어 디싱 현상이 발생하는 것을 방지하는 것을 나타낸다. 이때, 산화막에 대하여 역선택비를 갖는 슬러리는 즉, 실리콘에 대하여 고연마선택비를 갖는 슬러리이다. 여기서, 상기 실리콘은 다결정실리콘, 비정질실리콘, 도핑실리콘 또는 비도핑실리콘이 사용된다.
이때, 상기 역선택비를 갖는 슬러리를 이용한 CMP 공정은 상온에서 1 ∼ 10psi 연마압력과 10 ∼ 100rpm의 연마 테이블 속도 하에서 실시된다.
상기 역선택비를 갖는 슬러리는 pH가 2 ∼ 7이고, 연마제로 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3), 산화 세륨 (CeO
2) 또는 이들의 혼합물을 함유한다.
그리고, 상기 연마제는 50 ∼ 500㎚ 크기의 콜로이달(colloidal) 형태나 퓸드(fumed)형태이고, 1 ∼ 20wt%의 농도를 갖는다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 화학적 기계적 연마방법은, 일반적인 산화막용 슬러리를 이용한 CMP공정과 산화막에 대하여 역선택비를 갖는 슬러리를 이용한 CMP공정을 병행하여 평탄화 공정을 실시함으로써 디싱 현상을 방지하여 평탄화를 원활하게 하고, 과도연마에 따른 소자간의 절연 특성이 열화되는 것을 방지하여 소자의 전기적 특성 및 수율을 향상시키는 이점이 있다.
도 1a 및 도 1b 는 종래기술의 실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.
도 2 는 종래기술의 다른 실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.
도 3a 내지 도 3d 는 본 발명의 제1실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.
도 4a 내지 도 4f 는 본 발명의 제2실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.
도 5a 내지 도 5d 는 본 발명의 제3실시예에 따른 반도체소자의 평탄화방법을 도시한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21, 31, 41, 51 : 반도체기판 12, 23 : 소자분리절연막
13, 25, 42, 52 : 게이트전극 15, 27, 43, 53 : 마스크절연막패턴
17, 29, 44, 54 : 절연막 스페이서 19, 31, 55 : 실리콘층
20, 33, 45, 57 : 층간절연막 32, 58 : 폴리플러그
47 : 비트라인 콘택홀 49 : 비트라인 콘택플러그
56 : 실리콘층패턴
Claims (11)
- 상측에 질화막이 구비된 도전배선 사이를 실리콘층으로 매립하는 공정과,콘택플러그 영역으로 예정된 부분 이외의 상기 실리콘층을 제거하고 전체표면상부에 산화막을 형성하는 공정과,상기 산화막 및 실리콘층에 대하여 연마선택비를 가지는 슬러리를 이용한 1차 CMP 공정을 상기 질화막이 노출될때까지 실시하는 공정과,상기 질화막에 대하여 연마선택비를 가지는 슬러리를 이용한 2차 CMP공정으로 평탄화시키는 공정을 포함하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 1차 CMP공정은 염기성 슬러리를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 2차 CMP공정은 산성 슬러리를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 질화막은 실리콘질화막 (SiN), 산화질화막 (SiON) 및 과산화질화막 (SiON)으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 2차 CMP공정은 질화막에 대하여 고연마선택비를 갖는 슬러리를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 실리콘층은 비정질실리콘층, 다결정실리콘층, 도핑실리콘층 및 비도핑 실리콘층으로 이루어지는 군에서 임의로 선택되는 한 가지로 형성되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 삭제
- 제 1 항에 있어서,상기 도전배선 사이에 매립되는 실리콘층은 플러그인 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 질화막에 대한 연마선택비를 갖는 슬러리는 연마제로서 산화 세륨 (CeO2)을 포함하는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 질화막에 대한 연마선택비를 갖는 슬러리는 인산 (H3PO4), 질산 (HNO3) 또는 이들의 혼합물이 첨가되는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
- 제 1 항에 있어서,상기 질화막에 대한 연마선택비를 갖는 슬러리는 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3) 및 이들의 혼합물로 이루어진 군에서 선택되는 한 가지를 포함하는 것을 특징으로 하는 반도체소자의 화학적 기계적 연마방법.
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