KR100487518B1 - Multiplying digital to analog converter for improving linearity - Google Patents
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Abstract
개시되는 파이프라인드 아날로그-디지털 변환기의 멀티플라잉 디지털-아날로그 변환기는 연산 증폭기의 반전 입력 단자와 비반전 입력 단자에 접속되는 커패시터 어레이의 부정합 패턴이 좌우 대칭되도록 구성된다. 이로써, 멀티플라잉 디지털-아날로그 변환기의 선형성을 향상시킬 수 있다.The multiplying digital-to-analog converter of the pipelined analog-to-digital converter disclosed is configured such that the mismatch pattern of the capacitor array connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier is bilaterally symmetrical. This improves the linearity of the multiplying digital-to-analog converter.
Description
본 발명은 아날로그-디지털 변환기(analog to digital converter)에 관한 것으로, 좀 더 구체적으로는 비디오 또는 고선명 텔레비전(HDTV)에 있어서, 아날로그 신호를 디지털 데이터로 변환시키는 파이프라인드 아날로그-디지털 변환기(pipelined analog to digital converter)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog to digital converter, and more particularly to a pipelined analog-to-digital converter for converting an analog signal into digital data in a video or high definition television (HDTV). to digital converter).
근래 들어, 소비 전력이 낮으면서도, 고속 동작이 가능한 멀티 비트 플래시 변환기들을 갖는 파이프라인드 아날로그-디지털 변환기는 고선명 TV(high performance TV; HDTV), 이미지 인식(image recognition), 레이더 (radar) 그리고 의학 기구(medical instruments)등과 같이 고속 신호 처리를 위해 광범위하게 사용되어 왔다. 그러나 이들의 선형성(linearity)이 모놀리딕(monolithic) 집적 회로에서 구성 요소들의 불일치로 인해 10b로 제한된다. 레이저 트리밍(laser trimming)과 같은 기술이 있음에도 불구하고, 셀프 측정(self calibration) 그리고 에러 평균화(error averaging) 기술들이 구성 요소들의 정확한 일치(match)를 이루기 위해 개발되어 왔다. 플래시 아날로그-디지털 변환기의 변환율은 현존하는 아날로그-디지털 변환기 중에서 가장 빠르고 정확하다. In recent years, pipelined analog-to-digital converters with low-power, multi-bit flash converters capable of high speed operation have been used in high performance TV (HDTV), image recognition, radar and medical applications. It has been widely used for high speed signal processing, such as medical instruments. However, their linearity is limited to 10b due to the mismatch of components in monolithic integrated circuits. Although there are techniques such as laser trimming, self calibration and error averaging techniques have been developed to achieve exact matching of the components. The conversion rate of the flash analog-to-digital converter is the fastest and most accurate of the existing analog-to-digital converters.
그러나 플래시 아날로그-디지털 변환기는 전력 소모(power dissipation), 면적 그리고 입력 커패시턴스(input capacitance)가 증가하는 문제점이 발생하게 된다. 반면에 다단(multistep) 또는 파이프라인드 아날로그-디지털 변환기는 두단 또는 그 이상으로 직렬로 접속된다. 각 단은 샘플 및 홀드 증폭기(sample and hold amplifier), 플래시 아날로그-디지털 변환기(low-resolution flash ADC), 디지털-아날로그 변환기, 그리고 잔류 증폭기(residue amplifier)를 포함한다. 상기 다단 또는 파이프라인드 아날로그-디지털 변환기의 가장 큰 이점은 각 단의 동작 전류로 인한 높은 처리량, 면적 감소 그리고 전력 소모가 줄어든다는 것이다. Flash analog-to-digital converters, however, suffer from increased power dissipation, area, and input capacitance. Multistep or pipelined analog-to-digital converters, on the other hand, are connected in series in two or more stages. Each stage includes a sample and hold amplifier, a low-resolution flash ADC, a digital-analog converter, and a residual amplifier. The biggest advantage of the multistage or pipelined analog-to-digital converter is that the high throughput, area reduction and power consumption due to the operating current of each stage are reduced.
도 1은 파이프라인드 아날로그-디지털 변환기의 구성을 보여주는 블록도이다.1 is a block diagram showing the configuration of a pipelined analog-to-digital converter.
파이프라인드 아날로그-디지털 변환기는 멀티플라잉 디지털-아날로그 변환기 (Multiplying Digital to Analog Converter; MDAC)(110, 130, 150), 플래시 아날로그-디지털 변환기 (Analog-Digital Converter; ADC) (120, 140, 160, 180), 교정 및 데이터 출력부(190)로 구성된다. 상기 교정 및 데이터 출력부(190)에는 플래시 아날로그-디지털 변환기 (120, 140, 160, 180)로부터 출력되는 데이터가 입력되어, 교정된 디지털 데이터가 출력된다.Pipelined analog-to-digital converters include Multiplying Digital to Analog Converter (MDAC) (110, 130, 150), Flash Analog-to-Digital Converter (ADC) (120, 140, 160). , 180), calibration and data output unit 190. The data output from the flash analog-to-digital converters 120, 140, 160, and 180 are input to the calibration and data output unit 190, and the corrected digital data is output.
도 1을 참조하면, 아날로그 신호(AI1)가 제 1 ADC(120) 및 제 1 MDAC(110)로 입력된다. 제 1 ADC(120)는 상기 아날로그 신호(AI1)를 디지털 데이터로 변환시켜 교정 및 데이터 출력부(190)의 제 1 입력단(d1)으로 전달함과 동시에 제 1 MDAC(110)로도 전달한다. 제 1 MDAC(110)는 상기 입력된 아날로그 신호(AI1)와 제 1 ADC(120)로부터 출력되는 디지털 데이터(DDI1)를 비교 및 그 차를 증폭하여 아날로그 신호(AI2)를 출력한다. Referring to FIG. 1, an analog signal AI1 is input to a first ADC 120 and a first MDAC 110. The first ADC 120 converts the analog signal AI1 into digital data and transmits the analog signal AI1 to the first input terminal d1 of the calibration and data output unit 190, and also to the first MDAC 110. The first MDAC 110 compares the input analog signal AI1 with the digital data DDI1 output from the first ADC 120 and amplifies the difference to output the analog signal AI2.
계속해서, 상기 제 1 MDAC(110)로부터 출력된 아날로그 신호(AI2)는 제 2 ADC(140) 및 제 2 MDAC(130)에 입력된다. 마찬가지로 제 2 ADC (140)는 상기 아날로그 신호(AI2)를 디지털 데이터 (DDI2)로 변환시켜 교정 및 데이터 출력부(190)의 제 2 입력단(d2)으로 전달함과 동시에 제 2 MDAC(130)로도 전달한다. 제 2 MDAC(130)은 상기 입력된 아날로그 신호(AI2)와 제 2 ADC(140)로부터의 디지털 데이터(DDI2)의 차를 증폭하여 아날로그 신호(AI3)를 출력한다.Subsequently, the analog signal AI2 output from the first MDAC 110 is input to the second ADC 140 and the second MDAC 130. Similarly, the second ADC 140 converts the analog signal AI2 into digital data DDI2 and transfers the analog signal AI2 to the second input terminal d2 of the calibration and data output unit 190, and also to the second MDAC 130. To pass. The second MDAC 130 amplifies the difference between the input analog signal AI2 and the digital data DDI2 from the second ADC 140 and outputs the analog signal AI3.
상기 아날로그 신호(AI3)는 다음 단의 제 3 MDAC(150)와 제 3 ADC(160)에 둘 다 입력된다. 그 결과, 상기 제 3 MDAC(150)는 아날로그 신호(AI4)를 출력하고, 상기 제 3 AD (160)는 상기 아날로그 신호(AI3)를 디지털 데이터(DDI3)로 변환하여 교정 및 데이터 출력부(190)의 제 3 입력단(d3)으로 전달한다. 제 3 MDAC(150)는 상기 AI3과 DDI3의 차를 증폭하여 아날로그 신호(AI4)를 출력한다. 상기 아날로그 신호(AI4)는 제 4 ADC(180)에 입력되고, 상기 제 4 ADC(180)는 상기 아날로그 신호(AI4)를 디지털 데이터 값으로 변환하여 교정 및 데이터 출력부(190)의 제 4 입력단(d4)으로 출력한다.The analog signal AI3 is input to both the third MDAC 150 and the third ADC 160 of the next stage. As a result, the third MDAC 150 outputs an analog signal AI4, and the third AD 160 converts the analog signal AI3 into digital data DDI3 to calibrate and output the data 190. To the third input terminal (d3). The third MDAC 150 amplifies the difference between AI3 and DDI3 and outputs an analog signal AI4. The analog signal AI4 is input to the fourth ADC 180, and the fourth ADC 180 converts the analog signal AI4 into a digital data value to correct the fourth input of the calibration and data output unit 190. Output to (d4).
이와 같이 교정 및 데이터 출력부(190)로 입력된 데이터는 제 1의 입력단(d1)으로 입력된 데이터를 기준으로 제 2 내지 제 4의 입력단(d2∼d4)으로 입력된 데이터를 교정 처리한 후 디지털 데이터(DO)를 출력한다.As described above, the data input to the calibration and data output unit 190 corrects the data input to the second to fourth input terminals d2 to d4 based on the data input to the first input terminal d1. Output digital data DO.
도 2는 도 1에 도시된 파이프라인드 아날로그 디지털 변환기에 일반적으로 사용되는 4-비트 MDAC의 구성을 보여주는 회로도이다.FIG. 2 is a circuit diagram showing the configuration of a 4-bit MDAC generally used in the pipelined analog-to-digital converter shown in FIG.
도 2를 참조하면, 4-비트 MDAC는 제 1 커패시터 어레이(capacitor array)( pC1 ~ pC15), 제 2 커패시터 어레이( nC1 ~ nC15), 피드백 커패시터들( pCfb2, pCfb1, nCfb2, nCfb1), 제 1 선택 회로(PS1 ~ PS15), 제 2 선택 회로(NS1 ~ NS15) 그리고 연산 증폭기(OP Amp)를 포함한다.Referring to FIG. 2, a 4-bit MDAC includes a first capacitor array ( p C1 to p C15), a second capacitor array ( n C1 to n C15), and feedback capacitors ( p Cfb2, p Cfb1, n Cfb2, n Cfb1, first selection circuits PS1 to PS15, second selection circuits NS1 to NS15, and operational amplifiers OP Amp.
제 1 커패시터 어레이를 구성하는 커패시터들( pC1 ~ pC15)은 각각 제 1 선택 회로를 구성하는 스위치들(PS1 ~ PS15)의 출력 단자에 접속되어 있다. 한편, 제 2 커패시터 어레이를 구성하는 커패시터들( nC1 ~ nC15)은 각각 제 2 선택 회로를 구성하는 스위치들(NS1 ~ NS15)의 출력 단자에 접속되어 있다.Capacitors p C1 to p C15 constituting the first capacitor array are connected to output terminals of the switches PS1 to PS15 constituting the first selection circuit, respectively. Meanwhile, capacitors n C1 to n C15 constituting the second capacitor array are connected to output terminals of the switches NS1 to NS15 constituting the second selection circuit, respectively.
MDAC는 고정된 피드백 커패시터(fixed feedback capacitor)를 사용하는지, 아니면 재정렬 피드백 커패시터(re-arrangement feedback capacitor)를 사용하는지에 따라 분별이 가능하다. 도 2에 도시된 MDAC는 한 개의 고정된 피드백 커패시터와, 한 개의 재정렬된 피드백 커패시터를 사용하는 구조이다.MDAC can be classified according to whether it uses a fixed feedback capacitor or a re-arrangement feedback capacitor. The MDAC shown in FIG. 2 is a structure using one fixed feedback capacitor and one rearranged feedback capacitor.
커패시터 어레이에는 이진-가중 커패시터 어레이(binary-weighted capacitor array)나 유닛 커패시터 어레이(unit capacitor array)가 사용된다. 상기 유닛 커패시터 어레이가 이진-가중 커패시터 어레이보다 부정합(mismatch)을 더 작게 할 수 있기 때문에 더욱 효율적이다. 상기 연산 증폭기의 입출력은 단일-입력 단일-출력(single-in single-out) 보다 차동-입력 차동-출력(differential-in differential-out)을 사용하는 것이 오프셋(offset)에 의한 영향을 줄이는데 효과적이다.The capacitor array may be a binary-weighted capacitor array or a unit capacitor array. The unit capacitor array is more efficient because it can make the mismatch smaller than the binary-weighted capacitor array. The input and output of the op amp are more effective in reducing the effects of offset by using differential-in differential-out than single-in single-out. .
계속해서 도 3a 및 도 3b를 참조하여, 상기 MDAC의 동작을 설명한다.3A and 3B, the operation of the MDAC will be described.
우선, 도 3a는 샘플링 모드(sampling mode)시 MDAC의 구성을 보여주는 회로도이다. 상기 MDAC는 제 1 커패시터 어레이(unit capacitor array)( pC1 ~ pC17), 제 2 커패시터 어레이( nC1 ~ nC17) 그리고 연산 증폭기(OP Amp)를 포함한다. 상술한 바와 같은 구성을 갖는 MDAC는 첫 번째 클럭이 발생할 때, 커패시터에 아날로그 입력 신호를 샘플링한다.First, FIG. 3A is a circuit diagram illustrating a configuration of MDAC in a sampling mode. The MDAC includes a first capacitor array ( p C1 to p C17), a second capacitor array ( n C1 to n C17), and an operational amplifier (OP Amp). The MDAC with the configuration as described above samples the analog input signal to the capacitor when the first clock occurs.
도 3b는 홀딩 모드(holding mode)시 MDAC의 구성을 보여주는 회로도이다. 상기 MDAC는 제 1 커패시터 어레이(capacitor array)( pC1 ~ pC15), 제 2 커패시터 어레이( nC1 ~ nC15), 피드백 커패시터들( pCfb2, pCfb1, nCfb2, nCfb1) 그리고 연산 증폭기(OP Amp)를 포함한다. 상술한 바와 같은 구성을 갖는 MDAC는 두 번째 클럭이 발생할 때, 아날로그-디지털 변환기로부터 입력되는 디지털 데이터에 의해 스위치들을 포지티브 기준 전압( pVref)과 네거티브 기준 전압( nVref)에 선택적으로 스위치 온 되어 아날로그 신호와 디지털 화된 데이터 값과의 차이인 잔류 전압(Residue voltage)을 증폭하게 된다.3B is a circuit diagram illustrating a configuration of MDAC in a holding mode. The MDAC includes a first capacitor array ( p C1 to p C15), a second capacitor array ( n C1 to n C15), feedback capacitors ( p Cfb2, p Cfb1, n Cfb2, n Cfb1) and an operational amplifier. (OP Amp). The MDAC having the above-described configuration selectively switches on the positive reference voltage ( p Vref) and the negative reference voltage ( n Vref) by digital data input from the analog-to-digital converter when the second clock occurs. It amplifies the residual voltage, which is the difference between the analog signal and the digitized data value.
도 3a 및 도 3b를 참조하여, 샘플링 모드 및 홀딩 모드에서의 전하 방정식(charge equation)을 구하면 다음과 같다.3A and 3B, the charge equations in the sampling mode and the holding mode are as follows.
우선, 샘플링 모드에서 전하 방정식은 [수학식 1]과 같다.First, in the sampling mode, the charge equation is shown in [Equation 1].
[수학식 1][Equation 1]
홀딩 모드에서 MDAC의 전하 방정식은 [수학식 2]와 같다.In the holding mode, the charge equation of MDAC is shown in [Equation 2].
[수학식 2][Equation 2]
상기 [수학식 1] 및 [수학식 2]에서 Va, Vb, Vc, Vd, Ve, Vci 등은 [수학식 3]과 같다.In Equations 1 and 2, V a , V b , V c , V d , V e , and V ci are the same as in [Equation 3].
[수학식 3][Equation 3]
상기 수학식에서 Di는 플래시 아날로그-디지털 변환기들(120, 140, 160)에서 MDAC들(110, 130, 150)로 출력하는 디지털 데이터이다. Vos는 연산 증폭기의 입력에 존재하는 오프셋(offset) 전압을 의미한다. Ctot는 토탈 커패시턴스(total capacitance)를 의미하며, Cfb는 홀딩 모드에서 피드백 패스에 연결되는 커패시턴스 값이다. Ci는 플래시 아날로그-디지털 변환기들(120, 140, 160)에서 MDAC들(110, 130, 150)로 출력되는 디지털 데이터 Di에 연결된 커패시터의 커패시턴스이다. Ccml과 Cpara는 각각 샘플링 모드에서 공통 모드(common mode)에 연결되는 커패시턴스와 기생 커패시턴스(parasitic capacitance)를 나타낸다.In the above equation, Di is digital data outputted from the flash analog to digital converters 120, 140, and 160 to the MDACs 110, 130, and 150. V os means the offset voltage present at the input of the op amp. C tot refers to total capacitance, and C fb is a capacitance value connected to the feedback path in the holding mode. C i is the capacitance of the capacitor connected to the digital data Di output from the flash analog to digital converters 120, 140, 160 to the MDACs 110, 130, 150. Ccml and Cpara represent capacitances and parasitic capacitances connected to a common mode in sampling mode, respectively.
각 식에서 변수의 앞에 붙는 p, n은 포지티브 포트(positive port)와 네거티브 포트(negative port)를 의미한다. 아날로그 신호( pVin, nVin) 입력과 기준 전압( pVref, nVref) 그리고 오프셋 전압을 제외하면 두 포트가 정확히 같은 방식으로 동작하므로 하나의 수식으로 각각의 포트의 전하 방정식을 하나의 수식으로 나타내기 위하여 첨자를 부가하였다.In each expression, p and n in front of variables mean positive port and negative port. Except for the analog signal ( p Vin, n Vin) input, the reference voltage ( p Vref, n Vref), and offset voltage, the two ports operate in exactly the same way. Subscripts were added to indicate.
상기 두 전하 방정식의 해를 구하려면 뉴턴-랩슨(Newton-Rhapson) 법과 같은 반복법을 적용해야 하나, 커패시터의 전압 계수를 '0'이라고 가정하면 전하 방정식을 [수학식 4]와 같이 표현할 수 있다.In order to solve the above two charge equations, it is necessary to apply a repetition method such as Newton-Rhapson method. However, assuming that the voltage coefficient of the capacitor is '0', the charge equation can be expressed as [Equation 4].
[수학식 4][Equation 4]
커패시터 어레이의 부정합이 플래시 아날로그-디지털 변환기의 출력에 무관하게 MDAC의 출력에 항상 동일한 양으로 나타난다면 부정합은 오프셋과 동일하게 다룰 수 있을 것이다. 그러나, 상기 [수학식 4]의 덧셈항(x)에 나타난 바와 같이, 플래시 아날로그-디지털 변환기의 출력에 따른 기준 전압이 바뀌면서 출력이 다르게 나타나고, 이것이 MDAC의 출력을 비선형(nonlinear)으로 만든다. 그 결과, 비선형 출력 이후의 스태이지들도 비선형적인 값을 출력하게 되어 결국 교정 및 데이터 출력부(190)로부터 출력되는 디지털 출력 D0에 까지 영향을 미친다. 이것은 MDAC의 성능을 저하시키는 요인이 된다.If the mismatch of the capacitor array always appears in the same amount at the output of the MDAC, regardless of the output of the flash analog-to-digital converter, the mismatch can be treated as the offset. However, as shown in the addition term (x) of Equation 4, the output appears different as the reference voltage according to the output of the flash analog-to-digital converter changes, which makes the output of the MDAC nonlinear. As a result, the stages after the nonlinear output also output a nonlinear value, which in turn affects the digital output D0 output from the calibration and data output unit 190. This is a factor that degrades the performance of MDAC.
부정합의 대부분은 [수학식 4]에서 분자의 처음 두 항에 나타나는데, 로 부정합을 표현하고,의 관계를 이용하여 출력에 영향을 미치게 되는 부정합을 [수학식 5]와 같이 정리할 수 있다.Most of the mismatches appear in the first two terms of the molecule in Equation 4. To express mismatch, By using the relation of, the mismatch affecting the output can be arranged as shown in [Equation 5].
[수학식 5][Equation 5]
상기 [수학식 5]에서 우변 첫 항과 덧셈항 내의 일부는 부정합과 관계가 없으며, 실제 직접적으로 출력에 나타나는 부정합의 양을 다음 [수학식 6]에 M으로 정의한다.In Equation 5, some of the first term in the right side and the addition term are not related to mismatches, and the amount of mismatches actually appearing in the output is defined as M in Equation 6 below.
[수학식 6][Equation 6]
커패시터의 인덱스인 'i'를 X 축으로 하고, Ci를 Y 축으로 하여 커패시터 어레이의 부정합 패턴(mismatch pattern)을 보면, 포지티브 포트와 네거티브 포트 각각의 부정합 패턴은 보통 공정상 비슷한 그래디언트 부정합(gradient mismatch)을 갖게 된다. 커패시터 어레이의 부정합 패턴이 도 4에 도시되어 있다.Looking at the mismatch pattern of the capacitor array, with the index of the capacitor 'i' on the X axis and Ci on the Y axis, the mismatch pattern for each of the positive and negative ports is usually a similar gradient mismatch in the process. ). The mismatch pattern of the capacitor array is shown in FIG.
다시 도 2를 참조하여, 상기 두 포트의 부정합 패턴이 동일할 때 [수학식 6]을 유도해 보면 [수학식 8]과 같은 결과를 얻을 수 있다. 다음 [수학식 7]은 유도에 필요한 관계를 정리한 것이다.Referring back to FIG. 2, when Equation 6 is derived when the mismatching patterns of the two ports are the same, the same result as Equation 8 can be obtained. Equation 7 summarizes the relationship necessary for derivation.
[수학식 7][Equation 7]
[수학식 8][Equation 8]
상기 [수학식 8]의 첫 번째 항은 부정합이 평균되므로 그 값이 매우 작아 비선형성에 크게 영향을 미치지 않고, 두 번째 항이 비선형성의 주원인이 된다.Since the first term of Equation 8 has an average mismatch, its value is very small and does not significantly affect nonlinearity, and the second term is a main cause of nonlinearity.
입력에 램프(ramp) 파형을 주었을 때를 가정하면, Di가 변하지 않아도 입력이 증가함에 따라 첫 항에 의해 부정합 양이 미세하게 증가한다. 플래시 아날로그-디지털 변환기가 MDAC로 써모메터 코드(thermometer code) 형태의 출력을 넘겨주기 때문에 두 번째 항에 의해서 Di가 변할 때마다 각 커패시터의 부정합을 적분한 형태로 부정합 양이 변화한다. 그 결과 도 5에 도시된 바와 같은 ILE(Integral Linearity Error) 파형을 갖게 된다.Assuming a ramp waveform at the input, even if Di does not change, the amount of mismatch increases slightly by the first term as the input increases. Since the flash analog-to-digital converter passes the output in the form of a thermometer code to the MDAC, each time Di changes by the second term, the amount of mismatch changes to integrate the mismatch of each capacitor. As a result, an ILE (Integral Linearity Error) waveform as shown in FIG. 5 is obtained.
다른 방법으로, 즉, 두 포트의 부정합 패턴이 상하 대칭인 경우, [수학식 6]을 유도해 보면 [수학식 9]와 같은 결과를 얻을 수 있다.In another way, That is, when the mismatching pattern of the two ports is vertically symmetrical, a result as shown in [Equation 9] can be obtained by inducing [Equation 6].
[수학식 9][Equation 9]
두 포트의 부정합 패턴이 상하 대칭인 경우, 커패시터의 부정합은 출력에서 평균된 형태로 나타난다. 램프 파형의 신호를 인가할 때, 상기 평균된 부정합 값을 증폭하는 써메이션 항의 계수 부분은 입력 신호에 비례하여 증가하면서 거의 '0'에 가까운 값이 된다. 이러한 경우의 ILE 곡선이 도 6에 도시되어 있다.If the mismatch pattern of the two ports is symmetrical, the mismatch of the capacitors appears as averaged at the output. When applying a ramp waveform signal, the coefficient portion of the summation term, which amplifies the averaged mismatch value, increases in proportion to the input signal, becoming a value near zero. The ILE curve in this case is shown in FIG.
부정합 패턴이 상하 대칭인 경우에는 상술한 바와 같은 큰 장점을 가질 수 있지만, 실제적으로 커패시터 어레이에 그러한 부정합 패턴이 나타나는 경우는 드물다. 더욱이 부정합 패턴이 상하 대칭으로 나타나도록 공정을 유도하는 것이 현실성이 없으므로, 이러한 경우는 개념적인 가능성에 그친다.When the mismatch pattern is symmetrical, it may have a great advantage as described above, but in practice, such mismatch pattern rarely appears in the capacitor array. Moreover, it is not practical to induce a process so that mismatch patterns appear symmetrically, so this is only a conceptual possibility.
또다른 방법으로, 도 2에 도시된 제 1 선택 회로와 제 2 선택 회로를 구성하는 스위치들을 랜덤(random)하게 섞어 구성하는 방법이 사용되었다. 이러한 방법은 DLE가 랜덤한 값을 갖도록 하여 ILE가 누적되지 않도록 하고 오히려 ILE 값을 감소시키는 효과가 있다. 그러나, 커패시턴스의 부정합 양이 가장 큰 커패시터가 연속적으로 선택되는 경우, DLE가 종래보다 커질 수 있는 가능성을 지닌다.As another method, a method of randomly mixing the switches constituting the first selection circuit and the second selection circuit shown in FIG. 2 was used. This method has an effect that the DLE has a random value so that the ILE does not accumulate and rather reduces the ILE value. However, when capacitors having the largest mismatch amount of capacitance are selected continuously, there is a possibility that the DLE can be larger than that in the prior art.
상술한 바와 같은 방법들은 모두 멀티플라잉 디지털-아날로그 변환기의 커패시터 어레이의 부정합에 의한 비선형성을 포함하는 문제가 있었다.All of the methods described above have had problems involving nonlinearity due to mismatch of capacitor arrays of multiplying digital-to-analog converters.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 멀티플라잉 디지털-아날로그 변환기의 커패시터 어레이의 부정합에 의해 발생하는 비선형성을 줄일 수 있는 파이프라인드 아날로그-디지털 변환기를 제공하는데 있다.Accordingly, an object of the present invention has been proposed to solve the above-mentioned problems, and to provide a pipelined analog-to-digital converter that can reduce the nonlinearity caused by the mismatch of the capacitor array of the multiplying digital-to-analog converter. have.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 포함하여, 아날로그 입력 신호를 N 비트의 디지털 데이터로 변환시켜 출력하는 파이프라인드 아날로그-디지털 변환기의 상기 멀티플라잉 디지털-아날로그 변환기는: 제 1 기준 전압이 인가되는 제 1 기준 단자와; 제 2 기준 전압이 인가되는 제 2 기준 단자와; 전단의 아날로그-디지털 변환기로부터 입력되는 제 1 디지털 데이터의 최하위 비트부터 최상위 비트에 대응하는 2N 개의 유닛 커패시터들과 두 개의 고정 커패시터를 구비하는 제 1 커패시터 어레이와; 상기 제 1 디지털 데이터에 응답하여, 상기 제 1 유닛 커패시터들의 일단을 상기 제 1 및 제 2 기준 단자와 연결하는 2N 개의 스위치들을 구비하는 제 1 선택 수단과; 전단의 아날로그-디지털 변환기로부터 입력되는 제 2 디지털 데이터의 최하위 비트부터 최상위 비트에 대응하는 2N 개의 유닛 커패시터들과 두 개의 고정 커패시터를 구비하는 제 2 커패시터 어레이와; 상기 제 2 디지털 데이터에 응답하여, 상기 제 2 유닛 커패시터들의 일단을 상기 제 1 및 제 2 기준 단자와 연결하는 2N 개의 스위치들을 구비하는 제 2 선택 수단 및; 상기 제 1 유닛 커패시터들의 타단과 접속되는 제 1 입력 단자와 상기 제 2 유닛 커패시터들의 타단과 접속되는 제 2 입력 단자를 구비하고, 외부 아날로그 입력 신호를 디지털화한 값과 상기 아날로그 신호의 차를 증폭하여 제 1 및 제 2 출력 단자로 출력하는 연산 증폭기를 포함하되, 상기 제 1 및 제 2 디지털 데이터는 서로 상보적인 값을 갖고, 상기 제 2 스위치들은 상기 제 1 스위치들과 상보적으로 상기 제 2 유닛 커패시터들의 일단에 접속된다.According to a feature of the present invention for achieving the object of the present invention as described above, including a multiplying digital-to-analog converter and an analog-to-digital converter, the pipeline for converting the analog input signal into N-bit digital data and output The multiplying digital-to-analog converter of the analog-to-digital converter comprises: a first reference terminal to which a first reference voltage is applied; A second reference terminal to which a second reference voltage is applied; 2 N corresponding to the most significant bit from the least significant bit of the first digital data input from the preceding analog-to-digital converter A first capacitor array having two unit capacitors and two fixed capacitors; 2 N connecting one end of the first unit capacitors with the first and second reference terminals in response to the first digital data. First selecting means having three switches; 2 N corresponding to the most significant bit from the least significant bit of the second digital data input from the preceding analog-to-digital converter A second capacitor array having two unit capacitors and two fixed capacitors; 2 N connecting one end of the second unit capacitors with the first and second reference terminals in response to the second digital data. Second selection means having three switches; And a first input terminal connected to the other end of the first unit capacitors and a second input terminal connected to the other end of the second unit capacitors, and amplifying a difference between the digitized value of an external analog input signal and the analog signal. An operational amplifier for outputting to first and second output terminals, wherein the first and second digital data have complementary values to each other, and the second switches are complementary to the first switches; Is connected to one end of the capacitors.
바람직한 실시예에 있어서, 제 1 구간 동안에, 상기 제 1 제 2 유닛 커패시터들의 일단은 외부 아날로그 입력 신호가 인가되는 제 1 및 제 2 단자에 각각 접속되고, 제 2 구간 동안에, 상기 제 1 및 제 2 유닛 커패시터들의 일단은 상기 제 1 및 제 2 스위치들에 각각 접속된다.In a preferred embodiment, during the first interval, one end of the first second unit capacitors is connected to first and second terminals to which an external analog input signal is applied, respectively, and during the second interval, the first and second One end of the unit capacitors is connected to the first and second switches, respectively.
바람직한 실시예에 있어서, 상기 제 1 커패시터 어레이의 고정 커패시터들의 타단은 제 2 구간동안에 상기 연산 증폭기의 제 1 출력 단자에 연결되고, 상기 제 2 커패시터 어레이의 고정 커패시터들의 타단은 제 2 구간동안에 상기 연산 증폭기의 제 2 출력 단자에 연결되어 출력을 피드백한다.In a preferred embodiment, the other end of the fixed capacitors of the first capacitor array is connected to the first output terminal of the operational amplifier during a second period, and the other end of the fixed capacitors of the second capacitor array is operated during the second period. It is connected to the second output terminal of the amplifier to feed back the output.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 멀티플라잉 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 포함하여, 아날로그 입력 신호를 N 비트의 디지털 데이터로 변환시켜 출력하는 파이프라인드 아날로그-디지털 변환기의 상기 멀티플라잉 디지털-아날로그 변환기는: 제 1 기준 전압이 인가되는 제 1 기준 단자와; 제 2 기준 전압이 인가되는 제 2 기준 단자와; 전단의 아날로그-디지털 변환기로부터 입력되는 제 1 디지털 데이터의 최상위 비트부터 최하위 비트에 대응하는 2N 개의 유닛 커패시터들과 두 개의 고정 커패시터를 구비하는 제 1 커패시터 어레이와; 상기 제 1 디지털 데이터에 응답하여, 상기 제 1 유닛 커패시터들의 일단을 상기 제 1 및 제 2 기준 단자와 연결하는 2N 개의 스위치들을 구비하는 제 1 선택 수단과; 전단의 아날로그-디지털 변환기로부터 입력되는 제 2 디지털 데이터의 최상위 비트부터 최하위 비트에 대응하는 2N 개의 유닛 커패시터들과 두 개의 고정 커패시터를 구비하는 제 2 커패시터 어레이와; 상기 제 2 디지털 데이터에 응답하여, 상기 제 2 유닛 커패시터들의 일단을 상기 제 1 및 제 2 기준 단자와 연결하는 2N 개의 스위치들을 구비하는 제 2 선택 수단 및; 상기 제 1 유닛 커패시터들의 타단과 접속되는 제 1 입력 단자와 상기 제 2 유닛 커패시터들의 타단과 접속되는 제 2 입력 단자를 구비하고, 외부 아날로그 입력 신호를 디지털화한 값과 상기 아날로그 신호의 차를 증폭하여 제 1 및 제 2 출력 단자로 출력하는 연산 증폭기를 포함하되, 상기 제 1 및 제 2 디지털 데이터는 서로 상보적인 값을 갖고, 상기 제 2 유닛 커패시터들은 상기 제 1 유닛 커패시터들과 상보적으로 상기 제 2 스위치들에 접속된다.According to another aspect of the present invention for achieving the object of the present invention, a pipelined analog-converting analog input signal to N-bit digital data, including a multi-flying digital-to-analog converter and an analog-to-digital converter The multiplying digital-to-analog converter of the digital converter comprises: a first reference terminal to which a first reference voltage is applied; A second reference terminal to which a second reference voltage is applied; 2 corresponding to the most significant bit to the least significant bit of the first digital data input from the preceding analog-to-digital converter.N A first capacitor array having two unit capacitors and two fixed capacitors; 2 connecting one end of the first unit capacitors with the first and second reference terminals in response to the first digital data.N First selecting means having three switches; 2 corresponding to the most significant bit to the least significant bit of the second digital data input from the preceding analog-to-digital converter.N A second capacitor array having two unit capacitors and two fixed capacitors; 2 connecting one end of the second unit capacitors with the first and second reference terminals in response to the second digital data.N Second selection means having three switches; And a first input terminal connected to the other end of the first unit capacitors and a second input terminal connected to the other end of the second unit capacitors, and amplifying a difference between the digitized value of an external analog input signal and the analog signal. An operational amplifier for outputting to the first and second output terminals, wherein the first and second digital data have complementary values to each other, and the second unit capacitors are complementary to the first unit capacitors. 2 switches are connected.
본 발명의 신규한 파이프라인드 아날로그-디지털 변환기의 멀티플라잉 디지털-아날로그 변환기는 연산 증폭기의 반전 입력 단자와 비반전 입력 단자에 접속되는 커패시터 어레이의 부정합 패턴이 좌우 대칭되도록 구성된다. 이로써, 멀티플라잉 디지털-아날로그 변환기의 선형성을 향상시킬 수 있다.The multiplying digital-to-analog converter of the novel pipelined analog-to-digital converter of the present invention is configured such that the mismatch pattern of the capacitor array connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier is symmetrical. This improves the linearity of the multiplying digital-to-analog converter.
이하 본 발명에 따른 실시예를 첨부된 도면 도 7 내지 도 10을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 7 to 10.
(제 1 실시예)(First embodiment)
도 7은 본 발명의 제 1 실시예에 따른 4-비트 MDAC의 회로 구성을 보여주는 상세 회로도이다.7 is a detailed circuit diagram showing a circuit configuration of the 4-bit MDAC according to the first embodiment of the present invention.
도 7을 참조하면, 4-비트 멀티플라잉 디지털-아날로그 변환기(MDAC)는 반전 입력 단자(inverting input terminal)와 비반전 입력 단자(non-inverting input terminal)를 갖는 연산 증폭기(OP Amp), 상기 연산 증폭기의 비반전 단자에 일단들이 병렬로 접속되는 24+1 개의 커패시터들( pC1 ~ pC15, pCfb1, pCfb2)을 포함하는 제 1 커패시터 어레이(unit capacitor array), 상기 커패시터들( pC1 ~ pC15)에 대응하는 스위치들(PS1 ~ PS15)을 구비하는 제 1 선택 회로를 포함한다. 또한, 상기 연산 증폭기의 반전 단자에 일단들이 병렬로 접속되는 24+1 개의 커패시터들( nC1 ~ nC15, nCfb1, nCfb2)을 포함하는 제 1 커패시터 어레이(unit capacitor array), 상기 커패시터들( nC1 ~ nC15)에 대응하는 스위치들(NS1 ~ NS15)을 구비하는 제 2 선택 회로를 포함한다.Referring to FIG. 7, a 4-bit multiplying digital-to-analog converter (MDAC) includes an operational amplifier (OP Amp) having an inverting input terminal and a non-inverting input terminal. A first capacitor array comprising 2 4 +1 capacitors ( p C1 to p C15, p Cfb1, p Cfb2), one end of which is connected in parallel to the non-inverting terminal of the amplifier, the capacitors ( p And a first selection circuit having switches PS1 to PS15 corresponding to C1 to p C15. In addition, a first capacitor array including 2 4 +1 capacitors ( n C1 to n C15, n Cfb1, n Cfb2) connected to the inverting terminals of the operational amplifier in parallel, the capacitor And a second selection circuit having switches NS1 to NS15 corresponding to the fields n C1 to n C15.
상기 제 2 선택 회로의 스위치들(NS1 ~ NS15)은 상기 제 1 선택 회로의 스위치들(PS1 ~ PS15)과 상보적으로 상기 제 2 커패시터 어레이의 커패시터들( pC1 ~ pC15)에 접속된다. 즉, 상기 제 2 커패시터 어레이의 제 1 커패시터( nC1)에는 제 15 스위치(NS15)가 접속되고, 제 15 커패시터( nC15)에는 제 1 스위치(NS1)가 접속된다.The switches NS1 to NS15 of the second selection circuit are connected to the capacitors p C1 to p C15 of the second capacitor array complementary to the switches PS1 to PS15 of the first selection circuit. That is, a fifteenth switch NS15 is connected to the first capacitor n C1 of the second capacitor array, and a first switch NS1 is connected to the fifteenth capacitor n C15.
본 발명의 실시예는 제 1 MDAC에 대한 것이며, 이는 다른 MDAC에서도 동일하게 일어나므로 각각의 MDAC에 대한 구체적인 설명은 생략한다.An embodiment of the present invention is for the first MDAC, which is the same for other MDACs, and thus, a detailed description of each MDAC is omitted.
먼저, 제 1 클럭이 발생하는 제 1 시점에서, 상기 제 1 유닛 커패시터들( pC1 ~ pC15)은 제 1 아날로그 신호(pVin) 입력단으로부터 입력되는 아날로그 신호를 샘플링한다. 상기 제 2 유닛 커패시터들( nC1 ~ nC15)은 제 1 아날로그 신호(nVin) 입력단으로부터 입력되는 아날로그 신호를 샘플링한다.First, at a first time point when a first clock is generated, the first unit capacitors p C1 to p C15 sample an analog signal input from a first analog signal p Vin input terminal. The second unit capacitors n C1 to n C15 sample an analog signal input from a first analog signal n Vin input terminal.
제 2 클럭이 발생하는 제 2 시점에서, 제 1 선택 수단은 아날로그-디지털 변환기로부터의 디지털 데이터(PIN[0:29])를 입력받아 제 1 기준 전압( PVref) 또는 제 2 기준 전압( nVref)을 출력한다. 그러므로, 아날로그 신호(pVin)를 디지털화한 값과 상기 아날로그 신호의 차를 증폭하여 아날로그신호( pVout)를 출력한다. 제 2 선택 수단은 아날로그-디지털 변환기로부터의 디지털 데이터(NIN[0:29])를 입력받아 제 1 기준 전압( PVref) 또는 제 2 기준 전압( nVref)을 출력한다. 아날로그 신호( nVin)를 디지털화한 값과 상기 아날로그 신호의 차를 증폭하여 아날로그신호( nVout)를 출력한다.At a second time point when the second clock is generated, the first selecting means receives the digital data PIN [0:29] from the analog-to-digital converter and receives the first reference voltage P Vref or the second reference voltage n. Vref). Therefore, an analog signal p Vout is output by amplifying the difference between the digitized value of the analog signal p Vin and the analog signal. The second selection means receives the digital data NIN [0:29] from the analog-digital converter and outputs a first reference voltage P Vref or a second reference voltage n Vref. An analog signal n Vout is output by amplifying the difference between the digitized value of the analog signal n Vin and the analog signal.
상술한 바와 같이, 제 2 선택 회로의 스위치들(NS1 ~ NS15)을 제 1 선택 회로의 스위치들(PS1 ~ PS15)과 상보적으로 상기 제 2 유닛 커패시터들( nC1 ~ nC15)에 접속하여, 즉, 두 포트의 부정합 패턴이 서로 좌우 대칭되도록 하는 경우, 출력에 나타나는 부정합 양(M)은 [수학식 10]과 같다.As described above, the switches NS1 to NS15 of the second selection circuit are connected to the second unit capacitors n C1 to n C15 complementarily to the switches PS1 to PS15 of the first selection circuit. , That is, when the mismatch patterns of the two ports are symmetric with each other, the mismatch amount M appearing in the output is expressed by Equation 10.
[수학식 10][Equation 10]
상기 [수학식 10]에서 'OUT10'은 플래시 아날로그-디지털 변환기로부터 출력되는 디지털 데이터의 10 진수 값이며, 상기 플래시 아날로그-디지털 변환기가 MDAC으로 전달하는 디지털 데이터가 써모메터 코드이기 때문에 다음 [수학식 11]과 같은 관계가 성립함을 알 수 있다.In [Equation 10] 'OUT 10 ' is a decimal value of the digital data output from the flash analog-to-digital converter, and because the digital data transmitted from the flash analog-to-digital converter to the MDAC is a thermometer code Equation 11 shows that the relationship holds.
[수학식 11][Equation 11]
두 포트의 부정합 패턴이 서로 좌우 대칭인 경우는 두 포트의 부정합 패턴이 동일한 경우와 서로 상하 대칭인 경우의 중간 형태라고 볼 수 있다. 출력에 나타나는 부정합 양은 각 커패시터가 갖는 부정합의 평균치가 된다. 램프 파형의 신호가 인가되는 경우, 입력이 연속적으로(continuous) 증가하는 반면, 출력이 계단모양으로 증가할 것이므로 일정한 증가-감소 패턴이 ILE 곡선에 반복적으로 나타날 것을 예상할 수 있다. 이러한 경우의 ILE 곡선을 도 9에 도시하였다.When the mismatching patterns of the two ports are symmetrical with each other, it may be regarded as an intermediate form when the mismatching patterns of the two ports are the same as and when they are symmetrical with each other. The amount of mismatch in the output is the average of the mismatch in each capacitor. When a signal with a ramp waveform is applied, it can be expected that a constant increase-decrease pattern will appear repeatedly in the ILE curve because the input will increase continuously while the output will increase stepwise. The ILE curve in this case is shown in FIG.
상술한 바와 같이, 제 1 커패시터 어레이에 접속되는 제 1 선택 회로의 순서와 제 2 커패시터 어레이에 접속되는 제 2 선택 회로의 순서가 바뀜으로서 DLE는 종래와 같은 수준으로 유지되고, ILE가 서로 상쇄된다. 또한, 두 포트의 부정합 패턴이 서로 상하 대칭인 경우보다 두 포트의 부정합 패턴이 서로 좌우 대칭인 경우는 아날로그-디지털 변환기와 MDAC의 연결을 수정함으로서 손쉽게 구현할 수 있다.As described above, the order of the first selection circuit connected to the first capacitor array and the order of the second selection circuit connected to the second capacitor array are reversed so that the DLE is maintained at the same level as before and the ILE cancels each other out. . In addition, when the mismatch patterns of the two ports are symmetrical with each other than when the mismatch patterns of the two ports are symmetric with each other, it can be easily implemented by modifying the connection of the analog-digital converter and the MDAC.
더욱이, 어레이에서 발생하는 그래디언트 패턴 자체도 부정합을 평균하여 '0'에 가까운 형태, 즉 중간 값을 기준으로 상하 대칭에 가까운 그래디언트 패턴을 가지므로 부정합에 의한 영향이 적다.Furthermore, since the gradient pattern itself generated in the array has an average of mismatches that is close to '0', that is, a gradient pattern that is close to up and down symmetry based on an intermediate value, the influence of mismatches is small.
(제 2 실시예)(Second embodiment)
도 8은 본 발명의 제 2 실시예에 따른 4-비트 MDAC의 회로 구성을 보여주는 상세 회로도이다.8 is a detailed circuit diagram showing the circuit configuration of the 4-bit MDAC according to the second embodiment of the present invention.
도 8을 참조하면, 4-비트 멀티플라잉 디지털-아날로그 변환기(MDAC)는 반전 입력 단자(inverting input terminal)와 비반전 입력 단자(non-inverting input terminal)를 갖는 연산 증폭기(OP Amp), 상기 연산 증폭기의 비반전 단자에 일단들이 병렬로 접속되는 24+1 개의 유닛 커패시터들( pC1 ~ pC15, pCfb1, pCfb2)을 포함하는 제 1 커패시터 어레이, 상기 유닛 커패시터들( pC1 ~ pC15)에 대응하는 스위치들(PS1 ~ PS15)을 구비하는 제 1 선택 회로를 포함한다. 또한, 상기 연산 증폭기의 반전 단자에 일단들이 병렬로 접속되는 24+1 개의 유닛 커패시터들( nC1 ~ nC15, nCfb1, nCfb2)을 포함하는 제 1 커패시터 어레이, 상기 커패시터들( nC1 ~ nC15)에 대응하는 스위치들(NS1 ~ NS15)을 구비하는 제 2 선택 회로를 포함한다.Referring to FIG. 8, a 4-bit multiplying digital-to-analog converter (MDAC) includes an operational amplifier (OP Amp) having an inverting input terminal and a non-inverting input terminal. A first capacitor array comprising 2 4 +1 unit capacitors p C1 to p C15, p Cfb1, p Cfb2, one end of which is connected in parallel to the non-inverting terminal of the amplifier, the unit capacitors p C1 to p And a first selection circuit having switches PS1 to PS15 corresponding to C15). In addition, a first capacitor array including 2 4 +1 unit capacitors n C1 to n C15, n Cfb1, n Cfb2, one end of which is connected in parallel to the inverting terminal of the operational amplifier, the capacitors n C1 n includes a second selection circuit having switches NS1 to NS15 corresponding to C15.
제 2 실시예에서, 상기 제 2 선택 회로의 스위치들(NS1 ~ NS15)은 상기 제 1 선택 회로의 스위치들(PS1 ~ PS15)과 동일하게 상기 제 2 커패시터 어레이의 커패시터들( pC1 ~ pC15)에 접속된다. 그러나, 제 2 유닛 커패시터들은 제 1 유닛 커패시터들과 상보적으로 배열된다. 즉, 상기 제 2 커패시터 어레이의 제 1 커패시터( nC1)는 제 15 스위치(NS15)와 접속되고, 제 15 커패시터( nC15)는 제 1 스위치(NS1)와 접속된다.In the second embodiment, the switch of the second selecting circuit (NS1 ~ NS15) are capacitors in the same manner as the second capacitor array and wherein the switches of the first selection circuit (PS1 ~ PS15) (p C1 ~ p C15 ) Is connected. However, the second unit capacitors are arranged complementarily with the first unit capacitors. That is, the first capacitor n C1 of the second capacitor array is connected to the fifteenth switch NS15, and the fifteenth capacitor n C15 is connected to the first switch NS1.
따라서, 제 2 실시예에 따른 MDAC는 도 7에 도시된 제 1 실시예의 MDAC와 동일한 동작을 수행하므로 상세한 설명은 생략한다. 또한, 출력에 나타나는 부정합 양(M) 또한 도 9에 도시된 바와 동일하다.Therefore, since the MDAC according to the second embodiment performs the same operation as the MDAC of the first embodiment shown in FIG. In addition, the mismatch amount M appearing in the output is also the same as that shown in FIG.
도 4 내지 도 6 및 도 9, 10에 도시된 테스트 결과는 8-비트 파이프라인 아날로그-디지털 변환기의 동작을 모델링한 PC 용 소프트웨어에 의해 얻어졌으며, 다른 비선형 요인은 모두 이상적인(ideal) 상태로 하여 부정합에 의한 영향만을 테스트하였다.The test results shown in FIGS. 4-6 and 9, 10 were obtained by software for the PC modeling the operation of an 8-bit pipelined analog-to-digital converter, with all other nonlinear factors in an ideal state. Only the effects of mismatches were tested.
[표 1]TABLE 1
상기 [표 1]에 나타난 이상적인 커패시터의 경우는 연산 증폭기의 이득(gain)을 무한대가 아닌 실제적인 값 80dB로 설정하고, 각 스테이지의 MDAC 출력을 정상 상태의 값이 아닌 연산 증폭기의 유닛 이득 밴드폭(unit-gain bandwidth)과 샘플링 속도(sampling speed)를 고려한 과도(transient) 값으로 계산하였기 때문에, DLE, ILE가 0 LSB가 아닌 0.13, 0.12 LSB로 나타났으며 개념적으로 이 값이 0 LSB에 해당한다.In the case of the ideal capacitor shown in [Table 1], the gain of the op amp is set to an actual value of 80 dB, not infinity, and the unit gain bandwidth of the op amp is not the steady state value. DLE and ILE are shown as 0.13 and 0.12 LSB instead of 0 LSB because they are calculated as transient values considering unit-gain bandwidth and sampling speed. do.
상기 [표 1]에서 'A'는 도 2에 도시된 바와 같은 종래 기술에서 연산 증폭기의 두 입력 단자의 부정합 패턴이 같을 경우를 나타내고, 'B'는 상기 두 입력 단자의 부정합 패턴이 상하 대칭일 때를 나타낸다. 그리고 'C'는 본 발명에 의해 두 입력 단자의 부정합 패턴이 좌우 대칭일 때를 나타낸 것이다.In Table 1, 'A' indicates a case where the mismatch patterns of two input terminals of an operational amplifier are the same in the prior art as shown in FIG. 2, and 'B' indicates that the mismatch patterns of the two input terminals are vertically symmetrical. Indicates the time. 'C' shows when the mismatching pattern of two input terminals is symmetrical according to the present invention.
A, B, C의 경우에 사용된 그래디언트 패턴을 도 4에 도시하였으며, 부정합 정도는 평균의 ±10%로 하였다. 사용된 패턴은 지수 함수적으로 감소하는 모양을 나타내고 있는데 거의 리니어(li near)한 직선과 같다. 감소하는 램프 형태의 직선 패턴 대신 지수 함수적인 형태의 패턴을 사용하는 이유는 직선 패턴의 경우 좌우 대칭과 상하 대칭으로 나타나는 패턴이 동일하기 때문에 입력 단자 연결을 B, C로 하는 경우의 예로 부적절하기 때문이다. 또한, 부정합 평균이 '0'이 되기 때문에 B, C 각 경우의 결과를 서로 비교할 수도 없게 되기 때문이다.Gradient patterns used in the case of A, B, and C are shown in FIG. 4, and the degree of mismatch was ± 10% of the mean. The pattern used shows an exponentially decreasing shape, almost like a linear line. The reason why the exponential pattern is used instead of the decreasing ramp pattern is because the pattern that appears in the symmetrical and up-down symmetry is the same in the case of the linear pattern, which is inappropriate as an example of the case where the input terminal connection is B or C. to be. In addition, since the mismatch average becomes '0', the results of the B and C cases cannot be compared with each other.
도 10은 종래 기술과 본 발명에 따른 MDAC의 ILE 곡선을 비교하여 보여주고 있다.Figure 10 shows a comparison of the ILE curve of the MDAC according to the prior art and the present invention.
도면에 도시된 바와 같이, 본 발명에 따른 MDAC의 ILE 곡선 'C'는 거의 '0'에 가까운 값을 나타낸다.As shown in the figure, the ILE curve 'C' of MDAC according to the present invention shows a value close to '0'.
연산 증폭기의 두 입력 단자의 부정합 패턴이 상하 대칭일 때에도 ILE 곡선 'B'가 거의 '0'에 가깝게 나타났지만 위에서 설명한 바와 같이, 실제적으로 커패시터 어레이에 부정합 패턴이 상하 대칭으로 나타나도록 구현하는 것은 어렵다.Although the ILE curve 'B' is almost close to '0' even when the mismatch patterns of the two input terminals of the op amp are vertically symmetrical, as described above, it is difficult to actually implement the mismatch pattern symmetrically in the capacitor array. .
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. In the above, the configuration and operation of the circuit according to the present invention are shown in accordance with the above description and drawings, but this is merely described, for example, and various changes and modifications are possible without departing from the spirit of the present invention. .
이상과 같은 본 발명에 의하면, 멀티플라잉 디지털-아날로그 변환기의 커패시터 어레이의 부정합에 의해 발생하는 비선형성을 줄일 수 있다. 따라서, 파이프라인드 아날로그-디지털 변환기의 성능이 향상된다.According to the present invention as described above, it is possible to reduce the nonlinearity caused by the mismatch of the capacitor array of the multiplying digital-analog converter. Thus, the performance of pipelined analog-to-digital converters is improved.
도 1은 일반적인 파이프라인드 아날로그-디지털 변환기의 블록도;1 is a block diagram of a typical pipelined analog-to-digital converter;
도 2는 도 1에 도시된 파이프라인드 아날로그 디지털 변환기에 일반적으로 사용되는 4-비트 MDAC의 구성을 보여주는 회로도;FIG. 2 is a circuit diagram showing the configuration of a 4-bit MDAC generally used in the pipelined analog-to-digital converter shown in FIG.
도 3a는 샘플링 모드(sampling mode)시 MDAC의 구성을 보여주는 회로도;3A is a circuit diagram showing a configuration of MDAC in a sampling mode;
도 3b는 홀딩 모드(holding mode)시 MDAC의 구성을 보여주는 회로도;3B is a circuit diagram showing the configuration of MDAC in a holding mode;
도 4는 커패시터 어레이의 부정합 패턴을 보여주는 도면;4 shows a mismatch pattern of a capacitor array;
도 5는 도 2에 도시된 MDAC의 ILE 파형을 보여주는 도면;5 shows an ILE waveform of the MDAC shown in FIG. 2;
도 6은 제 1 및 제 2 커패시터 어레이의 부정합 패턴이 상하 대칭일 때의 ILE 파형을 보여주는 도면;6 shows ILE waveforms when mismatch patterns of the first and second capacitor arrays are symmetrical;
도 7은 본 발명의 제 1 실시예에 따른 4-비트 MDAC의 회로 구성을 보여주는 상세 회로도;7 is a detailed circuit diagram showing a circuit configuration of the 4-bit MDAC according to the first embodiment of the present invention;
도 8은 본 발명의 제 2 실시예에 따른 4-비트 MDAC의 회로 구성을 보여주는 상세 회로도;8 is a detailed circuit diagram showing a circuit configuration of the 4-bit MDAC according to the second embodiment of the present invention;
도 9는 도 7 및 도 8에 도시된 MDAC의 ILE 파형을 보여주는 도면; 그리고9 shows an ILE waveform of MDAC shown in FIGS. 7 and 8; And
도 10은 종래 기술과 본 발명에 따른 MDAC의 ILE 곡선을 비교하여 보여주고 있다.Figure 10 shows a comparison of the ILE curve of the MDAC according to the prior art and the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings
110, 130, 150 : 멀티플라잉 디지털-아날로그 변환기110, 130, 150: Multiplying Digital-to-Analog Converter
120, 140, 160, 180 : 디지털-아날로그 변환기120, 140, 160, 180: Digital-to-Analog Converter
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