KR100486621B1 - 감광층및다중이미지패턴을이용하여물질을선택적으로노출시키는방법 - Google Patents

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Abstract

기판상에 물질을 선택적으로 노출시키는 방법이 개시된다. 이 방법은 반도체기판상에 물질을 형성하는 단계와, 상기 물질상에 감광층을 형성하는 단계와, 상기 감광층상에 상기 물질에 대한 제1의 경계부를 정의하는 제 1의 이미지 패턴을 투사하는 단계와, 제 2의 이미지 패턴이 제 1의 이미지 패턴과 부분적과 겹쳐지게 하는 한편 상기 물질에 대한 제 2의 경계부를 정의하도록, 제 1의 이미지 패턴의 투사 후에 감광층상에 제2의 이미지 패턴을 투영하는 단계와, 상기 제 1 및 제 2의 이미지 패턴에 대응하는 감광층의 부분을 제거하는 단계를 포함한다. 바람직하게는, 상기 제 1 및 제 2의 이미지 패턴은, 서로 본질적으로 동일하고 그리고 서로로부터 횡방향으로 이동한다. 이러한 방식으로, 감광층은 제1의 경계부와 제2의 경계부 사이의 물질을 가리는 한편, 제 1 및 제 2의 경계부에 인접하는 물질을 선택적으로 노출시키며, 제 1의 경계부와 제 2의 경계부 사이의 거리는 제 1의 이미지 패턴과 제 2의 이미지 패턴 사이의 겹침이 감소함에 따라 감소된다. 장점적으로, 제 1 및 제 2의 경계부는 감광층을 패터닝하는데 이용되는 프토리소그래피 시스템의 최소 분해능보다 더 밀접해질 수 있다.

Description

감광층 및 다중 이미지 패턴을 이용하여 물질을 선택적으로 노출시키는 방법
본 발명은 집적 회로 제조 방법에 관한 것으로, 특히 반도체 기판상의 물질을 선택적으로 노출시키는 것에 관한 것이다.
반도체 제조에 있어, 반도체 웨이퍼 또는 기판상에 물질의 영역을 선택적으로 노출하는데에는 포토리소그래피가 빈번히 이용된다. 전형적으로, 웨이퍼를 세정및 프리베이킹(pre-baking)하여 습기 제거 및 접촉(adhesion)을 강화시키고, 접촉 강화제를 웨이퍼 위에 적층시켜, 소량의 포토레지스트를 회전운동(spining)중인 웨이퍼상에 떨어뜨려 균일한 층이 제공되도록 하고, 웨이퍼를 소프트 베이킹(soft-baking)하여 나머지의 용제를 제거시키고, 웨이퍼를 포토리소그래피 시스템에 놓고 방사 패턴에 노출시킨 다음, 포토레지스트를 현상한다. 현상액이 조사된 영역을 제거하게되는 포지티브(positive) 포토레지스트가 통상 이용된다. 저항성을 증대시키기위해, 포토레지스트를 한층 더 하드베이킹(hard-baking)한 다음, 포토레지스트를 마스크로서 이용하여 웨이퍼에 대해 가산적 공정(예컨대, 이온 주입공정)을 행하거나 감산적 공정 (예컨대, 에칭 공정)을 행한다. 그 후, 이 포토레지스트를 벗겨낸다.
포토리소그래피 시스템은 흔히, 포토레지스트를 선택적으로 조사하기 위해, 방사원 및 렌즈를 마스크 또는 레티클과 연계하여 방사원 및 렌즈를 이용한다. 방사원은 마스크 또는 레티클을 통하여 렌즈에 투사를 행하고, 렌즈는 마스크 또는 레티클의 이미지(image)를 웨이퍼상에 포커싱(focusing)한다. 마스크는 단일 노광공정으로 패턴을 웨이퍼 전체(또는 다른 마스크)상에 전사하는데 반해, 레티클은 패턴을 웨이퍼의 단지 일부분에만 전사한다.
마스크 또는 레티클 상의 패턴을 포토레지스트가 코팅된 웨이퍼에 광학적으로 전사하는 3개의 주된 방법으로서, 접촉 프린팅(contact printing), 근접 프린팅(proximity printing) 및 투사 프린팅(projection printing)가 있다. 접촉 전사에서는, 포토레지스트가 코팅된 웨이퍼에 대고 마스크를 클램핑(clamping)한다. 비록 이 전사방법에 의해 이미지 전사 및 분해능이 최적화되지만, 접촉 프린팅 프로세스의 결과로서 마스크의 결함이 발생한다. 근접 프린팅에서는, 마스크와 포토레지스트가 짧은 거리로 이격되어 진다. 비록 근접 프린팅에 의해 상기 접촉 프린팅에서 수반되는 결함 문제를 극복할 수 있지만은, 극히 평탄한 웨이퍼 및 마스크를 필요로 한다. 투사 프린팅에서는, 마스크 또는 레티클로부터 긴 거리로 이격되어있는 포토레지스트상에 마스크 또는 레티클을 포커싱하기위해 렌즈 요소들 및 미러들을 사용한다. 투사 스캐너와 스텝 앤드 리피트 시스템을 비롯한 여러가지의 투사 프린팅 기술들이 개발되어 왔다. 투사 스캐너는 반사형 직사각형 미러를 이용, 좁은 호형 방사(narrow arc of radiation)로 웨이퍼 및 마스크를 스캔함으로써 마스크를 웨이퍼상에 투사한다. 스텝 앤드 리피트 방식(스테퍼)은, 웨이퍼의 단지 일부분에만 이미지를 투사한다. 다중 노광을 이용하여 웨이퍼 전체에 대해 레티클 패턴의 다중 이미지를 스텝 앤 리피트 한다. 이 레티클 패턴은, 렌즈에 의한 축소로 인해 웨이퍼상의 이미지 크기가 통상 2배~20배로된다. 그렇지만, 비축소(1배) 스테퍼는 보다 큰 필드를 제공하며, 그럼으로써 각 노광 마다 2개 이상의 패턴 프린팅이 가능해진다.
스텝 앤드 리피트 방식은 조사원(illumination source)으로서 수은 증기 램프를 흔히 사용한다. 수은 증기 램프에서는, 고압 수은 증기의 방전 아크가, 자외선 영역에 있어서의 몇개의 예리한 선 - I선(365 nm), H선(405 nm) 및 G선(436 nm) -을 포함하는 특성 스펙트럼(characteristic spectrum)을 방출한다. 스텝 앤드 리피트 방식은, 예를 들어, G선, I선, 이들선의 조합, 또는 깊은 UV(240 nm)를 이용하여 동작하도록 설계된다. 적절한 투사를 얻기 위해서, 하이 파워 수은 증기 램프를 이용하는데, 이 램프는 200 ~ 1,000와트를 이끌어내며 100밀리와트/㎠ 정도의 자외선 강도를 제공한다. 일부 시스템에서, 공기 분사에 의해 상기 램프를 냉각하고, 가열된 공기를 배기 팬으로 제거한다. 레티클은 전형적으로, 비교적 결함이 없는 표면과 그 방사 파장에서의 높은 광학적 투과성을 수반하는 유리로 만들어진다. 일반에 보급되어 있는 레티클 유리들에는, 소다-석회 유리, 보루실리케이트 유리 및 석영이 있다. 석영은 근자외선광 및 깊은 자외선광에 대해서, 작은 열팽창 계수와 높은 투과성을 가진다. 석영은 고가인 경향이 있지만, 고품질의 합성 석영 물질의 개발에 의해 그 가격이 저렴해 지고 있다.
일반적으로, "분해능"이라는 용어는 조밀하게 간격진 대상물들을 구별하는 광학 시스템의 능력을 나타낸다. 임의의 포토리소그래피 시스템의 최소 분해능은 그 기계가 충분히 프린팅 또는 분해를 행할 수 있는 최소 선폭 또는 공간의 치수이다. 광학적 포토리소그래피가 충분히 확립된 기술로서 현재의 장비를 이용하여 적어도 0.35미크론 만큼 낮은 서브 미크론 분해능을 구현할 수 있기 때문에 계속 주도적인 기술로서 이용되고 있기는 하지만은, 피쳐 사이즈들(feature sizes)이 0.5 미크론 이하에 가까워지고 이들 피쳐들이 1 평방 인치 이상의 웨이퍼 영역에 걸쳐서 확장됨에 따라 이를 대체할 수 있는 기술을 개발하는데 상당한 노력이 가해지고 있다. 전자빔 기술, 이온 빔 기술, 및 X선 기술들이, 광학 시스템의 한계를 뛰어넘는 패터닝의 성능을 나타내는 것으로 입증되고 있다. 전자빔 및 이온 빔은, 예컨대 제어 스테이지를 이용하여 툴(tool)아래에 웨이퍼를 위치시킴으로써, 마스크 또는 레티클을 이용하지 않고도 포토레지스트상에 이미지 패턴을 직접 기록(write)할 수 가 있다. 그러나, 이들 대안적인 방책 역시 일부 결점을 가진다. 예를 들어, 전자빔 리소그래피는 처리량(throughput)이 낮고, X선 리소그래피는 적합한 마스크를 제조하는데 어려움이 있으며, 이온 빔 리소그래피는 처리량이 낮음은 물론 신뢰성 있는 이온원을 얻는데 어려움이 있다.
따라서, 당업자들은 현재의 주도적인 기술(광학적 포토리소그래피)을 미세선영역(fine-line region)에 응용하려는 분명한 동기가 존재함을 인식한다. 만일 성공한다면, 그러한 노력은 패터닝 성능을 훨씬 양호하게 할 수 있는 잠재성을 가지는 것이다.
따라서, 0.5미크론 이하의 미세선 치수를 패터닝 하기 위해서 광학적 포토리소그래피 시스템을 이용하는 반도체 프로세스 기술에 있어서의 개선이 요구되고 있다.
[발명의 개요]
본 발명은, 반도체 기판상에 물질을 선택적으로 노출시키는 개선된 방법을 제공함으로써 상기 요구에 대처한다. 본 방법은 반도체 기판상에 물질을 형성하는 단계와; 상기 물질상에 감광층을 형성하는 단계와; 상기 감광층에 상기 물질에 대한 제1의 경계부를 정의하는 제1의 이미지 패턴을 투사하는 단계와; 상기 제1의 이미지 패턴을 투사한 후에 상기 감광층에 제2의 이미지 패턴을 투사함으로써, 상기 제2의 이미지 패턴이 상기 제1의 이미지 패턴과 부분적으로 겹침과 아울러 상기 물질에 대한 제2의 경계부를 정의하도록 하는 단계와; 상기 감광층중 상기 제 1 및 제 2의 이미지 패턴에 대응하는 부분을 제거하는 단계를 포함한다. 이러한 방식으로, 상기 감광층은 상기 제1 및 제2의 경계부에 인접하는 물질을 선택적으로 노출시키는 한편, 상기 제1의 경계부와 제2의 경계부 사이에서 상기 물질을 피복한다. 장점적으로, 상기 제1 및 제2의 경계부는 감광층을 패터닝하는데 이용되는 포토리소그래피 시스템의 최소 분해능보다 더욱 밀접하게 될 수 있다.
바람직하게, 상기 물질은 중앙 부분에 인접하여 그 양측에 위치하는 제1 및 제2의 부분을 포함하며, 제1의 경계부가 상기 제1의 부분과 중앙 부분 사이에 있고, 제2의 경계부가 상기 중앙 부분과 제2의 부분 사이에 있으며, 제1의 이미지 패턴은 중앙 부분 및 제2의 부분을 가리지 않은채 제1의 부분을 가리고, 제2의 이미지 패턴은 제1의 부분 및 중앙 부분을 가리지 않은채 제2의 부분을 가린다.
더욱 바람직하게, 상기 제1 및 제 2의 이미지 패턴은 개별적인 방사 노광 단계를 통해 형성되며, 본질적으로 서로 동일하고 서로에 관해 횡방향으로 이동된다. 이와같은 횡방향으로의 이동은 최소 선폭 영역의 일부분을 조사함으로써 최소 선폭영역의 사이즈를 감소시킨다.
상기 제 1 및 제 2의 이미지 패턴은, 먼저 레티클이 기판에 대해서 제 1의 위치에 있는 상태로 상기 레티클을 통하여 투사를 행하고, 이어서 레티클이 그 기판에 대해서 제 1의 위치로부터 횡방향으로 이동된 제2의 위치에 있는 상태로 그 레티클을 통하여 투사를 행함으로써 제공될 수 있다. 대안적으로, 상기 제1 및 제 2의 이미지 패턴은, 먼저 제 1의 방사 투과 패턴을 갖는 제 1의 레티클을 통하여 투사를 행하고, 이어서 상기 제 1의 방사 투과 패턴과 본질적으로 동일하고 그리고 횡방향으로 이동된 제 2의 방사 투과 패턴을 갖는 제 2의 레티클을 통하여 투사를 행함으로써 제공될수 도 있다. 또한, 상기 제 1 및 제 2의 이미지 패턴은 단일 좌표축을 따라 서로에 대해 이동되거나, 또는 직교하는 제1 및 제 2의 좌표축을 따라 횡방향으로 이동 될 수 있다.
본 발명은, 감광층으로서 포토레지스트를 이용하고, 그리고 선택적으로 노광및 후속해서 에칭되어야 할 물질로서 폴리 실리콘을 이용하여, 폭이 극히 좁은 게이트 전극을 형성하는데 매우 적합하다. 장점적으로, 본 발명을 이용하여 형성되는 폴리 실리콘 게이트 전극은 예를 들어 0. 2미크론 이하와 같은 극히 좁은 길이를 가질 수가 있다.
본 발명의 상기 및 기타 양상들은, 이하의 바람직한 실시예의 상세한 설명을 통하여 더욱 분명해질것이다.
이하의 바람직한 실시예의 상세한 설명은 첨부 도면과 관련하여 정독할 때 가장 잘 이해 될 수 있다.
도 1A 내지 도 1E는 본 발명의 제1의 실시예에 따른, 단일의 좌표축을 따라 서로 대해 횡방향으로 이동되는 제1 및 제2의 본질적으로 동일한 이미지 패턴을 이용해 게이트 전극을 형성하기 위한 연속 처리 단계의 평면도이다.
도 2A 내지 도 2E는 각각 도 1A 내지 도 1E의 단면도이다.
도 3A 내지 도 3B는 도 1A 내지 도 1E의 이미지 패턴을 형성하기 위한 레티클을 나타낸다.
도 4A 내지 도 4E는 본 발명의 제2의 실시예에 따른, 서로 직교하는 제1 및 제2의 좌표축을 따라 서로에 대해 횡방향으로 이동되는 제1 및 제2의 본질적으로 동일한 이미지 패턴을 이용해 게이트 전극을 형성하기 위한 연속 처리 단계의 평면도이다.
도면에 있어, 도시된 요소들은 척도를 결정하여 그려진 것은 아니며, 동일하거나 또는 유사한 요소들은 일부 도면에서 동일한 참조 번호로 나타냈다.
도 1A 내지 도 1E는 본 발명의 제1의 실시예에 따른, 단일 좌표축을 따라 서로로부터 횡방향으로 이동되는 제1 및 제2의 본질적으로 동일한 이미지 패턴을 이용하여 게이트 전극을 형성하기 위한 연속 처리 단계의 표면 평면도를 나타내며, 도 2A 내지 도 2E는 각각 도 1A 내지 도 1E의 단면도를 나타낸다.
도 1A 및 도 2A에서, 실리콘 기판(102)은 〈100〉배향 및 12 오옴-cm의 저항을 가지는 8미크론 두께의 P형 에피텍셜 표면층을 포함한다. 바람직하게는, 이 에피텍셜표면층은 P+베이스층(도시하지 않음) 상에 적층된다. 기판(102)은 집적회로제조에 매우 적합하다. O2 분위기에서 700~1000℃의 온도로 튜브 성장을 이용하여, 이산화 실리콘으로된 게이트 산화물(104)의 블랭킷층을 기판(102)의 상부 표면상에 형성한다. 게이트 산화물(104)은 30~150Å의 범위의 두께를 가진다. 이 후, 도핑되어 있지 않은 폴리 실리콘(106)의 블랭킷층을 저압 화학 증착(LPCVD)에 의해 게이트 산화물(104)의 상부 표면상에 적층한다. 폴리 실리콘(106)은 2000Å의 두께를 가진다. 바람직한 경우에, 폴리 실리콘(106)은 증착이 발생하는 그 자리에서 도핑될 수 있거나 또는 에칭되기 전에 비소를 1× 1015 ~ 5× 1015 원자/㎠ 범위의 도오즈량 및 2 ~ 50킬로일렉트론-볼트의 범위의 에너지로 주입함으로써 도핑 될 수도 있다. 그러나, 폴리 실리콘(106)은, 후속 처리 단계동안 불순물이 기판(102)에 유입될 때에 도핑하는 것이 일반적으로는 선호된다.
폴리실리콘(106)상에 포토레지스트층(108)이 놓여진다. 포토레지스트층(108)은 연속하는 층으로서 적층되어 포토리소그래피 시스템을 이용하여 선택적으로 조사된다. 이 포토리소그래피 시스템은, 예를 들어, 수은 증기 램프로부터의 I선 자외선 빛을 레티클과 결상 렌즈를 통하여 투사함으로써 포토레지스트층(108)상에 이미지 패턴(110)을 얻는 스텝 앤드 리피트 광학 투사 시스템 등이다. 이미지 패턴(110)은 내측 경계선(112)과 외측 경계선(114)을 포함한다, 내측 경계선(112a)은 내측 경계선(112b)에 인접 및 직교하고, 내측 경계선(112b)은 내측 경계선(112c)에 인접 및 직교하고, 내측 경계선(112c)은 내측 경계선(112d)에 인접 및 직교하고, 내측 경계선(112d)은 내측 경계선(112a)에 인접 및 직교한다. 마찬가지로, 외측 경계선(114a)은 외측 경계선(114b)에 인접 및 직교하고, 외측 경계선(114b)은 외측 경계선(114c)에 인접 및 직교하고, 외측 경계선(114c)은 외측 경계선(114d)에 인접 및 직교하고, 외측 경계선(114d)은 외측 경계선(114a)에 인접 및 직교한다. 내측 경계선(112a)과 (112c)는 0.4미크론 간격으로 이격되며, 내측 경계선(112b) 및 (112d)도 마찬가지이다. 외측 경계선(114a)과 (114c)는 1.2미크론 간격으로 이격되며, 외측 경계선(114b) 및 (114d)도 마찬가지이다. 포토레지스트층(108)의 영역(116)은 이미지 패턴(110)에는 노출되지 않는다. 경계선(112a)과 (112c) 사이의 영역(116)의 길이는 0.4미크론이며, 경계선(112b)과 (112d) 사이의 영역(116)의 폭은 0.4미크론이다. 마찬가지로, 경계선(112a)과 (114a)의 사이, (112b)와 (114b)의 사이, (112c)와 (114c)의 사이, 및 (112d)와 (114d) 사이에 있어서의 이미지 패턴(110)의 길이는 0.4미크론이다. 이것은, 스텝 앤드 리피트 방식에 있어서의 최소 분해능(즉 선폭 및 간격)을 나타낸다. 따라서, 영역(116)이 폴리 실리콘(106)에 대해 게이트 전극의 길이를 정의하는데 이용되고 그리고 이방성 에칭이 이용되는 경우, 게이트 길이는 0.4미크론이 된다. 그렇지만, 본 발명은 훨씬 더 좁은 게이트 길이를 제공한다.
도 1B 및 도 2B에서, 다시 스텝 앤드 리피트 방식을 이용하여 포토레지스트층(108)을 선택적으로 조사하여, 이미지 패턴(120)을 포토레지스트층(108)상에 투사 한다. 이미지 패턴(120)은, 파선으로 보인 내측 경계선(122) 및 외측 경계선(124)을 포함한다. 내측 경계선(122a)은 내측 경계선(122b)에 인접 및 직교하고, 내측 경계선(122b)은 내측 경계선(122c)에 인접 및 직교하고, 내측 경계선(122c)은 내측 경계선(122d)에 인접 및 직교하고, 내측 경계선(122d)은 내측 경계선(122a)에 인접 및 직교한다. 마찬가지로, 외측 경계선(124a)은 외측 경계선(124b)에 인접 및 직교하고, 외측 경계선(124b)은 외측 경계선(124c)에 인접 및 직교하고, 외측 경계선(124c)은 외측 경계선(124d)에 인접 및 직교하고, 외측 경계선(124d)은 외측 경계선(124a)에 인접 및 직교한다. 내측 경계선(122a)과 (122c)는 0.4미크론 간격으로 이격되며, 내측 경계선(122b) 및 (122d)도 마찬가지이다. 외측 경계선(124a)과 (124c)는 1.2미크론 간격으로 이격되며, 외측 경계선(124b) 및 (124d)도 마찬가지이다. 포토레지스트층(108)의 영역(126)은 이미지 패턴(120)에는 노출되지 않는다. 경계선(122a)과 (122c) 사이의 영역(126)의 길이는 0.4미크른이며, 경계선(122b)과 (122d)사이의 영역(126)의 폭도 마찬가지이다. 마찬가지로, 경계선(122a)과 (124a)의 사이, (122b)와 (124b)의 사이, (122C)와 (124C)의 사이, 및 (122d)와 (124d)의 사이에 있어서의 이미지 패턴(120)의 길이는 0.4미크론이다.
비교를 위해, 이미지 패턴(120)은 이미지 패턴(110)(즉, 이미지 패턴(110)에 의해 조사되는 포토레지스트층(108)의 영역)에 펼쳐진다. 그렇지만, 이미지 패턴(110)과 (120)은 개별 노광 단계를 이용하여 투사되는 것에 주목하는 것이 중요하다. 다시 말해서, 이미지 패턴(110)을 포토레지스트층(108)상에 투사하고, 그 노광을 중단하고, 이어서 이미지 패턴(120)을 포토레지스트층(108)상에 투사한다. 따라서, 이미지 패턴(110)과 (120)는 부분적으로 겹치고 있지만, 이미지 패턴(110) 과(120)은 포토레지스트층(108)상에 동시에 투사되는 것은 아니다. 게다가, 이미지 패턴(120)은, 이미지 패턴(110)과 본질적으로 동일하고 이미지 패턴(110)으로부터 x축을 따라 0.2미크론 횡방향으로 이동된다는 것이 주목된다. 예를 들어, 경계선(114a), (124a)은 0.2미크론 간격으로 이격되며, 경계선(112a),(122a),(112c)과 (124c), 및 (114c),(124c)도 마찬가지이다. 마찬가지로, 이미지 패턴(110),(120)은 y축을 따라 서로에 대해 이동되지 않기 때문에, 경계선(112b)와 (122b) 사이, (112d)와 (122d) 사이, (114b)와 (124b) 사이, 및 (114d)와 (124d) 사이에는 부분적인 겹침 및 정렬이 존재한다. 이러한 이미지 패턴(110)과 (120)의 사이에서의 겹침은, 예를 들어, 경계선(112a)와 (124a) 사이의 0.2미크론의 영역, 및 경계선(114c)와 (124c)사이의 0.2미크론의 영역에서 발생한다. 중요한 사항으로서, 영역(116)과 (126)의 겹침을 나타내는 포토레지스트층(108)의 영역(128)은, 이미지 패턴(110)과 (120)모두의 밖에 있다. 실제로, 영역(128)은 경계선(114)내 또는 경계선(124)내에서 조사되지 않은채로 있는 포토레지스트층(108)의 유일한 영역이다. 경계선(112c)와 (122a) 사이의 영역 (128)의 길이는 0.2미크론이다. 또한, 영역(128)의 길이는 이미지 패턴(110)과 (120) 사이의 겹침의 함수이다. 겹침이 작으면 작을수록(경계선 (112c)가 경계선 (122a)에 가까워지는 만큼), 영역(128)은 좁아진다.
도 1C 및 도2C 에서, 포토레지스트층(108)은 현상되고, 포토레지스트층(128)은 포지티브형으로서 작용하기 때문에, 이미지 패턴(110), 이미지 패턴(120), 또는 이들 모두에 의해 조사되는 포토레지스트층(108)의 부분은 제거된다. 결과적으로, 포토레지스트층(108)은 폴리 실리콘(106)의 부분을 선택적으로 노출시키는 개구부(130)를 포함한다. 설명을 위해, 포토레지스트(108)의 영역(128)은 폴리 실리콘(106)으로되는 제1의 부분(134), 제2의 부분(136) 및 게이트 전극(138)을 정의한다. 제1의 부분(134) 및 제2의 부분(136)은 게이트 전극 부분(138)의 양단 테두리에 인접한다. 경계부(140)(파선으로 도시됨)는 제1의 부분(134) 과 게이트 전극 부분(138) 사이에 위치되고, 경계부(142)(파선으로 도시됨)는 제2의 부분(136)과 게이트 전극 부분(138) 사이에 위치된다. 경계부(140)는 경계선(122a)과 정렬되고, 경계부(142)는 경계선(112c)과 정렬됨을 알 수 있다. 이렇게 해서, 폴리 실리콘(106)으로된 제1의 부분(134) 및 제2의 부분(136)이 포토레지스트층(108)의 개구부(130)에 의해 노출된다.
도 1D 및 도 2D 에서, 폴리 실리콘(106)에 대해 높은 선택성을 가지는 이방성 드라이 에칭이 개구부(130)를 통해 가해진다. 포토레지스트층(108)은 게이트 전극 부분(138)을 그 에칭으로부터 보호하지만, 개구부(138)는 제1의 부분(134) 및 제2의 부분(136)을 상기 에칭에 노출시킨다. 이 결과, 상기 에칭은 제1의 부분(134)을 완전히 제거하여, 게이트 전극 부분(138)을 위한 제1의 수직 테두리부(144)를 형성하는 한편, 제2의 부분(136)을 완전히 제거하여 게이트 전극 부분(38)을 위한 제2의 수직 테두리부(146)를 형성한다. 제1의 수직 테두리부(144)는 경계선(122a)에 정렬되어 경계부(140)에 대응하는 반면, 제2의 수직 테두리부(146)는 경계선(112c)에 정렬되어 경계부(142)에 대응한다. 비륵 상기 에칭이 폴리 실리콘에 대해서 높은 선택성을 갖지만, 이산화 실리콘에 대한 선택성은 없으며 따라서 제1의 부분(134) 및 제2의 부분(136)아래의 게이트 산화물(104)은 무시할 수 있는 양으로 제거될 수 있어, 기판(102)은 영향을 받지 않는다. 장점적으로, 게이트 전극 부분(138)은 게이트-절연 전계 효과 트랜지스터(IGFET), 예를 들어 N채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 용의, 길이가 불과 0.2미크론이고, 폭이 0.4미크론인 극히 좁은 게이트 전극을 제공한다.
도 1E 및 도 2E에서, 포토레지스트층(108)을 벗김으로써, 폴리 실리콘(106)으로된 게이트 전극 부분(138) 및 나머지 에칭되지 않은 영역을 노출시킨다.
전술한 바와같이, 이미지 패턴(110) 및 (120)은 본질적으로 서로 동일하고, 서로에 대해 횡방향으로 이동된다. 도 3A 및 도 3B는 레티클(들)을 이용하여 이미지 패턴(110) 및 (120)을 형성하기 위한 대안적인 실시예를 나타낸다.
도 3A에서, 제1의 이미지 패턴(110) 및 제2의 이미지 패턴(120) 모두를 제공하기 위해 단일 레티클을 이용한다. 레티클(170)은 방사 투과 패턴(172) 및 방사 차단 패턴(174)을 포함한다. 방사 투과 패턴(172)은 제1의 이미지 패턴(110) 및 제2의 이미지 패턴(120)의 구성에 대응하는 것을 알 수 있지만, 다만, 스텝 앤드 리피트 방식은 레티클(170)과 포토레지스트층(108) 사이에 축소 렌즈를 포함하기 때문에, 방사 투과 패턴(172)의 치수는 이미지 패턴(110) 및 (112)의 치수보다 크다. 레티클(170)은 수정 베이스 위에 배치되는 크롬 패턴으로 구성된다. 이 크롬 패턴은, 방사 차단 패턴(174)을 제공하며, 방사 투과 패턴(172)를 정의하는 관통공 즉, 개구부를 포함한다. 포토레지스트층(108)상에 제1의 이미지 패턴 (110)을 형성하도록 레티클(170)을 통해 투사를 행하는 제1의 노광 단계동안, 레티클 (170)은 기판(102)에 관해서 제1의 위치 P1에 놓여진다. 이 후 방사를 중단하고, 레티클(170)을 기판(102)에 관해서 제2의 위치 P2에 재위치시킨다. 이 레티클(170)의 위치 P1으로부터 위치 P2로의 재위치는, 유사한 레티클(170)영역들로부터 연장되는 파선들 사이에서 화살표(176)로 표시하였다. 따라서, 레티클(170)을 y축이 아닌 x축을 따라 횡방향으로 이동시켜, 제2의 이미지 패턴(120)을 제1의 이미지 패턴(110)에 대하여 x축을 따라 0. 2미크론 변위시킨다. 레티클(170)이 위치 P2에 놓이면, 포토레지스트층(108)상에 제2의 이미지 패턴(120)을 형성하기 위하여, 제2의 노광 단계동안, 레티클(170)을 통해 투사를 행한다. 장점적으로, 단일 레티클을 이용하여 제1 및 제2의 이미지 패턴을 제공하기위해, 0.03미크론의 정도의 정렬 허용 오차를 가지는 스텝 앤드 리피트 방식을 이용해 레티클(170)을 재위치 시킨다(즉, 스텝핑한다).
도 3B에서, 제1의 이미지 패턴(110) 및 제2의 이미지 패턴(120)을 제공하기 위해서, 제1의 레티클 및 제2의 레티클이 각각 이용된다. 레티클(180)은 방사 투과패턴 (182)로 방사 차단 패턴(184)을 포함하며, 레티클(170)과 본질적으로 동일하다. 레티클(190)은 방사 투과 패턴(192) 및 방사 차단 패턴(194)을 포함하며, 방사투과 패턴(192) (및 따라서 방사 차단 패턴(194)은 방사 투과 패턴(182) (및 따라서 방사 차단 패턴 (184))에 대해 횡방향으로 이동되는 점을 제외하고는 레티클(180)과 동일하다. 방사 투과 패턴(182)은 제1의 이미지 패턴(110)의 구성에 대응하고, 방사 투과 패턴(192)는 제2의 이미지 패턴(120)의 구성에 대응하지만, 스텝 앤드 리피트 방식은 이용되는 레티클과 포토레지스트층(108)의 사이에 축소 렌즈를 포함하기 때문에, 방사 투과 패턴(182) 및 (192)의 치수 및 그러한 사이의 변위는 이미지 패턴(110) 및 (120)의 그것보다 크다. 포토레지스트층(108)상에 제1의 이미지 패턴(110)을 형성할 수 있도록 레티클(180)을 통해 투사를 행하는 제1의 노광 단계 동안, 레티클(180)은 기판(102)에 관해서 제1의 위치에 놓여진다. 이후, 방사를 중단하고, 레티클(180)을 레티클(190)로 치환하고. 제1의 이미지 패턴(110)과 제2의 이미지 패턴(120)사이의 변위가 레티클(180) 및 (190)에 의해 제공되기 때문에, 레티클(190)은 기판(102)에 관하여 레티클(180)과 같온 위치에 놓여진다. 방사 투과 패턴(182)과 (192)의 사이의 변위는, 레티클(180) 및 (190)의 유사한 영역으로부터 연장되는 파선사이에서, 화살표(186)로 나타냈다. 따라서, 방사투과 패턴(192)을 방사 투과 패턴(182)에 대하여 y축이 아닌 x축을 따라 횡방향으로 이동시켜, 제2의 이미지 패턴(120)을 제1의 이미지 패턴(110)에 대해 x축을 따라 0.2미크론 변위시킨다. 레티클(190)이 제1의 위치에 놓여지면, 포토레지스트층(108)상에 제2의 이미지 패턴(120)을 형성하기 위하여, 제2 노광 단계동안, 레티클(190)을 통해 투사를 행한다. 2개의 레티클이 필요로 되지만은 스템 앤드 리피트 방식은 제1의 이미지 패턴과 제2의 이미지 패턴 사이에서 원하는 변위를 제공하기위해 기판에 대하여 레티클들의 상대 위치를 조정할 필요가 없는 이점이 있다.
게다가, 방사 투과 패턴(182)은 레티클(180)의 방사 투과 패턴 전체 가운데몇 안 되는 부분일 수 있고 그리고 방사 투과 패턴(192)은 레티클(190)의 방사 투과 패턴 전체 가운데 몇 안 되는 부분일 수 있기 때문에, 레티클(180) 및 (190)은 그들 사이에 다양한 양의 변위 또는 겹침을 갖는 다른 이미지 패턴들을 형성 할 수 있다. 예를 들어, 레티클(180) 및 (190)은 제1의 영역에 걸쳐서 제1 세트의 본질적으로 동일한 이미지 패턴들 간의 100%의 겹침을 이용해 길이 0.4미크론의 제1의 게이트 전극을 형성하고, 제2의 영역에 걸쳐서 제2 세트의 본질적으로 동일한 이미지패턴들 간의 75%의 겹침을 이용해 길이 0.3미크론의 제2의 게이트 전극을 형성하고, 제3의 영역에 걸쳐서 제3 세트의 본질적으로 동일한 이미지 패턴들간의 50%의 겹침을 이용해 길이 0.2미크론의 제3의 게이트 전극을 형성하고, 제4의 영역에 걸쳐서 제4 세트의 본질적으로 동일한 이미지 패턴들 간의 25% 겹침을 이용해 길이0.1미크론의 제4의 게이트 전극을 형성 할 수 있다. 레티클(180) 및 (190)에 대한 방사 투과 패턴의 상대 위치는, 수정 베이스상의 크롬 패턴의 구성을 정의하는 데이타베이스 좌표를 적절히 이동시킴으로써 조정 될 수 있다.
도 4A 내지 도 4E는, 본 발명의 제2의 실시예에 따른, 서로 직교하는 제1 및 제2의 좌표축을 따라 서로에 대해 횡방향으로 이동되는 본질적으로 동일한 제1 및 제2의 이미지 패턴을 이용해 게이트 전극을 형성하기 위한 연속 처리 단계의 평면도를 나타낸다. 제1의 실시예(도 1A 내지 도 1E)에서는, 제2의 이미지 패턴을 제1 의 이미지 패턴에 대해, 단일 좌표축을 따라 변위시킨다. 이것은 비록 극단적으로 좁은 길이의 게이트 전극을 제공할 수 있지만, 일부 응용에서는 극단적으로 좁은 폭의 게이트 전극을 제공하는 것이 바람직할지도 모른다. 제2의 실시예와 제1의 실시예 사이의 주된 차이점은, 제2의 실시예에서는 제2의 이미지 패턴이 제1의 이미지 패턴에 대해 x축 및 y축 모두를 따라 변위된다고 하는 점이다. 특별히 주목하지 않는 한, 제2의 실시예의 요소들(기판 (202), 게이트 산화물(204) 등)은 제1의 실시예의 요소(기판 (102), 게이트 산화물(104) 등)와 같으므로, 관련 요소 및 처리단계에 대한 설명은 생략한다.
도 4A에서, 포토레지스트층(208)은 폴리 실리콘(206)(도시하지 않음)상에 배치되고, 폴리 실리콘(206)은 게이트 산화물(204)(도시하지 않음) 상에 배치되며, 게이트 산화물(204)은 반도체 기판(202)(도시하지 않음)상에 배치되어 있다. 이미지 패턴(210)을 포토레지스트층(208)상에 투사한다. 이미지 패턴(210)은 내측 경계선(212a), (212b), (212c) 및 (212d)과 외측 경계선(214a), (214b), (214c) 및 (214d)을 포함한다. 경계선(212a)과 (214a)의 사이, 및 (212c)와 (214c)의 사이는 x축을 따라 0.4미크론 간격으로 이격되고, 경계선 (212b)과 (214b)의 사이 및 (212d)과 (214d)의 사이는 y축을 따라 0.4미크론 간격으로 이격된다.
도 4B에서, 이미지 패턴(220)이 포토레지스트층(208)상에 투사된다. 이미지패턴(220)(파선으로 도시됨)은 내측 경계선(222a), (222b), (222c), (222d)과 외측경계선(224a),(224b),(224c),(224d)을 포함한다. 경계선(222a)와 (224a) 및 (222c)와 (224c)는 x축을 따라 0.4미크론 간격으로 이격되고, 경계선(222b)과 (224b), 및 (222d)와 (224d)는 y축을 따라 0.4미크론 간격으로 이격된다. 따라서, 이미지 패턴(220)은, 이미지 패턴(220)이 이미지 패턴(210)으로부터 x축을 따라 0.2미크론 및 y축을 따라 0.2미크론 변위된 점을 제외하고는 이미지 패턴 (210)과 본질적으로 동일하다. 이 결과, 포토레지스트층(208)의 영역(228)은, 경계선(212c)과 (222a)의 사이에서 0.2미크론의 길이와 경계선(212d)과 (222b)의 사이에서 0.2미크론의 폭을 가진다. 이것은, 예를 들어, 경계선(112d)과 (122b)의 사이에 0.4미크론의 폭을 가지는 포토레지스트층(108)의 영역(128)과 대비 될 수 있다.
도 4 C에서, 제1의 이미지 패턴(210), 제2의 이미지 패턴(220), 또는 양쪽 모두에 의해 조사된 포토레지스트층(208)의 부분을 제거한 후, 폴리 실리콘(206)을 선택적으로 노출시키고, 도 4D에서 그 노출된 폴리 실리콘을 에칭 제거하고, 도 4E에서 포토레지스트층(208)을 벗긴다. 게이트 전극부 (238)는 0.2 미크론의 길이 및 0.2미크론의 폭을 갖는다는 점에서 이점이 있다.
물론, 이미지 패턴(210) 및 (220)은 레티클(170)을 x축 및 y축 모두를 따라 스텝핑 시킴으로써 제공될 수 있거나 또는 대안적으로 레티클(190)의 방사 투과 패턴(192)을 레티클(180)의 방사 투과 패턴(182)에 대해 x축 및 y축 모두를 따라 이동시킴으로써 제공될 수 있다.
게이트 전극(게이트 전극부(138) 또는 (238) 등)을 형성한 후, N채널 MOSFET를 위한 N형 소스/드레인 영역을 기판(102)에 형성한다. 예를 들어, 게이트 전극을 주입 마스크로서 이용하여, 1× 1013 ~ 5× 1014 원자/㎠의 범위의 도오즈량 및 2 ~ 50 킬로일렉트론-볼트의 범위의 에너지로 비소 이온 주입을 상기 구조에 대해 수행함으로써, 저농도로 도핑된 소스/드레인 영역을 형성하고, 상기 저농도로 도핑된 소스/드레인 영역을 게이트 전극에 자기 정합시킴과 아울러, 1× 1017 ~ 1× 1018 원자/㎤의 범위의 비소 농도 및 100 ~ 1500Å의 범위의 접합 깊이로 N-로 도핑하여, N형 소스/드레인 영역을 형성한다. 이 후, 300 ~ 400℃ 범위의 온도로 CVD에 의해 600 ~ 2000Å의 범위 두께의 산화물층을 상기 노출된 표면상에 정합하도록 증착하고, 게이트 전극의 테두리부에 인접하는 사이드 월 스페이서를 형성함과 아울러, 게이트 전극 및 스페이서의 외측에 있는 게이트 산화물(104) 영역을 제거하는 반응성 이온 에칭(RIE)을 상기 구조에 가한다. 이 후, 게이트 전극 및 스페이서를 주입 마스크로서 이용하여, 1× 1015 ~ 5× 1015 원자/㎠의 범위의 도오즈량 및 2 ~ 50 킬로일렉트론-볼트의 범위의 에너지로 비소 이온 주입을 상기 구조에 대해서 행함으로써, 고농도로 도핑된 소스/드레인 영역을 기판(102)내에 주입한다. 이 고농도로 도정된 소스/드레인 영역은, 스페이서에 자기 정합되며, 약 1× 1018 ~ 1× 1019 원자/㎤의 범위의 비소 농도 및 200 ~ 3000Å 범위의 접합 깊이로 N+로 도핑된다. 바람직하게는, 고농도로 도핑된 소스/드레인 영역의 접합 깊이는 저농도로 도핑된 소스/드레인 영역의 접합 깊이를 초과하며, 높은 비소 도오즈량은 게이트 전극을 도전성으로 하기에 충분한 도핑을 제공한다.
마지막으로, 급속열 어닐링을 950 ~ 1050 ℃의 정도로 10 ~ 60초간 행하는 식으로 상기 구조를 어닐링하여, 결정 손상을 제거함과 아울러 상기 주입된 비소를 활성화 및 드라이브-인(drive-in)시킨다. 기판에 주입된 비소는 횡방향 및 수직방향 모두의 방향으로 확산하며, 이에따라 소스 영역들은 소스를 형성하도록 병합되고, 드레인 영역들은 드레인을 형성하도록 병합된다.
IGFET의 제작에 있어서의 추가의 처리 공정에는, 활성 영역들상에 두꺼운 산화물층을 형성하는 공정과, 게이트 전극, 소스 및 드레인을 노출시키도록 상기 산화물층에 컨택 창 (contact window)을 형성하는 공정과, 상기 컨택 창에 적절한 배선 금속 영역을 형성하는 공정과, 상기 배설 금속 영역에 패시베이션층을 형성하는 공정이 전형적으로는 포함된다. 또한, 후속의 고온 처리 공정들을 이용하여 어닐링공정을 보충 또는 대체함으로써, 원하는 어닐링 기능, 활성화 기능 및 드라이브-인기능을 제공할 수도 있다. 이들 추가의 처리 공정들은 통상적인 것으로, 이에대한 추가 설명은 생략한다. 마찬가지로, 여기에 개시된 주요 처리 공정들은, 당업자에게는 용이한 명확한 다른 공정들과 조합될 수 있다.
본 발명은, 상기의 실시예들에 대한 수많은 변형을 포함한다. 예를 들어, 이미지 패턴은 감광층상에 투사 될 수도 있다. 감광층에서 개구부를 통해 선택적으로 노출되는 물질은, 반도체 기판상에 배치되는 질화물, 산화물, 금속, 반도체, 또는 다른 임의의 물질일 수 있다. 이미지 패턴간의 다양한 겹침(또는 횡방향 이동) 양에 의해, 물질의 노출 영역의 사이즈 및 구성이 다양화 될 수 있다. 바람직한 경우에는 3개 이상의 이미지 패턴이 이용 될 수 있다. 일단 선택적으로 노광되면, 이 물질은 가산적 처리 또는 감산적 처리가 가해질 수 있다.
본 발명은 특히, 높은 회로 밀도를 본질적인 것으로 하는 고성능 마이크로 프로세서를 위한 N채널 MOSFET, P채널 MOSFET, CMOS 장치 및 다른 타입의 IGFET, 및 집적된 캐패시터, 배선 비아 및, 라인 및 다양한 다른 회로 요소를 제작하는데 특별히 적합하다. 예시 목적을 위해, 1개의 FET만을 도시하였지만은, 실제의 실시에 있어서는 해당 기술 분야에 폭넓게 실시되는 바와같이, 수많은 디바이스들이 단일의 반도체 웨이퍼상에 제작될 수 있음이 이해된다. 따라서, 본 발명은, 집적회로 칩뿐만 아니라, 마이크로 프로세서, 메모리 및 시스템 버스를 비롯한 전자 시스템에 있어서의 사용에 충분히 적합한 것이다.
당업자이면, 여기에 개시된 구조 및 방법을 제공하는데 필요한 공정들을 용이하게 실시할 수 있으며, 공정 파라미터, 물질 및 치수는 단지 예시적으로 주어지는 것에 지나지 않는 것으로서 원하는 구조 및 본 발명의 범위내에서 수정들을 달성하도록 변경 될 수 있음이 이해될 것이다. 여기에 개시된 실시예들의 변형물 및 수정들이, 이하의 청구의 범위에 제시된 본 발명의 범위 및 정신으로부터 벗어남이 없이, 여기에 개시된 기재에 근거하여 꾀해질 수 있다.

Claims (44)

  1. 반도체 기판위의 물질을 선택적으로 노출시키는 방법에 있어서,
    반도체 기판위에 물질을 형성하는 단계,
    그 물질위에 광 감지층을 형성하는 단계,
    그 물질에 대한 제 1 경계를 한정하는 제 1 이미지 패턴을 광 감지층상으로 투사하는 단계,
    부분적으로 제 1 이미지 패턴과 오버랩하고, 그 물질에 대한 제 2 경계를 한정하는 제 2 이미지 패턴을 제 1 이미지 패턴을 투사한 후에 광 감지층상으로 투사하는 단계와,
    제 1 및 2 이미지 패턴에 대응하는 광 감지층의 일부를 제거하는 단계로 이루어지는 데, 광 감지층은 제 1 및 2 경계에 인접하고, 그 사이에 있는 물질을 피복하면서 제 1 및 2 경계에 인접한 물질을 선택적으로 노출시키는 것을 특징으로 하는 물질 노출 방법.
  2. 제 1 항에 있어서,
    상기 제 1 이미지 패턴은 직각형을 가진 4개의 외부 가장자리내에서 직각형을 가진 4개의 내부 가장자리를 포함하고,
    상기 제 2 이미지 패턴은 직각형을 가진 4개의 외부 가장자리내에서 직각형을 가진 4개의 내부 가장자리를 포함하며,
    상기 제 1 이미지 패턴의 내부 가장자리중 하나는 제 1 경계를 한정하고,
    상기 제 2 이미지 패턴의 내부 가장자리중 하나는 제 2 경계를 한정하는 것을 특징으로 하는 물질 노출 방법.
  3. 제 2 항에 있어서,
    제 1 이미지 패턴의 4개의 내부 가장자리내의 제 1 내부 영역은 제 1 이미지 패턴 외부에 있고,
    제 2 이미지 패턴의 4개의 내부 가장자리내의 제 2 내부 영역은 제 2 이미지 패턴 외부에 있으며,
    제 1 및 2 내부 영역간의 오버랩은 포토레지스트층이 제 1 및 2 경계간의 물질을 피복하는 것으로 한정하는 것을 특징으로 하는 물질 노출 방법.
  4. 제 1 항에 있어서,
    상기 물질은 중심부의 대향 측면에 인접한 제 1 및 2 부분을 포함하고, 제 1 경계면은 제 1 및 중심부 사이에 있고, 제 2 경계면은 중심부 및 제 2 부분 사이에 위치하며,
    제 1 이미지 패턴은 중심부 및 제 2 부분을 피복하지 않고 제 1 부분을 피복하며, 제 2 이미지 패턴은 제 1 및 중심부를 피복하지 않고 제 2 부분을 피복하는 것을 특징으로 하는 물질 노출 방법.
  5. 제 1 항에 있어서,
    상기 제 1 및 2 이미지 패턴은 분리 방사 노광 단계를 이용하여 형성되는 것을 특징으로 하는 물질 노출 방법.
  6. 제 1 항에 있어서,
    상기 제 2 이미지 패턴은 본질상 상기 제 1 이미지 패턴과 동일하고 그에 대해 횡으로 시프트하는 것을 특징으로 하는 물질 노출 방법.
  7. 제 6 항에 있어서,
    상기 광 감지층상으로 제 1 이미지 패턴을 투사하는 단계는 레티클이 기판에 대해 제 1 위치를 가지면서 레티클을 통해 방사 에너지를 투사하는 단계를 포함하며,
    상기 광 감지층상으로 제 2 이미지 패턴을 투사하는 단계는 레티클이 기판에 대해 제 2 위치를 가지면서 레티클을 통해 방사 에너지를 투사하는 단계를 포함하는 데, 상기 제 2 위치는 상기 제 1 위치에 대해 횡으로 시프트되는 것을 특징으로 하는 물질 노출 방법.
  8. 제 6 항에 있어서,
    상기 광 감지층상으로 제 1 이미지 패턴을 투사하는 단계는 제 1 방사 전송 패턴을 가진 제 1 레티클을 통해 방사 에너지를 투사하는 단계를 포함하고,
    상기 광 감지층상으로 제 2 이미지 패턴을 투사하는 단계는 제 2 방사 전송 패턴을 가진 제 2 레티클을 통해 방사 에너지를 투사하는 단계를 포함하는 데, 상기 제 2 방사 전송 패턴은 본질상 제 1 방사 전송 패턴과 동일하고, 그에 대해 횡으로 시프트되는 것을 특징으로 하는 물질 노출 방법.
  9. 제 6 항에 있어서,
    상기 제 2 이미지 패턴은 단일 좌표축을 따라 제 1 이미지 패턴에 대해 횡으로 시프트되는 것을 특징으로 하는 물질 노출 방법.
  10. 제 6 항에 있어서,
    상기 제 2 이미지 패턴은 제 1 및 2 상호 직교 좌표축을 따라 제 1 이미지 패턴에 대해 횡으로 시프트되는 것을 특징으로 하는 물질 노출 방법.
  11. 제 1 항에 있어서,
    에칭을 사용하여, 상기 광 감지층에 의해 선택적으로 노출되는 물질의 부분을 선택적으로 제거하여, 제각기 제 1 및 2 경계면에 대응하는 물질내에 제 1 및 2 에지를 형성하는 단계를 포함하는 것을 특징으로 하는 물질 노출 방법.
  12. 제 1 항에 있어서,
    상기 광 감지층은 포토레지스트이고, 물질은 폴리실리콘인 것을 특징으로 하는 물질 노출 방법.
  13. 제 1 항의 방법을 이용하여 형성된 반도체 소자를 포함하는 것을 특징으로 하는 집적 회로 칩.
  14. 마이크로프로세서, 메모리 및 시스템 버스를 포함한 전자 시스템으로서, 상기 시스템은 제 1 항의 방법을 이용하여 제조된 반도체 소자를 포함하는 것을 특징으로 하는 전자 시스템.
  15. 반도체 기판상의 물질을 선택적으로 노출시키는 방법에 있어서,
    반도체 기판상에 물질을 형성하는 단계와;
    상기 물질상에 감광층을 형성하는 단계와;
    상기 감광층에 제 1의 이미지 패턴을 투사하는 단계와, 여기서, 상기 제 1의 이미지 패턴은 상기 물질에 대한 제 1의 경계부를 정의하며;
    상기 제 1의 이미지 패턴을 투사 한 후, 상기 감광층에 제 2의 이미지 패턴을 투사하는 단계와, 여기서 상기 제 2의 이미지 패턴은 상기 제 1의 이미지 패턴과 부분적으로 겹침과 아울러 상기 물질에 대한 제 2의 경계부를 정의하며; 그리고
    상기 제 1 및 제 2의 이미지 패턴에 대응하는 상기 감광층의 부분들을 제거하는 단계를 포함하여 구성되며,
    상기 감광층은 상기 제 1 및 제 2의 경계부에 인접하는 상기 물질을 선택적으로 노출시키는 한편, 상기 제 1 및 제2의 경계부에 인접하여 이들 경계부 사이에 놓인 상기 물질을 가리는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  16. 제 15항에 있어서,
    상기 제 1의 이미지 패턴은 직사각형 형상의 4개의 외측 경계선내에 직사각형 형상의 4개의 내측 경계선을 포함하고,
    상기 제 2의 이미지 패턴은 직사각형 형상의 4개의 외측 경계선내에 직사각형 형상의 4개의 내측 경계선을 포함하며,
    상기 제 1의 이미지 패턴의 상기 내측 경계선들중 하나에 의해 상기 제 1의 경계부가 정의되고, 상기 제 2의 이미지 패턴의 상기 내측 경계선들중 하나에 의해 상기 제 2의 경계부가 정의되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  17. 제 16항에 있어서,
    상기 제 1의 이미지 패턴의 상기 4개의 내측 경계선내의 제1의 내측 영역은 상기 제 1의 이미지 패턴 외부에 있고, 상기 제 2의 이미지 패턴의 상기 4개의 내측 경계선내의 제 2의 내측 영역은 상기 제 2의 이미지 패턴 외부에 있으며,
    상기 제 1의 내측 영역과 상기 제 2의 내측 영역 사이의 겹침에 의해, 상기 포토레지스트층이 상기 제 1의 경계부와 상기 제 2의 경계부 사이에서 상기 물질을 가리게 되는 부분이 정의되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  18. 제 15항에 있어서,
    상기 물질은 중앙 부분의 양측에 인접하여 위치하는 제 1의 부분 및 제 2의 부분을 포함하며, 상기 제 1의 경계부는 상기 제 1의 부분과 상기 중앙 부분 사이에 있고, 상기 제 2의 경계부는 상기 중앙 부분과 상기 제 2의 부분 사이에 있으며, 상기 제 1의 이미지 패턴은 상기 중앙 부분 및 상기 제 2의 부분을 가리는 일없이 상기 제 1의 부분을 가리고, 상기 제 2의 이미지 패턴은 상기 제 1의 부분 및 상기 중앙 부분을 가리는 일 없이 상기 제 2의 부분을 가리는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  19. 제 15항에 있어서,
    상기 제 1 및 제 2의 이미지 패턴은 개별적인 방사 노광 단계를 이용하여 형성되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  20. 제 15항에 있어서,
    상기 제 2의 이미지 패턴은 상기 제 1의 이미지 패턴과 동일함과 아울러 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체기판상의 물질을 선택적으로 노출시키는 방법.
  21. 제 20항에 있어서,
    상기 제 1의 이미지 패턴을 상기 감광층에 투사하는 단계는 레티클이 상기 기판에 관하여 제 1의 위치를 가지는 상태로 상기 레티클을 통하여 투사를 행하는 것을 포함하고,
    상기 제 2의 이미지 패턴을 상기 감광층에 투사하는 단계는 레티클이 상기 기판에 관하여 제 2의 위치를 가지는 상태로 상기 레티클을 통하여 투사를 행하는 것을 포함하며,
    상기 제 2의 위치는 상기 제 1의 위치에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  22. 제 20항에 있어서,
    상기 제 1의 이미지 패턴을 상기 감광층에 투사하는 단계는 제 1의 방사 투과 패턴을 가지는 제1의 레티클을 통하여 투사를 행하는 것을 포함하고,
    상기 제 2의 이미지 패턴을 상기 감광층에 투사하는 단계는 제 2의 방사 투과 패턴을 가지는 제 2의 레티클을 통하여 투사를 행하는 것을 포함하며,
    상기 제 2의 방사 투과 패턴은 상기 제 1의 방사 투과 패턴과 동일함과 아울러 상기 제 1의 방사 투과 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  23. 제 15항에 있어서,
    상기 제 2의 이미지 패턴은 단일의 좌표축을 따라 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  24. 제 20항에 있어서,
    상기 제 2의 이미지 패턴은 서로 직교하는 제 1 및 제 2의 좌표축을 따라 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체기판상의 물질을 선택적으로 노출시키는 방법.
  25. 제 15항에 있어서,
    상기 감광층에 의해 선택적으로 노광되는 상기 물질의 부분들을 선택적으로 제거하기 위하여 에칭을 가함으로써, 상기 물질에 대해 상기 제 1 및 제 2의 경계부에 대응하는 제 1 및 제 2의 테두리부를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  26. 제 15항에 있어서,
    상기 감광층은 포토레지스트이며, 상기 물질은 폴리 실리콘인 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  27. 청구항 15항의 방법을 이용하여 형성되는 집적회로 칩.
  28. 청구항 15항의 방법을 이용하여 제작되는, 마이크로 프로세서, 메모리, 시스템 버스를 포함하는 전자 시스템.
  29. 반도체 기판상의 물질을 선택적으로 노출시키는 방법으로서,
    반도체 기판상에 게이트 산화물을 형성하는 단계와;
    상기 게이트 산화물상에 폴리 실리콘층을 형성하는 단계와, 여기서 상기 폴리 실리콘층은 게이트 전극과 상기 게이트 전극의 양단에 인접하는 제 1 및 제 2의 부분을 포함하며;
    상기 폴리 실리콘층상에 포지티브형 포토레지스트층을 형성하는 단계와;
    제 1의 방사 노광을 이용하여 상기 포토레지스트층에 제 1의 이미지 패턴을 투사하는 단계와, 여기서 상기 제 1의 이미지 패턴은 상기 게이트 전극 및 상기 제 2의 부분을 가리는 일 없이 상기 제 1의 부분을 가림으로써 상기 게이트 전극의 제 1의 테두리부를 정의하고,
    제 2의 방사 노광을 이용하여 상기 포토레지스트층에 제 2의 이미지 패턴을 투사하는 단계와, 여기서 상기 제 2의 이미지 패턴은 상기 제 1의 부분 및 상기 게이트 전극을 가리는 일 없이 상기 제 2의 부분을 가림으로써 상기 게이트 전극의 제 2의 테두리부를 정의하며, 상기 제 2의 이미지 패턴은 상기 제 1의 이미지 패턴과 부분적으로 겹치고, 상기 제 1의 이미지 패턴과 동일함과 아울러 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되며; 그리고
    상기 게이트 전극을 가리는 상태에서 상기 제 1부분 및 제 2의 부분을 선택적으로 노출시키도록, 상기 제 1 및 제 2의 이미지 패턴에 대응하는 상기 포토레지스트층의 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  30. 제 29항에 있어서,
    상기 제 1의 이미지 패턴을 상기 감광층에 투사하는 단계는 레티클이 상기 기판에 관하여 제 1의 위치를 가지는 상태로 상기 레티클을 통하여 투사를 행하는 것을 포함하고,
    상기 제 2의 이미지 패턴을 상기 감광층에 투사하는 단계는 레티클이 상기 기판에 관하여 제 2의 위치를 가지는 상태로 상기 레티클을 통하여 투사를 행하는 것을 포함하며,
    상기 제 2의 위치는 상기 제 1의 위치에 대해서 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  31. 제 29항에 있어서,
    상기 제 1의 이미지 패턴을 상기 감광층에 투사하는 단계는 제 1의 방사 투과 패턴을 가지는 제1의 레티클을 통하여 투사를 행하는 것을 포함하고,
    상기 제 2의 이미지 패턴을 상기 감광층에 투사하는 단계는 제 2의 방사 투과 패턴을 가지는 제 2의 레티클을 통하여 투사를 행하는 것을 포함하며,
    상기 제 2의 방사 투과 패턴은 상기 제 2의 이미지 패턴이 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되도록, 상기 제 1의 방사 투과 패턴과 동일함과 아울러 상기 제 1의 방사 투과 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  32. 제 29항에 있어서,
    상기 제 2의 이미지 패턴은 단일의 좌표축을 따라 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  33. 제 29항에 있어서,
    상기 제 2의 이미지 패턴은 서로 직교하는 제 1 및 제 2의 좌표축을 따라 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  34. 제 29항에 있어서,
    상기 물질은 폴리실리콘인 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  35. 제 29항에 있어서,
    상기 제 1부분 및 제 2부분은 에칭 제거되고, 그 중앙 부분은 게이트 전극을 형성하는 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  36. 제 29항에 있어서,
    상기 제 1부분과 제 2부분 사이의 중앙 부분에 걸친 길이는 제 1 및 제 2의 이미지 패턴을 포토레지스트 층에 투사하는 포토리소그래픽 시스템의 최소 분해능 보다 작은 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  37. 제 36항에 있어서,
    상기 길이는 약 0.4 미크론 이하인 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  38. 제 36항에 있어서,
    상기 길이는 약 0.2 미크론 이하인 것을 특징으로 하는 반도체 기판상의 물질을 선택적으로 노출시키는 방법.
  39. IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법으로서,
    반도체 기판상에 게이트 산화물을 형성하는 단계와;
    상기 게이트 산화물상에 폴리 실리콘층을 형성하는 단계와, 여기서 상기 폴리 실리콘층은 게이트 전극과 상기 게이트 전극의 양단에 인접하는 제 1 및 제 2의 부분을 포함하며;
    상기 폴리 실리콘층상에 포지티브형 포토레지스트층을 형성하는 단계와;
    제 1의 방사 노광을 이용하여 상기 포토레지스트층에 제 1의 이미지 패턴을 투사하는 단계와, 여기서 상기 제 1의 이미지 패턴은 상기 게이트 전극 및 상기 제2의 부분을 가리는 일 없이 상기 제 1의 부분을 가림으로써 상기 게이트 전극의 제1의 테두리부를 정의하고,
    제 2의 방사 노광을 이용하여 상기 포토레지스트층에 제 2의 이미지 패턴을 투사하는 단계와, 여기서 상기 제 2의 이미지 패턴은 상기 제 1의 부분 및 상기 게이트 전극을 가리는 일 없이 상기 제 2의 부분을 가림으로써 상기 게이트 전극의 제2의 테두리부를 정의하며, 상기 제 2의 이미지 패턴은 상기 제 1의 이미지 패턴과 부분적으로 겹치고, 상기 제 1의 이미지 패턴과 동일함과 아울러 상기 제 1의 이미지 패턴에 관하여 횡방향으로 이동되며; 그리고
    상기 게이트 전극을 가리는 상태에서 상기 제 1부분 및 제 2의 부분을 선택적으로 노출시키도록, 상기 제 1 및 제 2의 이미지 패턴에 대응하는 상기 포토레지스트층의 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
  40. 제 39항에 있어서,
    상기 제 1 및 제 2의 이미지 패턴 각각은 4개의 4개의 외측 경계선내에 4개의 내측 경계선을 포함하고;
    상기 내측 경계선들은 제 2의 내측 경계선에 인접한 제 1의 내측 경계선과, 상기 제 2의 내측 경계선에 인접함과 아울러 상기 제 1의 내측 경계선에 대향하는 제 2의 내측 경계선과, 그리고 상기 제 1 및 제 3의 내측 경계선에 인접함과 아울러 상기 제 2의 내측 경계선에 대향하는 제 4의 내측 경계선을 포함하며;
    상기 외측 경계선들은 제 2의 외측 경계선에 인접한 제 1의 외측 경계선과, 상기 제 2의 외측 경계선에 인접함과 아울러 상기 제 1의 외측 경계선에 대향하는 제 2의 외측 경계선과, 그리고 상기 제 1 및 제 3의 외측 경계선에 인접함과 아울러 상기 제 2의 외측 경계선에 대향하는 제 4의 외측 경계선을 포함하며;
    상기 제 2의 이미지 패턴의 상기 제 1 및 제 3의 내측 경계선은 상기 제 1의 이미지 패턴의 제 1 및 제 3의 내측 경계선에 관하여 제 1의 좌표축을 따라 횡방향으로 이동되고, 여기서 상기 제 1의 좌표축은 제 2의 좌표축에 수직이며;
    상기 제 2의 이미지 패턴의 상기 제 1 및 제 3의 외측 경계선은 상기 제 1의 이미지 패턴의 제 1 및 제 3의 외측 경계선에 관하여 제 1의 좌표축을 따라 횡방향으로 이동되며; 그리고
    상기 게이트 전극의 제 2의 테두리부는 상기 제 2의 이미지 패턴의 상기 제 3 내측 경계선에 의해 정의되는 것을 특징으로 하는 IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
  41. 제 40항에 있어서,
    상기 제 2의 이미지 패턴의 제 2 및 제 4의 내측 경계선은 상기 제 2의 좌표축을 따라, 상기 제 1의 이미지 패턴의 제 2 및 제 4의 내측 경계선과 정렬되는 것을 특징으로 하는 IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
  42. 제 40항에 있어서,
    상기 제 2의 이미지 패턴의 제 2 및 제 4의 내측 경계선은 상기 제 1의 이미지 패턴의 제 2 및 제 4의 내측 경계선에 관하여 상기 제 2의 좌표축을 따라서 횡방향으로 이동되는 것을 특징으로 하는 IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
  43. 제 40항에 있어서,
    상기 제 1의 내측 테두리부와 제 3의 내측 테두리부 사이에서의 상기 게이트전극의 길이는, 상기 제 1의 이미지 패턴의 상기 제 1의 내측 경계선과 상기 제 3의 내측 경계선 간의 거리에서 상기 제 1의 이미지 패턴과 상기 제 2의 이미지 패턴사이에서 상기 제 1의 좌표축을 따른 횡방향 이동거리를 뺀 것과 동일한 것을 특징으로 하는 IGFET용 게이트 전극을 형성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
  44. 제 40항에 있어서,
    상기 제 1 및 제 2의 테두리부에 평행한 상기 게이트 전극의 폭은, 상기 제 1의 이미지 패턴의 상기 제 2의 내측 경계선과 제 4의 경계선 간의 거리에서 상기 제 1의 이미지 패턴과 상기 제 2의 이미지 패턴 사이에서 상기 제 2의 좌표축을 따른 횡방향 이동거리를 뺀 것과 동일한 것을 특징으로 하는 IGFET용 게이트 전극을 헝성하기 위한 게이트 물질을 선택적으로 노출시키는 방법.
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US5503959A (en) * 1991-10-31 1996-04-02 Intel Corporation Lithographic technique for patterning a semiconductor device

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