KR100486110B1 - 트렌치 구조의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 트렌치 구조의 소자분리막 형성 방법에 관한 것으로, 특히 이 방법은 제 1 및 제 2웰들을 가지는 반도체기판에 소자분리막이 형성될 트렌치 패턴 형성하고, 기판 전면에 패드산화막을 형성하며 트렌치가 형성되지 않은 패드산화막 상부에만 선택적으로 질화막 패턴을 형성하는 단계와, 트렌치 영역에 해당하는 패드산화막과 질화막 패턴 측벽에 제 2웰과 동일한 도전형 불순물이 주입된 사이드웰 스페이서를 형성하는 단계와, 제 2웰의 사이드웰 스페이서를 선택적으로 제거하고 이 부분의 트렌치 영역에만 제 1웰과 동일한 도전형 불순물을 경사진 각도로 주입하는 단계와, 열처리 공정을 실시하여 제 1웰 및 제 2웰의 트렌치 영역 근방으로 도전형 불순물을 침투하여 활성화시키는 단계와, 질화막 패턴 및 패드산화막을 제거하며 제 1웰의 사이드웰 스페이서를 제거하는 단계와, 제 1 및 제 2웰의 트렌치 영역에 매립되며 그 표면이 평탄화된 소자분리막을 형성하는 단계로 이루어진다. 따라서, 본 발명은 여분의 마스크 하나만을 사용하여 각 n웰과 p웰 영역의 트렌치 에지의 농도를 동시에 증가시켜주므로써 제조 가격을 낮추면서 안정적인 재현성 확보를 통해서 신뢰성 있는 디바이스를 구현할 수 있다.
Description
본 발명은 반도체 장치의 소자분리막 형성 방법에 관한 것으로서, 특히 트렌치(trench) 구조의 소자 분리막의 모서리에서 발생하는 누설 전류 증가로 반도체 소자의 전기적 특성이 저하되는 것을 최소화할 수 있는 트렌치 구조의 소자분리막 형성 방법에 관한 것이다.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리영역의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나 상기 LOCOS 기술은 소자분리영역의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없다. 따라서 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수Å 정도의 홈(트렌치)을 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더나아가서, 소자 분리 기술은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 소지 분리막을 형성하고서 화학기계적연마(Chemical Mechanical Polishing)공정으로 이 소자분리막의 불필요한 부분을 식각하는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
한편, 위와 같은 트렌치 구조의 소자 분리 공정은 트렌치 모서리에 식각 공정시 거친부분과 이 모서리 부분에 집중되어 있는 식각 손상을 방지하고자 이 트렌치 모서리부분에 패드산화막을 성장시킨다.
그러나, 상기 패드산화막의 형성만으로는 트렌치 모서리 부분에 전계가 집중되는 나이프 에지(Knife Edge) 현상을 예방할 수 없기 때문에 이로 인하여 반도체 소자 구동시 소자분리막으로 누설 전류가 증가하여 험프(Hump) 특성, 트랜지스터 구동전에 전류가 흐르는 것, 이 발생되어 반도체장치의 전기적 성능을 저하시키는 문제점이 있었다.
이러한 트렌치 소자 분리 공정에서 트랜지스터의 험프 특성을 억제시키기 위해서는 트렌치에 매립되는 소자분리막의 균일성이나 화학적기계적연마 공정 이후의 필드 산화막 두께를 정확히 조절해야 하며, 또한 소자분리막 경계면에서의 라운드리도 향상시켜야 하는 문제점이 있었다. 하지만 이와 같은 조건은 공정면에서 상당히 많은 제약을 받고 있는 실정이다.
이를 위해서 n웰과 p웰 영역의 트렌치 에지쪽의 농도를 증가시키고자 경사 각도로 도전형 불순물을 이온 주입하는 방법이 있지만, 이 방법 또한 여분의 마스크를 2개 사용하여 각 웰의 트렌치에 이온 공정을 실시하기 때문에 제조 공정의 가격이 증가하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 여분의 마스크 1개를 사용하여 각기 다른 n웰과 p웰 영역의 트렌치 에지쪽의 농도를 동시에 증가시켜 트랜지스터의 험프 특성을 억제할 수 있는 트렌치 구조의 소자분리막 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 상호 도전성이 다른 제 1 및 제 2웰들을 가지는 반도체기판에 소자 분리 영역을 정의하고자 트렌치 구조의 소자분리막을 형성함에 있어서, 제 1 및 제 2웰들을 가지는 반도체기판에 소자분리막이 형성될 트렌치 패턴을 형성하는 단계와, 제 1 및 제 2웰들 상부면에 패드산화막을 형성하며 트렌치가 형성되지 않은 패드산화막 상부에만 선택적으로 질화막 패턴을 형성하는 단계와, 트렌치 영역에 해당하는 패드산화막과 질화막 패턴 측벽에 제 2웰과 동일한 도전형 불순물이 주입된 다결정 폴리실리콘으로 이루어진 사이드웰 스페이서를 형성하는 단계와, 제 2웰의 기판 상부에 형성된 사이드웰 스페이서를 선택적으로 제거하고 이 부분의 트렌치 영역에만 제 1웰과 동일한 도전형 불순물을 경사진 각도로 주입하는 단계와, 열처리 공정을 실시하여 제 2웰의 트렌치 영역에 주입된 불순물을 활성화시킴과 동시에 제 1웰의 트렌치 측벽에 형성된 사이드웰 스페이서의 도전형 불순물을 웰 방향으로 침투하도록 하는 단계와, 상기 질화막 패턴 및 패드산화막을 순차적으로 제거하며 제 1웰의 트렌치에 남아 있는 사이드웰 스페이서를 제거하는 단계와, 산화 공정을 실시하여 제 1 및 제 2웰의 트렌치 영역에 매립되며 그 표면이 평탄화된 소자분리막을 형성하는 단계로 이루어진 것을 특징으로 한다.
본 발명에 의하면, 제 1웰의 트렌치 영역에는 상기 웰과 동일한 도전형 불순물이 주입된 사이드웰 스페이서를 이용한 불순물 침투로 트렌치 에지쪽의 농도가 증가되며, 제 2웰의 트렌치 영역에는 경사진 각도로 제 2웰과 동일한 도전형 불순물 이온 주입으로 트렌치 경계면의 농도가 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 7은 본 발명에 따른 트렌치 구조의 소자분리막을 형성하기 위한 공정 순서를 나타낸 단면도들이다.
우선, 도 1에 나타난 바와 같이 제 1웰(12)로서 n웰과 제 2웰로서 p웰(14)을 가지는 반도체기판에 소자분리막이 형성될 트렌치(15)를 가지는 소자분리 패턴을 형성한다. 상기 n웰(12) 및 p웰(14) 상부 전면에 패드산화막(16)을 형성하며, 트렌치(15)가 형성되지 않은 패드산화막(16) 상부에만 선택적으로 질화막 패턴(18)을 형성한다. 이때, 패드산화막(16)은 후속 공정에서 형성될 사이드웰 스페이서의 선택적 제거시 반도체기판의 침식을 억제하기 위한 버퍼용으로 사용된다.
도 2에 나타난 바와 같이, 상기 결과물에 p형 불순물로서 B(Boron)가 고농도로 주입된 다결정 폴리실리콘을 증착한 후에 건식 식각 공정으로 상기 다결정 폴리실리콘막을 식각해서 트렌치(15) 영역에 해당하는 패드산화막(16)과 질화막 패턴(18) 측벽에 사이드웰 스페이서(20)를 형성한다.
이어서 도 3에 나타난 바와 같이, 사진 공정을 실시하여 상기 p웰(14)만을 마스킹하는 포토레지스트 패턴(22)을 형성하고, 식각 공정으로 상기 n웰(12)의 기판 상부에 형성된 사이드웰 스페이서(20)를 선택적으로 제거한다.
도 4에 나타난 바와 같이, 상기 포토레지스트 패턴(22)을 그대로 사용하고 n웰(12) 영역에 n형 불순물로서 p31(phosphorus) 또는 As(Arsenic)를 경사진 각도로 이온 주입한다. 이로 인해 n웰(12)의 트렌치 근방에 웰과 동일한 도전형 불순물이 주입된다.
이어서 도 5에 나타난 바와 같이 상기 포토레지스트 패턴(22)을 제거한 후에 급속 열처리 공정을 실시하여 n웰(12)의 트렌치 영역에 주입된 불순물, p31을 활성화시키며 동시에 p웰(14)의 트렌치 측벽에 형성된 사이드웰 스페이서(20)의 B를 웰(14) 방향으로 침투하도록 한다. 이에 따라 각 웰(12,14)의 트렌치 에지쪽의 불순물 농도가 증가되며, 도면 부호 24a, 24b는 각 웰(12,14)의 트렌치 근방에 확산된 불순물 확산 영역을 나타낸 것이다.
그 다음 도 6에 나타난 바와 같이, 질화막 패턴(18) 및 패드산화막(16)을 순차적으로 제거하고, 마지막으로 p웰(14) 영역에 남아 있는 사이드웰 스페이서(20)를 선택적으로 제거한다.
도 7에 나타난 바와 같이, 통상의 산화 공정을 실시하여 n웰(12)과 p웰(14)의 트렌치(15) 영역에 산화 물질을 매립한 후에 평탄화 공정을 실시하여 표면이 평탄화된 소자분리막(26)을 형성하여 본 발명에 따른 소자 분리 공정을 완성한다.
상기한 바와 같이, 본 발명은 여분의 마스크 하나만을 사용하여 각 n웰과 p웰 영역의 트렌치 에지의 농도를 동시에 증가시켜주므로써 제조 가격을 낮추면서 안정적인 재현성 확보를 통해서 신뢰성 있는 디바이스를 구현할 수 있는 효과가 있다.
도 1 내지 도 7은 본 발명에 따른 트렌치 구조의 소자분리막을 형성하기 위한 공정 순서를 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
12: n웰 14: p웰
15: 트렌치 16: 패드 산화막
18: 질화막 패턴 20: 사이드웰 스페이서
22: 포토레지스트 패턴 24a,24b: 트렌치 부위의 불순물 확산 영역
26: 소자분리막
Claims (3)
- 상호 도전성이 다른 제 1 및 제 2웰들을 가지는 반도체기판에 소자 분리 영역을 정의하고자 트렌치 구조의 소자분리막을 형성함에 있어서,상기 제 1 및 제 2웰들을 가지는 반도체기판에 소자분리막이 형성될 트렌치 패턴을 형성하는 단계;제 1 및 제 2웰들 상부면에 패드산화막을 형성하며 트렌치가 형성되지 않은 패드산화막 상부에만 선택적으로 질화막 패턴을 형성하는 단계;상기 트렌치 영역에 해당하는 패드산화막과 질화막 패턴 측벽에 상기 제 2웰과 동일한 도전형 불순물이 주입된 다결정 폴리실리콘으로 이루어진 사이드웰 스페이서를 형성하는 단계;상기 제 2웰의 기판 상부에 형성된 사이드웰 스페이서를 선택적으로 제거하고 이 부분의 트렌치 영역에만 제 1웰과 동일한 도전형 불순물을 경사진 각도로 주입하는 단계;열처리 공정을 실시하여 상기 제 2웰의 트렌치 영역에 주입된 불순물을 활성화시킴과 동시에 제 1웰의 트렌치 측벽에 형성된 사이드웰 스페이서의 도전형 불순물을 웰 방향으로 침투하도록 하는 단계;상기 질화막 패턴 및 패드산화막을 순차적으로 제거하며 제 1웰의 트렌치에 남아 있는 사이드웰 스페이서를 제거하는 단계; 및산화 공정을 실시하여 제 1 및 제 2웰의 트렌치 영역에 매립되며 그 표면이 평탄화된 소자분리막을 형성하는 단계로 이루어진 것을 특징으로 하는 트렌치 구조의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1웰이 p형 불순물이 저농도로 도핑된 영역이고 제 2 웰이 n형 불순물이 저농도로 도핑된 영역인 것을 특징으로 하는 트렌치 구조의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1웰의 트렌치 측벽에 형성된 사이드웰 스페이서의 도전형 불순물은 p형이고 상기 제 2웰의 트렌치 영역에 주입된 불순물은 n형 인 것을 특징으로 하는 트렌치 구조의 소자분리막 형성 방법.
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