KR100484261B1 - Semiconductor device and method for fabricating thereof - Google Patents

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KR100484261B1
KR100484261B1 KR10-2002-0086189A KR20020086189A KR100484261B1 KR 100484261 B1 KR100484261 B1 KR 100484261B1 KR 20020086189 A KR20020086189 A KR 20020086189A KR 100484261 B1 KR100484261 B1 KR 100484261B1
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Abstract

본 발명은 캐패시터 하부전극 형성시 리닝(Leaning) 및 리프팅(Litfing) 의한 하부전극간의 단락을 방지할 수 있으며, 유효 캐패시터 면적을 넓혀 전하저장용량을 충분히 확보할 수 있는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그; 및 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치된 복수의 캐패시터 하부전극을 포함하며, 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖으며, 평면적으로 팔각형인 것을 특징으로 하는 반도체소자를 제공한다.The present invention can prevent a short circuit between the lower electrodes by lining and lifting when forming the lower electrode of the capacitor, and provides a semiconductor device and a method of manufacturing the same, which can secure a sufficient charge storage capacity by increasing the effective capacitor area. To this end, the present invention provides a plurality of plugs arranged at regular intervals, the center of which is located at the intersection of the plurality of X-axis virtual line and the plurality of Y-axis virtual line substantially perpendicular to the X-axis virtual line; And a plurality of capacitor lower electrodes disposed at regular intervals so as to be electrically connected to each of the plugs in a one-to-one correspondence, wherein the pair of lower electrodes adjacent to each other on an arbitrary Y axis virtual line is the arbitrary Y axis virtual line. Provided is a semiconductor device having a central location different from each other on an X-axis virtual line so as to have an area facing in a direction to be minimum, and having a planar octagonal shape.

또한, 본 발명은, 복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그를 형성하는 단계; 및 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치되며, 평면적으로 팔각형인 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며, 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 것을 특징으로 하는 반도체소자 제조 방법을 제공한다.The present invention also provides a method, comprising: forming a plurality of plugs disposed at regular intervals with their centers positioned at intersections of a plurality of X-axis virtual lines and a plurality of Y-axis virtual lines substantially perpendicular to the X-axis virtual lines; And forming a plurality of capacitor lower electrodes that are arranged at regular intervals so as to be electrically connected in one-to-one correspondence with the respective plugs, and planar octagonal capacitors, the pair of lower portions adjacent to each other on an arbitrary Y-axis imaginary line. The electrode provides a method of manufacturing a semiconductor device, characterized in that the centers thereof have different positions on the X-axis virtual line so that the area facing in the arbitrary Y-axis virtual line direction is minimized.

Description

반도체소자 및 그 제조 방법{Semiconductor device and method for fabricating thereof} Semiconductor device and method for manufacturing same

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체 메모리소자의 캐패시터용 하부전극과 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor lower electrode of a semiconductor memory device and a method of forming the same.

반도체소자의 셀 사이즈가 미세화됨에 따라 필요한 전하저장용량을 확보하기 위하여 다양한 방향에서의 기술 개발이 이루어지고 있다. 그 중의 한가지 방법이 캐패시터의 형상을 3차원 구조로 형성하는 것으로, 이러한 3차원 형상의 캐패시터의 대표적인 예로 오목형(Concave) 구조의 캐패시터가 있다.As the cell size of semiconductor devices is miniaturized, technologies are being developed in various directions to secure necessary charge storage capacity. One method is to form the shape of the capacitor in a three-dimensional structure, a typical example of such a three-dimensional capacitor is a concave (concave) capacitor.

도 1a 내지 도 1c는 통상적인 반도체 소자의 하부전극 형성 공정을 도시한 단면도로서, 이를 참조하여 통상의 하부전극 형성 공정을 살펴본다.1A to 1C are cross-sectional views illustrating a process of forming a lower electrode of a conventional semiconductor device, with reference to which a typical lower electrode forming process is described.

먼저, 도 1a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 산화막계열의 제1절연막(11)을 형성한 후, 제1절연막(11)을 관통하여 기판(10)에 콘택된 제1플러그(12)를 형성하는 바, 제1플러그(12)는 기판(10)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다.First, as shown in FIG. 1A, the first insulating film 11 of an oxide film series is formed on a substrate 10 on which various elements for forming a semiconductor device such as a transistor are formed, and then penetrates through the first insulating film 11. As a result, the first plug 12 contacting the substrate 10 is formed, and the first plug 12 is electrically connected to the impurity diffusion region such as a source / drain of the substrate 10.

여기서, 제1절연막(11)은 보통 TEOS(TetraEthyl Ortho Silicate)막을 이용하고, 제1플러그(12)는 폴리실리콘을 사용하며 도면에 도시되지는 않았지만, 통상 제1플러그(12) 상부에 오믹 콘택과 하부전극 물질의 기판(10)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 구조의 배리어막을 포함한다.Here, the first insulating layer 11 usually uses a TEE (TetraEthyl Ortho Silicate) film, and the first plug 12 uses polysilicon and is not shown in the drawing. However, the ohmic contact is usually formed on the first plug 12. And a barrier film having a Ti / TiSi 2 / TiN structure for the purpose of preventing diffusion of the lower electrode material into the substrate 10.

이어서, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하여 제1플러그(12)와 제1절연막(11) 상부를 평탄화시킨 다음, 결과물 상에 제2절연막(13)을 형성한다.Subsequently, a planarization process such as chemical mechanical polishing (hereinafter referred to as CMP) is performed to planarize the upper portion of the first plug 12 and the first insulating layer 11, and then the second insulating layer 13 is formed on the resultant. To form.

이어서, 제1플러그(12)와 오버랩되지 않는 제2절연막(13) 상에 비트라인(14)을 형성한 후, 비트라인(14)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(15)을 얇게 증착한다.Subsequently, after the bit line 14 is formed on the second insulating layer 13 which does not overlap the first plug 12, the first etch stop layer of the nitride film series is formed along the entire profile including the bit line 14. 15) is deposited thinly.

제1식각정지막(15)은 후속 캐패시터의 스토리지노드 콘택 형성을 위한 식각 공정에서 비트라인(14)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3절연막(16)과의 식각선택비를 얻기 위해 질화막 계열 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.The first etch stop layer 15 is to prevent the loss of the bit line 14 in the etching process for forming the storage node contact of the subsequent capacitor, in particular, the etching selectivity with the third insulating layer 16 of the oxide series A nitride film series such as a silicon nitride film or a silicon oxynitride film is used to obtain.

제1식각정지막(15) 상에 산화막 계열의 제3절연막(16)을 두텁게 증착한 다음, 전면식각(Etchback) 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.After thickly depositing an oxide-based third insulating layer 16 on the first etch stop layer 15, the upper portion is planarized by etching or CMP.

계속해서, 스토리지노드 콘택 형성을 위한 포토레지스트 패턴(17)을 형성한다.Subsequently, a photoresist pattern 17 for forming a storage node contact is formed.

이어서, 포토레지스트 패턴(17)을 식각마스크로 제3절연막(16)과 제1식각정지막(15) 및 제2절연막(13)을 순차적으로 식각하여 제1플러그(12)를 노출시키는 캐패시터 콘택홀(도시하지 않음)을 형성한다.Subsequently, the third contact layer 16, the first etching stop layer 15, and the second insulation layer 13 are sequentially etched using the photoresist pattern 17 as an etching mask to expose the first plug 12. A hole (not shown) is formed.

이 때, 제3절연막(16)을 식각하고 제1식각정지막(15)에서 1차 식각멈춤을 하고난 후, 제1식각정지막(15)과 제2절연막(13)을 다시 식각하는 바, 이렇게 식각 공정의 단계 별로 식각 레시피(Recipe)를 변화시킴으로써 원하는 식각 프로파일을 얻을 수 있다.At this time, after the third insulating layer 16 is etched and the first etch stop is stopped by the first etch stop layer 15, the first etch stop layer 15 and the second insulating layer 13 are etched again. In this way, the desired etching profile can be obtained by changing the etching recipe for each step of the etching process.

이어서, 전면에 폴리실리콘 등의 플러그 물질을 증착하여 캐패시터 콘택홀을 매립하여 제1플러그(12)와 전기적으로 콘택되도록 제2플러그(18)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(18)는 캐패시터 콘택 플러그라 할 수 있다.Subsequently, a plug material such as polysilicon is deposited on the entire surface to fill the capacitor contact hole to form the second plug 18 to be in electrical contact with the first plug 12, and then planarize the upper portion thereof through a CMP process. . Here, the second plug 18 may be referred to as a capacitor contact plug.

이어서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시 제2플러그(18)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(19)을 형성한 다음, 식각정지막(19) 상에 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(20)을 형성한 다음, 하부전극 형성을 위한 포토레지스트 패턴(21)을 형성한다.Subsequently, during the etching process for forming the subsequent capacitor lower electrode, the second etching stop layer 19 of the nitride layer to prevent attack of the second plug 18 is formed, and then the capacitor stop layer 19 is formed on the etching stop layer 19. After determining the vertical height to form the sacrificial insulating film 20 for forming the capacitor-based capacitors affecting the electrode capacitance, the photoresist pattern 21 for forming the lower electrode is formed.

여기서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시에는 식각 공정의 제어가 비교적 용이하여 제2식각정지막(19)은 생략이 가능하다.Here, in the etching process for forming the subsequent capacitor lower electrode, the control of the etching process is relatively easy, and thus the second etching stop layer 19 may be omitted.

도 1b는 오목형 캐패시터 하부전극 형성을 위해 희생절연막(20) 식각하기 위한 포토레지스트 패턴(21)이 형성된 단면을 나타낸다.FIG. 1B illustrates a cross section in which a photoresist pattern 21 for etching the sacrificial insulating layer 20 is formed to form a concave capacitor lower electrode.

포토레지스트 패턴(21)을 식각마스크로 희생절연막(20)을 식각하는 바, 식각정지막(19)에서 식각멈춤을 한 다음, 식각정지막(19)을 제거하여 제2플러그(18) 표면을 노출시키는 오픈부를 형성한다. The sacrificial insulating layer 20 is etched using the photoresist pattern 21 as an etch mask. The etch stop layer 19 stops the etch stop layer 19, and then the etch stop layer 19 is removed to remove the surface of the second plug 18. An open portion for exposing is formed.

포토레지스트 패턴(21)을 제거한 다음, 희생절연막(20)이 식각되어 오픈된 프로파일 즉, 오픈부가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 제2플러그(18)와 콘택시킨 다음, 오목한 구조의 전도막 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막(20) 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 격리시킨다.After the photoresist pattern 21 is removed, the conductive insulating film for the capacitor lower electrode is deposited along the profile in which the sacrificial insulating layer 20 is etched and opened, that is, the entire profile in which the open portion is formed, and then contacted with the second plug 18. The photoresist is applied to the extent that the conductive film of the structure can be sufficiently filled, and then the conductive film is planarized and isolated through the surface etching or CMP process until the surface of the sacrificial insulating film 20 is exposed.

이어서, 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함) 또는 불산(HF) 등을 이용한 습식 딥-아웃(Dip-out) 공정을 통해 남아있는 희생절연막(20)을 제거함으로써, 도 1c와 같은 오목한 형상의 하부전극(22) 구조를 형성한다.Subsequently, the remaining sacrificial insulating film 20 is removed through a wet dip-out process using a buffered oxide etchant (hereinafter referred to as BOE), hydrofluoric acid (HF), and the like. The same concave lower electrode 22 structure is formed.

이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.Subsequently, the remaining photoresist is removed by a dry strip process, which is etched using O 2 / CF 4 / H 2 O / N 2 or O 2 / N 2 , followed by cleaning with solvent. By-products generated during etching and remaining photoresist are removed.

이어서, 식각에 의한 하부전극(22)의 저하된 특성을 회복하도록 열처리를 실시하며, 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거한다.Subsequently, heat treatment is performed to restore the degraded characteristics of the lower electrode 22 by etching, and further, impurities are further removed by performing a short cleaning process using BOE or the like before forming the dielectric film.

도면에 도시되지는 않았지만 하부전극(22) 상에 유전체막과 상부전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.Although not shown, a series of processes for forming a capacitor are completed by forming a dielectric film and an upper electrode on the lower electrode 22.

도 2는 전술한 도 1c의 하부전극 형성이 완료된 단면을 복수의 하부전극을 포함하도록 도시한 평면도이다.FIG. 2 is a plan view illustrating a cross-sectional view of the lower electrode formation of FIG. 1C including the plurality of lower electrodes.

<종래기술><Private Technology>

참고로, 도 2는 종래기술에 따른 하부전극의 평면적 배열을 나타낸다.For reference, Figure 2 shows a planar arrangement of the lower electrode according to the prior art.

도 2를 참조하면, 복수의 하부전극(22)이 일방향으로 배열되어 있고, 비트라인(14) 사이에 복수의 제2플러그(18)가 매트릭스 형태로 배치되어 있으며, 대응하는 각 제2플러그(18)와 오버랩되며, 제2플러그(18)와 콘택되는 복수의 하부전극(22)이 배치되어 있다.Referring to FIG. 2, a plurality of lower electrodes 22 are arranged in one direction, and a plurality of second plugs 18 are arranged in a matrix form between the bit lines 14, and each corresponding second plug ( A plurality of lower electrodes 22 overlapping with each other 18 and contacting the second plug 18 are disposed.

한편, 현재까지는 사각형 또는 장축과 단축의 비가 큰 타원 형태의 마스크 패턴(실제 마스크 패턴의 평면 형상이 타원이 아닌 사각형 형태이나 식각 과정에 의해 식각되는 프로파일이 타원형으로 됨)을 이용하여 희생절연막(20)을 식각하고 오목형(또는 실린더형) 하부전극(22) 패턴을 형성하였다. 이 경우 도 1c의 하부전극(22) 형성을 위한 희생절연막(20) 딥-아웃 공정에서 식각 용액인 HF나 BOE의 계면 장력에 의해 하부전극(22)이 리닝(Leaning)되어 이웃하는 하부전극(22)과 전기적으로 단락되는 문제점이 발생하게 된다.Meanwhile, to date, the sacrificial insulating film 20 may be formed using a rectangular or elliptic mask pattern having a large ratio of long axis and short axis (the actual shape of the mask pattern is not an ellipse but a rectangular shape or a profile etched by an etching process is elliptical). ) Was etched to form a concave (or cylindrical) lower electrode 22 pattern. In this case, in the dip-out process of the sacrificial insulating film 20 for forming the lower electrode 22 of FIG. 1C, the lower electrode 22 is lined by an interface tension of an etching solution HF or BOE to form a neighboring lower electrode ( 22) and the electrical short circuit will occur.

도 3은 전술한 리닝에 의한 하부전극 간의 단락(23)을 개략적으로 도시한 단면도이며, 이러한 현상은 고집적화될 수록 즉, 하부전극(22) 간의 간격(d)이 좁아지고 이웃하는 면적이 클수록 또한 하부전극(22)의 폭이 작아지고 그 높이가 높아질 수록 더욱 심각하게 나타난다.FIG. 3 is a cross-sectional view schematically showing the short circuit 23 between the lower electrodes by the above-described lining, and this phenomenon is more integrated, that is, the narrower the distance d between the lower electrodes 22 and the larger the neighboring area. As the width of the lower electrode 22 decreases and the height thereof increases, it appears more serious.

<개선된 종래기술><Improved Prior Art>

실리더형 캐패시터 하부전극을 전술한 바와 같은 종래의 매트릭스 형태로 배열된 것과는 달리 예컨대, 비트라인 경계로 반대편에 위치하여 쌍을 이루는 하부전극과 지그재그 형태로 엇갈리도록 배치하여, 상기 한 쌍의 하부전극 간의 공유면적을 줄임으로써 습식 딥-아웃에 의한 계면 장력으로 하부전극이 단락되는 것을 방지하고자 하는 방법이 강구되었다.Unlike the arrangement of the conventional capacitor-type capacitor lower electrodes as described above, for example, the pair of lower electrodes are disposed in a zigzag form to be arranged opposite to the pair of lower electrodes positioned opposite to the bit line boundary. A method has been devised to reduce the short-circuit of the lower electrode by interfacial tension due to wet deep-out by reducing the common area of the liver.

도 4는 개선된 종래기술에 따른 복수의 하부전극을 포함하는 반도체소자를 도시한 평면도이다.4 is a plan view illustrating a semiconductor device including a plurality of lower electrodes according to the improved prior art.

도 4를 참조하면, 복수의 비트라인(40)이 X 방향으로 배치되어 있고, X 방향과 실질적으로 동일한 방향인 복수 개의 X축 가상선(여기서는 X1, X2의 두 개 만을 예로 도시함)과, 상기 X축 가상선(X1, X2)과 실질적으로 수직한 복수 개의 Y축 가상선(여기서는 Y1, Y2의 두 개 만을 예로 도시함)이 도면 상에 나타나 있다.Referring to FIG. 4, a plurality of bit lines 40 are disposed in the X direction, and a plurality of X-axis virtual lines (here, only two of X1 and X2 are shown as examples) that are substantially the same direction as the X direction, A plurality of Y-axis virtual lines (here, only two of Y1 and Y2 are shown as examples) are substantially perpendicular to the X-axis virtual lines X1 and X2.

X축 가상선(X1, X2)과 Y축 가상선(Y1, Y2)은 서로 매트릭스 구조(또는 격자 구조)의 다수의 교차점(O)을 이루며, 이러한 교차점에 그 중심부가 위치하는 복수 개의 캐패시터 플러그(41)가 매트릭스 구조로 배치되어 있다.The X-axis virtual lines X1 and X2 and the Y-axis virtual lines Y1 and Y2 form a plurality of intersection points O of the matrix structure (or lattice structure), and a plurality of capacitor plugs whose centers are located at these intersections. 41 is arranged in a matrix structure.

구체적으로, 캐패시터 플러그(41)는 기판의 활성영역에 콘택된 제1플러그에 연결되어 있으며, X축 가상선 방향(X축 방향)으로는 이웃하는 캐패시터 플러그(41)와 'd2'의 간격으로 배치되어 있고, Y축 가상선 방향(Y축 방향)으로는 이웃하는 캐패시터 플러그(41)와 비트라인(40)의 폭에 해당하는 'd1'의 간격으로 배치되어 있다.Specifically, the capacitor plug 41 is connected to the first plug contacted to the active region of the substrate, and in the X-axis virtual line direction (X-axis direction) at a distance between the adjacent capacitor plug 41 and 'd2'. In the Y-axis virtual line direction (Y-axis direction), it is arrange | positioned at the space | interval of the "d1" corresponding to the width | variety of the capacitor plug 41 and the bit line 40 which are adjacent.

캐패시터 플러그(41) 상부에는 각 캐패시터 플러그(41)와 일대일 대응되어 전기적으로 연결되도록 X축 방향으로 인접한 하부전극(42)과 'd3'의 간격으로 배치되어 있다.The upper portion of the capacitor plug 41 is disposed at intervals of 'd3' and the lower electrodes 42 adjacent to each other in the X-axis direction so as to correspond to each capacitor plug 41 one-to-one.

여기서, 임의의 Y축 가상선(예컨대, 캐패시터 플러그(41)의 중심점을 지나는 Y축 가상선(Y1)) 상에는 서로 인접하는 한 쌍의 캐패시터의 하부전극(42a, 42b)이 캐패시터 플러그(41)의 중심점을 지나는 Y축 가상선(Y1) 방향으로 각자의 X축 가상선(X1, X2) 상에서(즉, 각자의 중심을 지나는 X축 가상선의 변화없이) 서로 엇갈리게 배치되어 있다. Here, the lower electrodes 42a and 42b of the pair of capacitors adjacent to each other are arranged on the capacitor plug 41 on an arbitrary Y axis virtual line (eg, the Y axis virtual line Y1 passing through the center point of the capacitor plug 41). They are alternately arranged on their respective X-axis virtual lines X1 and X2 in the direction of the Y-axis virtual line Y1 passing through the center point of (i.e., without a change in the X-axis virtual line passing through their centers).

이렇게 하부전극(42)을 서로 엇갈리게 배치함으로 인해 종래기술의 문제점 중의 하나인 하부전극(42) 형성 후 희생절연막(도시하지 않음)을 습식 딥-아웃을 통해 제거할 때 습식 용액에 의한 계면 장력을 어느 정도 줄일 수 있어, 이웃하는 하부전극끼리 전기적으로 단락되는 것을 방지할 수 있다.By interposing the lower electrodes 42, the interfacial tension due to the wet solution is removed when the sacrificial insulating film (not shown) is removed through the wet dip-out after the lower electrode 42 is formed, which is one of the problems of the prior art. It can be reduced to some extent, and it is possible to prevent neighboring lower electrodes from being electrically shorted.

그러나, 반도체소자의 고집적화에 따라 플러그와의 접촉면적을 어느 정도 이상 갖게 하기 위한 공정 상의 마진이 감소하는 문제점이 제기된다.However, there is a problem that the process margin for reducing the contact area with the plug to a certain extent is reduced due to the high integration of the semiconductor device.

그 외 전술한 개선된 종래기술의 경우에서도 다음과 같은 문제점이 여전히 존재한다.In addition to the above-described improved prior art, the following problems still exist.

1) 패턴이 무너지는 현상(Pattern collapse).1) Pattern collapse.

하부전극을 지그재그로 배열함으로써, 희생 절연막의 습식 딥-아웃에 따른 리닝을 어느 정도 방지할 수 있으나, 패턴의 고집적화 및 미세화에 따라 서로 이웃하는 하부전극 간의 거리가 좁아짐에 따라 점차 그 한계가 드러난다.By arranging the lower electrodes in a zigzag pattern, the lining of the sacrificial insulating layer can be prevented to some extent from the wet dip-out, but the limit is gradually revealed as the distance between the lower electrodes adjacent to each other becomes smaller due to the high integration and miniaturization of the pattern.

뿐만아니라, 패턴이 무너지는 현상의 또 다른 원인 중의 하나인 하부전극의 리프팅(Lifting)에 의한 하부전극 간의 전기적 단락 현상은 여전히 발생한다.In addition, the electrical short between the lower electrodes due to the lifting of the lower electrode, which is another cause of the collapse of the pattern, still occurs.

2) 전하저장용량의 감소.2) reduction of charge storage capacity.

직사각형 또는 장축과 단축의 비가 큰 타원형의 하부전극 구조 형성을 위한 희생 절연막의 식각시 그 식각 특성이 장축과 단축에 따라 크게 달라지며, 이로 인해 장축에서의 경사진 식각 프로파일이 발생하며 하부전극 형성 영역이 축소되고, 이로인해 캐패시터의 유효면적이 감소한다.When etching the sacrificial insulating film to form a rectangular or elliptical lower electrode structure having a large ratio of long axis and short axis, the etching characteristics of the sacrificial insulating layer vary greatly depending on the long axis and the short axis. Is reduced, thereby reducing the effective area of the capacitor.

또한, 경사진 프로파일로 인해 상부에 비해 그 저면의 임계치수가 감소하여, 전하저장용량 증가를 위해 실시하는 MPS(Meta-stable Poly Silicon)와 같은 범프(Bump) 형성시 하부전극 저면에서의 범프간의 단락으로 인해 범프 형성과 유전막 및 상부전극의 형성이 불가능해진다.In addition, due to the inclined profile, the critical dimension of the bottom thereof is reduced compared to the upper part, and a short circuit between bumps at the bottom of the lower electrode when bumps such as MPS (Meta-stable Poly Silicon) is performed to increase charge storage capacity. As a result, bump formation and the formation of the dielectric film and the upper electrode are impossible.

도 5는 도 4를 Y1" 및 X1 가상선 방향으로 각각 절취한 하부전극 만을 개략적으로 도시한 단면도이다.FIG. 5 is a cross-sectional view schematically illustrating only the lower electrode cut out in FIG. 4 in the direction of the Y1 ″ and X1 virtual lines.

도 5의 (a)는 타원형의 장축 방향으로 절취한 하부전극(42)의 단면을 나타내며, 도 5의 (b)는 타원형의 단축 방향으로 절취한 하부전극(42)의 단면을 나타낸다.FIG. 5A illustrates a cross section of the lower electrode 42 cut in the elliptic long axis direction, and FIG. 5B illustrates a cross section of the lower electrode 42 cut in the elliptical short axis direction.

전술한 바와 같이 실린더형 캐패시터의 모양은 사각형이나 타원형이며, 그 장축과 단축의 종횡비(Aspect ratio)가 극단적으로 다른 특징을 가지고 있는 바, 이는 단축에 그 식각의 중심을 두고 실시하는 식각 특성에 의해 기인하는 것이다.As described above, the cylindrical capacitor is rectangular or elliptical, and has an extremely different aspect ratio between its major axis and its minor axis, which is caused by the etching characteristic of the etching centered on the minor axis. It is due.

문제는 식각 특성이 종횡비에 매우 민감하기 때문에 타원형 캐패시터의 장축과 단축의 식각 프로파일이 일치하지 않는다. 따라서, 희생절연막 식각 특성에 의해 대체적으로 단축은 도 5의 (b)의 도면부호 '45'와 같이 수직(Vertical)인 식각 프로파일을 갖고, 장축은 도 5의 (a)의 도면부호 '44'와 같이 경사진(Tapered) 식각 프로파일을 갖는다. 이러한 경사진 프로파일은 수직 프로파일에 비해 캐패시터의 유효 전하저장용량을 떨어뜨리는 원인이 된다. 또한, 전술한 바와 같이 범프 형성이 불가능하여 이 또한 전하저장용량을 떨어뜨리는 원인이 된다.The problem is that the etch profile of the elliptical capacitors does not match the etch profile because the etch characteristics are very sensitive to the aspect ratio. Accordingly, the short axis generally has a vertical etching profile as shown by reference numeral 45 in FIG. 5 (b), and the long axis indicates reference numeral 44 in FIG. 5 (a). It has a tapered etching profile as follows. This inclined profile causes a reduction in the effective charge storage capacity of the capacitor compared to the vertical profile. In addition, as described above, bump formation is impossible, which also causes the charge storage capacity to drop.

한편, 수직 프로파일을 얻기 위해 식각을 과도하게 실시하게 되면, 장축에서는 수직 프로파일을 얻을 수 있을지라도 단축에서는 희생절연막이 과도 식각되어 활이 휜것과 같은 보윙 프로파일(Bowing profile)을 나타내게 된다. 이러한 보윙 프로파일은 전술한 도 3의 하부전극 간 단락을 유발하는 또 다른 원인이 된다.On the other hand, if the etching is excessively performed to obtain the vertical profile, although the vertical profile can be obtained on the long axis, the sacrificial insulating film is excessively etched on the short axis to show a bowing profile that is like a bow. This bowing profile is another cause of short circuit between the lower electrodes of FIG. 3.

아울러, 장축 방향에서의 이러한 경사진 프로파일로 인해 최초의 디자인시 고려했던 하부전극의 접촉면적에 비해 그 접촉면적이 줄어들므로 인해 딥-아웃이나 다른 후속 공정 진행시 하부전극이 리프팅될 가능성이 증가하며, 좁은 임계치수 때문에 증착되는 하부전극의 두께도 감소하게 되어 하부전극이 부러질 가능성도 증가하게 된다.In addition, this inclined profile in the long axis direction reduces the contact area compared to the contact area of the lower electrode, which was considered in the initial design, thereby increasing the possibility of the lower electrode lifting during dip-out or other subsequent processes. Due to the narrow critical dimension, the thickness of the lower electrode to be deposited is also reduced, thereby increasing the possibility of the lower electrode being broken.

소자의 크기가 작아짐에 따라 일정한 전하저장용량을 확보하기 위해 식각되는 깊이가 깊어지고, 따라서 점점 종횡비는 커지게 되며, 이로 인해 장축과 단축의 식각 프로파일의 차이는 점점 더 심해지고 결국은 유효 캐패시터 면적(Effective capacitor area)이 감소하여 전하저장용량을 확보하기가 힘들어지거나, 브릿지(Bridge)에 의한 하부전극 간의 전기적 단락이 발생할 위험성은 매우 증가하게 된다.As the size of the device decreases, the depth to be etched becomes deeper to ensure a constant charge storage capacity, and thus the aspect ratio becomes larger, which makes the difference between the long and short axis etch profiles even worse and ultimately the effective capacitor area. As the effective capacitor area is reduced, it becomes difficult to secure the charge storage capacity, or the risk of occurrence of an electrical short between the lower electrodes by the bridge is greatly increased.

따라서, 소자의 집적도 증가에 상관없이 실린더형 캐패시터의 전하저장용량을 충분히 확보할 수 있고, 하부전극 간의 단락 문제를 해결할 수 있는 근본적인 해결책이 필요하다.Therefore, there is a need for a fundamental solution that can sufficiently secure the charge storage capacity of the cylindrical capacitor regardless of the increase in the degree of integration of the device, and can solve the short-circuit problem between the lower electrodes.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 캐패시터 하부전극 형성시 리닝(Leaning) 및 리프팅(Litfing) 의한 하부전극간의 단락을 방지할 수 있으며, 유효 캐패시터 면적을 넓혀 전하저장용량을 충분히 확보할 수 있는 반도체소자 및 그 제조 방법 제공하는 것을 그 목적으로 한다. The present invention is to solve the above conventional problems, it is possible to prevent a short circuit between the lower electrode (Leaning) and lifting (Litfing) during the formation of the capacitor lower electrode, and to increase the effective capacitor area to sufficiently increase the charge storage capacity It is an object of the present invention to provide a secured semiconductor device and a method of manufacturing the same.

또한, 본 발명은 하부전극의 엇갈린 배치에 따른 오버랩 마진을 향상시킬 수 있는 반도체소자 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다. In addition, another object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can improve the overlap margin according to the staggered arrangement of the lower electrode.

상기 목적을 달성하기 위하여 본 발명은, 복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그; 및 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치된 복수의 캐패시터 하부전극을 포함하며, 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖으며, 평면적으로 팔각형인 것을 특징으로 하는 반도체소자를 제공한다.In order to achieve the above object, the present invention provides a plurality of plugs arranged at regular intervals with their centers positioned at intersections of a plurality of X-axis virtual lines and a plurality of Y-axis virtual lines substantially perpendicular to the X-axis virtual lines; And a plurality of capacitor lower electrodes disposed at regular intervals so as to be electrically connected to each of the plugs in a one-to-one correspondence, wherein the pair of lower electrodes adjacent to each other on an arbitrary Y axis virtual line is the arbitrary Y axis virtual line. Provided is a semiconductor device having a central location different from each other on an X-axis virtual line so as to have an area facing in a direction to be minimum, and having a planar octagonal shape.

또한, 상기 목적을 달성하기 위한 본 발명은, 복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그를 형성하는 단계; 및 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치되며, 평면적으로 팔각형인 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며, 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 것을 특징으로 하는 반도체소자 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a plurality of plugs arranged at regular intervals, the center of the central portion is located at the intersection of the plurality of X-axis virtual line and the plurality of Y-axis virtual line substantially perpendicular to the X-axis virtual line. Forming; And forming a plurality of capacitor lower electrodes that are arranged at regular intervals so as to be electrically connected in one-to-one correspondence with the respective plugs, and planar octagonal capacitors, the pair of lower portions adjacent to each other on an arbitrary Y-axis imaginary line. The electrode provides a method of manufacturing a semiconductor device, characterized in that the centers thereof have different positions on the X-axis virtual line so that the area facing in the arbitrary Y-axis virtual line direction is minimized.

본 발명은 실리더형 캐패시터 하부전극을 종래의 매트릭스 형태로 배열된 것과는 달리 예컨대, 비트라인 경계로 반대편에 위치하여 쌍을 이루는 하부전극을 지그재그 형태로 엇갈리도록 배치하여, 상기 한 쌍의 하부전극 간의 공유면적을 줄임으로써 습식 딥-아웃에 의한 계면 장력으로 하부전극이 단락되는 것을 방지하면서도, 엇갈린 하부전극을 종래의 장단축의 비가 큰 타원형에서 실질적인 팔각형으로 바꿈으로써, 장축과 단축간의 식각 프로파일 차이에 따른 리닝 현상에 의한 하부전극간의 브릿지를 방지하고 전하저장용량을 늘릴 수 있도록 한다.The present invention, unlike the arrangement of the lower capacitor-type capacitors in the conventional matrix form, for example, is arranged on the opposite side of the bit line boundary to arrange a pair of lower electrodes in a staggered staggered, between the pair of lower electrodes By reducing the shared area, the lower electrode is prevented from shorting due to the interfacial tension caused by wet deep-out, while the staggered lower electrode is changed from an ellipse to a substantially octagonal ratio with a large ratio of long and short axes in the related art. This prevents the bridge between the lower electrodes due to the lining phenomenon and increases the charge storage capacity.

또한, 플러그는 종래와 동일하게 하고 상기 하부전극 쌍을 서로 반대 방향으로 치우치도록 배치하거나, 적어도 하나의 행에 해당하는 플러그 상부에 별도의 패드를 추가함으로써 콘택 저항 또한 감소시킬 수 있다.In addition, the contact resistance may also be reduced by making the plug the same as in the related art and arranging the lower electrode pairs in opposite directions, or by adding a separate pad on the plug corresponding to at least one row.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings in order that those skilled in the art may easily implement the technical idea of the present invention.

<제1실시예>First Embodiment

도 6은 본 발명의 제1실시예에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 평면도이다.6 is a plan view schematically illustrating a semiconductor device having a lower electrode according to a first embodiment of the present invention.

도 6을 참조하면, 복수의 비트라인(60)이 X 방향으로 배치되어 있고, X 방향과 실질적으로 동일한 방향인 복수 개의 X축 가상선(여기서는 X1, X2의 두 개 만을 예로 도시함)과, 상기 X축 가상선(X1, X2)과 실질적으로 수직한 복수 개의 Y축 가상선(여기서는 Y1, Y2의 두 개 만을 예로 도시함)이 도면 상에 도시되어 있다.Referring to FIG. 6, a plurality of bit lines 60 are disposed in the X direction, and a plurality of X axis virtual lines (here, only two of X1 and X2 are shown as examples) that are substantially the same direction as the X direction, A plurality of Y-axis virtual lines (here, only two of Y1 and Y2 are shown as examples) are substantially perpendicular to the X-axis virtual lines X1 and X2.

X축 가상선(X1, X2)과 Y축 가상선(Y1, Y2)은 서로 매트릭스 구조(또는 격자 구조)의 다수의 교차점(O)을 이루며, 이러한 교차점에 그 중심부가 위치하는 복수 개의 캐패시터 플러그(61)가 매트릭스 구조로 배치되어 있다.The X-axis virtual lines X1 and X2 and the Y-axis virtual lines Y1 and Y2 form a plurality of intersection points O of the matrix structure (or lattice structure), and a plurality of capacitor plugs whose centers are located at these intersections. 61 is arranged in a matrix structure.

구체적으로, 캐패시터 플러그(61)는 기판의 활성영역에 콘택된 제1플러그에 연결되어 있으며, X축 가상선 방향(X축 방향)으로는 이웃하는 캐패시터 플러그(61)와 'd2'의 간격으로 배치되어 있고, Y축 가상선 방향(Y축 방향)으로는 이웃하는 캐패시터 플러그(61)와 비트라인(60)의 폭에 해당하는 'd1'의 간격으로 배치되어 있다.Specifically, the capacitor plug 61 is connected to the first plug contacted to the active region of the substrate, and in the X-axis virtual line direction (X-axis direction) at a distance between the adjacent capacitor plug 61 and 'd2'. It is arrange | positioned, and is arrange | positioned at the space | interval of "d1" corresponding to the width | variety of the capacitor plug 61 and the bit line 60 which adjoin in the Y-axis virtual line direction (Y-axis direction).

여기서, 실제 이웃하는 캐패시터 플러그(61) 간의 간격은 전술한 'd1' 및 'd2' 보다 더 작다. 그 이유는 하부의 콘택은 고집적화에 부응하기 위해 최소로 하고 그 상부에서는 그 보다 더 큰 면적을 갖도록 하는 랜딩 플러그 구조를 주로 사용하기 때문이다.Here, the spacing between the actual neighboring capacitor plugs 61 is smaller than the aforementioned 'd1' and 'd2'. The reason is that the landing plug structure is mainly used to minimize the contact at the bottom to meet the high integration and to have a larger area at the top.

캐패시터 플러그(61) 상부에는 각 캐패시터 플러그(61)와 일대일 대응되어 전기적으로 연결되도록 X축 방향으로 인접한 하부전극(62)과 'd3'의 간격으로 배치되어 있다.An upper portion of the capacitor plug 61 is disposed at intervals of 'd3' and the lower electrodes 62 adjacent to each other in the X-axis direction so as to correspond to each capacitor plug 61 in one-to-one correspondence.

여기서, 임의의 Y축 가상선(예컨대, 캐패시터 플러그(61)의 중심점을 지나는 Y축 가상선(Y1)) 상에는 서로 인접하는 한 쌍의 캐패시터의 하부전극(62a, 62b)이 캐패시터 플러그(61)의 중심점을 지나는 Y축 가상선(Y1) 방향으로 대향하는 면적이 최소가 되도록 각자의 X축 가상선(X1, X2) 상에서(즉, 각자의 중심을 지나는 X축 가상선의 변화없이) 그 중심부가 서로 다른 위치를 갖도록 배치되어 있다. Here, the lower electrodes 62a and 62b of the pair of capacitors adjacent to each other are disposed on the capacitor plug 61 on an arbitrary Y axis virtual line (for example, the Y axis virtual line Y1 passing through the center point of the capacitor plug 61). The center of the center on the X axis virtual lines (X1, X2) (that is, without the change of the X axis virtual line passing through its center) so that the area facing in the direction of the Y axis virtual line (Y1) passing through the center point of It is arranged to have different positions.

도면에서는 한 쌍의 캐패시터의 하부전극(62a, 62b) 하부의 플러그의 중심점(O)은 서로 일치하나, 자신들의 중심점(O1', O1")에서 Y축 가상선은 각각 Y1'과 Y1"으로 변화되어 있음을 알 수 있다.In the drawing, the center points O of the plugs under the lower electrodes 62a and 62b of the pair of capacitors coincide with each other, but the Y axis virtual lines are Y1 'and Y1 "at their center points O1' and O1", respectively. It can be seen that the change.

여기서, 한쌍의 하부전극(62a, 62b)은 각각의 중심점이 임의의 Y축 가상선(Y1)에서 서로 다른 X축 방향의 지점에 배치되어 서로 엇갈린 배치 구조를 가짐을 알 수 있다.Here, it can be seen that the pair of lower electrodes 62a and 62b have their respective center points arranged at different X-axis directions on arbitrary Y-axis imaginary lines Y1 to have a staggered arrangement structure.

이렇게 하부전극(62)을 서로 엇갈리게 배치함으로 인해 Y축 방향으로 인접하여 이웃하는 한 쌍의 하부전극(62a, 62b) 간의 대향하는 즉, 마주하는 면적이 최소가 된다. 더불어 하부전극(62)을 팔각형으로 가져감으로써, 하부전극(62) 형성 후 희생절연막(도시하지 않음)을 습식 딥-아웃을 통해 제거할 때 습식 용액에 의한 계면 장력을 줄일 수 있어, 하부전극(62)이 리프팅되어 전기적으로 단락되는 문제를 해결할 수 있다.By arranging the lower electrodes 62 alternately with each other, the area of the opposing, ie, facing, pairs of adjacent lower electrodes 62a and 62b adjacent to each other in the Y-axis direction are minimized. In addition, by bringing the lower electrode 62 into an octagonal shape, when the sacrificial insulating film (not shown) is removed through the wet deep-out after the lower electrode 62 is formed, the interfacial tension caused by the wet solution can be reduced. The problem that 62 is lifted and electrically shorted can be solved.

또한, 하부전극(62)이 자신과 대응하는 플러그(61)와 X축 방향으로 이웃하는 하부전극(62)에 대응하는 플러그(61)와의 사이 즉, 'd2'에 위치하도록 하여, 한 쌍의 하부전극(62a, 62b) 끼리 서로 공유하는 면적이 없도록 할 수 있으며, 이 경우에는 하부전극(62)의 크기를 확대할 수 있어 전하저장용량을 증가시킬 수 있는 부가적인 효과를 거둘 수 있다.In addition, the lower electrode 62 is positioned between the plug 61 corresponding to the lower electrode 62 and the plug 61 corresponding to the lower electrode 62 neighboring in the X-axis direction, that is, 'd2'. The lower electrodes 62a and 62b may not have an area shared with each other, and in this case, the size of the lower electrode 62 may be increased, thereby increasing an additional charge storage capacity.

한편, 이렇듯 희생 절연막의 습식 딥-아웃에 따른 리닝으로 인한 하부전극간의 브릿지를 해결하기 위해 이상에서는 하부전극만을 엇갈리도록 배치하였으나, 오버랩 마진을 확보하면서 브릿지를 해결할 수 있는 보다 효과적인 방안은, 캐패시터 플러그 자체를 전술한 하부전극의 배열과 같이 매트릭스 형태가 아닌 지그재그로 배열하고 하부전극을 그 상부에 일치시키는 방법일 것이다.On the other hand, in order to solve the bridge between the lower electrodes due to the lining according to the wet deep-out of the sacrificial insulating film as described above, only the lower electrode is staggered, but a more effective way to solve the bridge while securing the overlap margin, the capacitor plug It may be a method of arranging itself in a zigzag rather than a matrix like the arrangement of the lower electrodes described above, and matching the lower electrodes to the top thereof.

그러나, 이 경우에는 하부의 비트라인과 워드라인 등 종래의 레이아웃을 모두 변경해야 하는 부담감이 발생하고, 그에 따라 추가 비용이 발생하게 된다. 따라서, 이러한 실제 공정 적용시의 가능성 등을 고려하여 비교적 간단한 방식으로 전술한 바와 같은 효과를 얻도록 하였다. However, in this case, the burden of changing all conventional layouts such as the lower bit line and the word line is generated, resulting in additional cost. Therefore, in consideration of the possibility of applying such an actual process, the effect as described above is obtained in a relatively simple manner.

종래의 문제점 중의 하나였던 희생 절연막의 장축과 단축간의 식각 프로파일의 차이에 기인한 전하저장용량의 감소 문제와 이를 극복하기 위한 과도 식각 과정에서 단축에 해당하는 희생 절연막의 보윙 프로파일의 문제 간의 트레이드 오프 관계를 더불어 해결할 수 있다.Trade-off relationship between the problem of reduction of charge storage capacity due to the difference in the etching profile between the long axis and the short axis of the sacrificial insulating film, which was one of the conventional problems, and the problem of the bowing profile of the sacrificial insulating film corresponding to the short axis in the transient etching process to overcome this problem. Can be solved together.

즉, 다수의 하부전극(62)을 평면적으로 팔각형으로 배치하였으며, 팔각형의 경우 장축과 단축이 없으며, 팔각형의 형상이 타원형인 경우에도 장축과 단축의 비가 1:1 ∼ 2:1 정도를 유지한다면, 장축과 단축의 상이한 식각 프로파일로 인한 전하저장용량과 하부전극 간의 단락 이라는 두 문제점 간의 트레이드 오프 관계를 극복하고 두가지의 문제점을 동시에 해결할 수 있다.That is, a plurality of lower electrodes 62 are arranged in a planar octagon, and in the case of an octagon, there is no major axis and a short axis, and the ratio of the major axis and the minor axis is 1: 1 to 2: 1 even when the shape of the octagon is elliptical. In addition, the two trade-offs can be solved simultaneously by overcoming the trade-off relationship between the charge storage capacity and the short circuit between the lower electrodes due to the different etching profiles of the long axis and the short axis.

한편, 본 발명의 하부전극(62)은 그 장축과 단축의 비가 1:1인 것이 가장 바람직하다.On the other hand, the lower electrode 62 of the present invention is most preferably a ratio of the long axis and short axis of 1: 1.

도 7은 도 6의 하부전극을 X1 가상선 방향과 Y1" 가상선 방향 및 Z-Z' 방향으로 절취한 단면을 도시한다.FIG. 7 is a cross-sectional view of the lower electrode of FIG. 6 taken along an X1 imaginary line direction, a Y1 ″ imaginary line direction, and a Z-Z 'direction.

도 7의 (a)는 도 6를 X1 가상선 방향으로 절취한 것으로서, X1 가상선 방향으로 희생 절연막의 수직한 식각 프로파일을 얻었을 경우, 도 7의 (b)에 도시된 Y1" 가상선 방향과 도 7의 (c)에 도시된 Z-Z' 방향으로도 동일한 수직 프로파일을 얻을 수 있어, 궁극적으로 하부전극(62)의 수직한 프로파일을 얻을 수 있다.FIG. 7A is a cross-sectional view of FIG. 6 taken along the X1 imaginary line. When the vertical etching profile of the sacrificial insulating film is obtained in the X1 imaginary line direction, the Y1 ″ imaginary line direction shown in FIG. The same vertical profile can be obtained also in the ZZ 'direction shown in FIG. 7C and, ultimately, the vertical profile of the lower electrode 62 can be obtained.

따라서, 경사 프로파일에 비해 전하저장용량을 향상시킬 수 있고, 경사 프로파일을 개선하기 위해 실시하는 과도 식각에 따른 희생 절연막의 보윙 현상을 방지할 수 있다.Therefore, the charge storage capacity can be improved compared to the inclined profile, and the bowing phenomenon of the sacrificial insulating layer due to the excessive etching performed to improve the inclined profile can be prevented.

또한, 하부전극(62)을 지그재그로 배치하여 비트라인을 사이로 인접한 하부전극 간의 공유 면적을 줄임으로써, 습식 딥-아웃에 의해 잔류하는 희생 절연막을 제거할 때 습식 용액의 계면 장력에 의한 하부전극 간의 브릿지를 방지할 수 있으며, 엇갈린 배치를 통해 하부전극(62)이 차지하는 면적을 보다 증가시켜 이에 따른 전하저장용량의 증가 또한 기대할 수 있다.In addition, by arranging the lower electrodes 62 in a zigzag to reduce the shared area between adjacent lower electrodes between bit lines, the lower electrodes 62 may be interposed between the lower electrodes due to the interfacial tension of the wet solution when removing the sacrificial insulating film remaining by the wet dip-out. The bridge can be prevented, and the staggered arrangement can increase the area occupied by the lower electrode 62, thereby increasing the charge storage capacity.

더군다나, 장축과 단축간의 식각 프로파일 차이가 거의 없어짐에 따라, 하부전극(62) 저면에서의 면적과 상부에서의 면적과 실질적으로 동일하며(CMP를 통한 평탄화 공정 후) 그 상부면과 하부면을 연결하는 옆면이 상기 상부면과 상기 하부면에 각각 실질적으로 수직한 팔각기둥을 이루게 된다.Furthermore, as there is almost no difference in the etch profile between the long axis and the short axis, it is substantially the same as the area at the bottom of the lower electrode 62 and the area at the top (after planarization through CMP) and connects the top and bottom surfaces thereof. The side surface is to form an octagonal pillar substantially perpendicular to the upper surface and the lower surface, respectively.

도 8은 이렇듯 3차원적으로 팔각기둥인 하부전극을 도시한 사시도이다.FIG. 8 is a perspective view illustrating the lower electrode having an octagonal pillar in three dimensions.

도 8을 참조하면, 상부면(A)과 하부면(B)의 면적이 실질적으로 동일함을 알 수 있으며, 옆면(C)은 상부면(A)과 하부면(B)에 수직함을 알 수 있다.Referring to FIG. 8, it can be seen that the areas of the upper surface A and the lower surface B are substantially the same, and the side surface C is perpendicular to the upper surface A and the lower surface B. FIG. Can be.

따라서, 하부면(B)에서의 하부전극(62)의 임계치수 'CD1'과 상부면(B)에서의 하부전극(62)의 임계치수 'CD2'는 실질적으로 동일하게 된다.Therefore, the critical dimension 'CD1' of the lower electrode 62 on the lower surface B and the critical dimension 'CD2' of the lower electrode 62 on the upper surface B are substantially the same.

이로 인해, 하부전극(62)에 MPS를 성장시키더라도 종래와 같이 양측이 서로 단락되어 MPS 성장이 불가능하거나, MPS 성장이 이루어지더라도 유전막 등의 증착이 불가능하던 문제점을 극복할 수 있으며, 실질적인 팔각기둥의 체적이 증대되는 만큼의 전하저장용량의 증가를 기대할 수 있다.As a result, even when MPS is grown on the lower electrode 62, both sides are shorted to each other as in the prior art, so that MPS growth is impossible, or even when MPS growth is performed, deposition of a dielectric film or the like is impossible. An increase in charge storage capacity can be expected as the column volume increases.

더군다나, 하부전극(62)의 두께를 보다 두껍게 형성할 수 있고 하부와의 접촉 면적을 증대시킬 수 있다.Furthermore, the thickness of the lower electrode 62 can be made thicker and the contact area with the lower part can be increased.

<제2실시예>Second Embodiment

전술한 제1실시예에서는 캐패시터 플러그를 종래와 동일한 레이아웃으로 사용하고 추가의 공정이 없이 하부전극을 형성하였다. 힌편, 이 경우에는 캐패시터 플러그와 하부전극 간의 콘택되는 면적이 줄어들어 오버랩 마진이 감소한다는 문제점이 남게 된다.In the first embodiment described above, the capacitor plug is used in the same layout as in the prior art, and the lower electrode is formed without further processing. On the other hand, in this case, the area of contact between the capacitor plug and the lower electrode is reduced, so the problem of overlap margin is reduced.

도 9는 본 발명의 제2실시예에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 단면도로서, 도 6과 동일한 구성에 대해서는 동일한 도면부호를 사용한다.FIG. 9 is a cross-sectional view schematically illustrating a semiconductor device having a lower electrode according to a second exemplary embodiment of the present invention, and the same reference numerals are used for the same components as those of FIG. 6.

도 9를 참조하면, 복수의 비트라인(60)이 X축 방향으로 배치되어 있고, 비트라인(60) 사이에 복수의 캐패시터 플러그(61)가 매트릭스 구조로 복수개 배치되어 있다. 이는 전술한 도 6과 동일한 구성 요소에 대한 부가적인 설명은 생략한다.9, a plurality of bit lines 60 are arranged in the X-axis direction, and a plurality of capacitor plugs 61 are arranged in a matrix structure between the bit lines 60. The description of the same components as those of FIG. 6 described above will be omitted.

제2실시예에서는 캐패시터 플러그(61)와 하부전극(62) 사이에 이들을 전기적으로 연결시키기 위한 복수의 콘택 패드(63)를 사용함으로써, 비록 콘택 패드(63) 형성을 위한 별도의 공정 추가가 필요하더라도 비트라인(60)을 경계로 서로 마주하는 한 쌍의 하부전극(62a, 62b)의 대향하는 면적을 최소화 또는 없도록 하면서도 하부전극(62)과 콘택 패드(63) 내지는 캐패시터 플러그(61)와의 콘택 면적을 증가시킬 수 있도록 한다.In the second embodiment, by using a plurality of contact pads 63 for electrically connecting them between the capacitor plug 61 and the lower electrode 62, a separate process for forming the contact pads 63 is required. However, the contact between the lower electrode 62 and the contact pad 63 or the capacitor plug 61 is minimized or eliminated while the opposite area of the pair of lower electrodes 62a and 62b facing each other at the boundary of the bit line 60 is minimized or eliminated. Allow to increase the area.

도 9에 도시된 예에서는 특히, X축 가상선(X1)에 그 중심부가 위치한 제1행(Row1)에만 콘택 패드(63)가 추가되어 있고, 추가된 콘택 패드(63)의 X축 중심점은 X1에 위치하므로 동일하나, Y축 중심선은 Y1 에서 Y1'으로 이동(또는 쉬프트)되어 있다. Y2의 Y축 가상선에 자신의 중심점이 위치하는 경우에도 Y2'으로 쉬프트 되어 있다. 또한, 제1행(Row1)에 해당하는 하부전극(62) 들의 중심점은 Y축 가상선이 각각 Y1'과 Y2'으로 그 중심점이 콘택 패드(63)와 일치한다.In the example shown in FIG. 9, in particular, the contact pads 63 are added only to the first row Row1 where the center thereof is located in the X-axis virtual line X1, and the X-axis center point of the added contact pads 63 is Since they are located at X1, they are the same, but the Y-axis centerline is moved (or shifted) from Y1 to Y1 '. Even when its center point is located on the Y-axis virtual line of Y2, it is shifted to Y2 '. In addition, the center points of the lower electrodes 62 corresponding to the first row Row1 have Y-axis virtual lines Y1 'and Y2', respectively, and the center points thereof coincide with the contact pad 63.

따라서, 제1실시예에서와 같이 하부전극(62)을 서로 엇갈리게 배치함으로 인해 Y축 가상선 방향으로 인접하여 이웃하는 캐패시터 플러그(61) 간의 마주하는 면적을 최소로 하고, 이로 인해 하부전극(62) 형성 후 희생절연막(도시하지 않음)을 습식 딥-아웃을 통해 제거할 때 습식 용액의 하부전극간 계면 장력을 줄일 수 있어, 하부전극(62)이 리프팅되어 전기적으로 단락되는 문제를 해결할 수 있으며, 하부전극(62)을 팔각형으로 형성함으로써 리닝에 의한 패턴 무너짐 현상을 개선하고 전하저장용량을 향상시킬 수 있는 효과를 기대할 수 있다.Therefore, as shown in the first embodiment, since the lower electrodes 62 are alternately arranged with each other, the area facing between the adjacent capacitor plugs 61 adjacent in the Y-axis virtual line direction is minimized, thereby lowering the lower electrodes 62. ) When the sacrificial insulating film (not shown) is removed through wet dip-out after the formation, the interfacial tension between the lower electrodes of the wet solution can be reduced, thereby solving the problem of the lower electrode 62 being lifted and electrically shorted. By forming the lower electrode 62 in an octagonal shape, an effect of improving the pattern collapse phenomenon due to lining and improving the charge storage capacity can be expected.

더불어 콘택 패드(63)를 통해 플러그(61)와 하부전극(62)이 콘택되는 면적을 넓힐 수 있어 콘택 저항이 증가되는 문제점을 극복할 수 있게 된다.In addition, the contact pad 63 may increase the contact area between the plug 61 and the lower electrode 62, thereby overcoming the problem of increasing contact resistance.

도 10 내지 도 12는 본 발명의 제2실시예의 각기 다른 형태에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 평면도로서, 도 9와 동일한 구성에 대해서는 동일한 도면부호를 사용한다.10 to 12 are plan views schematically showing semiconductor devices in which lower electrodes according to different embodiments of the second embodiment of the present invention are formed, and the same reference numerals are used for the same components as in FIG. 9.

콘택 패드(63)를 사용함에 있어서, 전술한 도 9와 같이 한 행 걸러서 한 행으로(격행간으로) 콘택 패드를 사용하는 방식과 모든 행에 사용하는 방식이 있을 수 있다.In using the contact pads 63, there may be a method of using the contact pads every other row and every row as shown in FIG. 9.

도 10과 도 11은 모든 행에 콘택 패드를 사용한 형태이고, 도 12는 한 쌍의 행 중 한 행에만 콘택 패드를 사용한 형태이다.10 and 11 show contact pads used in all rows, and FIG. 12 shows contact pads used in only one row of a pair of rows.

먼저 도 12를 참조하면, 도 9와는 반대로 X2의 X축 가상선을 그 중심점으로 하는 제2행(Row2)에만 콘택 패드(63)가 추가되어 있으며 콘택 패드(63)의 중심점이 X축 가상선 방향 구체적으로, Y1에서 Y1"의 Y축 가상선 방향으로 치우쳐 있다. First, referring to FIG. 12, in contrast to FIG. 9, the contact pad 63 is added only to the second row Row2 having the X-axis virtual line of X2 as its center point, and the center point of the contact pad 63 is the X-axis virtual line. Direction Specifically, it is biased in the Y-axis imaginary line direction of Y1 to Y1 ".

콘택 패드(63)의 경우 캐패시터 플러그(61)에 비해 공정 마진 측면에서 보다 여유로울 수 있는 장점이 있으므로, 그 사이즈를 충분히 크게 가져갈 수 있을 것이다.In the case of the contact pads 63, the size of the contact pads 63 may be more relaxed in terms of process margin than the capacitor plugs 61.

도 10을 참조하면, 제1행(Row1)과 제2행(Row2) 모두에 콘택 패드(63)가 배치되어 있으며, 콘택 패드(63)가 플러그(61) 보다 큰 형태임을 알 수 있다.Referring to FIG. 10, it can be seen that the contact pads 63 are disposed in both the first row Row1 and the second row Row2, and the contact pads 63 are larger than the plug 61.

여기서 하부전극(62)과 콘택 패드(63) 및 플러그(61)와의 접촉 면적이 증대되어 있어, 오버랩 마진과 더불어 콘택 저항 또한 감소함을 알 수 있다.In this case, the contact area between the lower electrode 62, the contact pad 63, and the plug 61 is increased, and the contact resistance is also reduced in addition to the overlap margin.

도 11을 참조하면, 제1행(Row1)과 제2행(Row2) 모두에 콘택 패드(63)가 배치되어 있으며, 마치 도 6에서의 하부전극(62)과 같이 콘택 패드(63)가 지그재그 형태로 엇갈려서 배치되어 있음을 확인할 수 있다.Referring to FIG. 11, contact pads 63 are disposed in both the first row Row1 and the second row Row2, and the contact pads 63 are zigzag like the lower electrode 62 in FIG. 6. It can be seen that they are staggered in form.

이러한 도 10과 도 11에서도 역시 비트라인(60)을 경계로 대향하는 한 쌍의 하부전극(62a, 62b)의 Y축 방향으로 대향하는 면적이 최소화됨을 알 수 있다.10 and 11, the area of the pair of lower electrodes 62a and 62b facing the bit line 60 may be minimized.

전술한 제1실시예와 제2실시예에를 통해 희생 절연막의 습식 딥-아웃에 따른 문제점을 극복할 수 있었음을 설명하였다.It has been described that the problems caused by the wet dip-out of the sacrificial insulating film can be overcome through the above-described first and second embodiments.

이하에서는, 전술한 본원발명의 제1 및 제2실시예에 따른 반도체소자에 대한 제조 공정을 첨부한 도면을 참조하여 설명한다.Hereinafter, a manufacturing process for a semiconductor device according to the first and second embodiments of the present invention described above will be described with reference to the accompanying drawings.

도 13은 본 발명의 마스크 패턴의 예를 도시한 평면도이다.It is a top view which shows the example of the mask pattern of this invention.

도 6과 같은 제1실시예의 경우 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 하부전극이 형성된 오픈부가 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되거나 없도록 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 구조를 갖는 마스크 패턴을 이용하면 되므로 그 제조 공정에 대한 설명은 생략하며, 이러한 마스크 패턴의 형상은 도 13에 도시되어 있다.In the case of the first embodiment as shown in FIG. 6, the open portion having a pair of lower electrodes adjacent to each other on an arbitrary Y-axis imaginary line is formed on the X-axis imaginary line so that the area facing the arbitrary Y-axis imaginary line is minimized or not. Since a mask pattern having a structure in which the central portions have different positions may be used, a description of the manufacturing process is omitted, and the shape of the mask pattern is illustrated in FIG. 13.

도 13에서는 도 6의 하부전극 구조 형성을 위한 하부전극 마스크 패턴을 도시한다.FIG. 13 illustrates a lower electrode mask pattern for forming the lower electrode structure of FIG. 6.

도 13을 참조하면, 한 쌍의 하부전극이 형성될 오픈부(즉, 희생 절연막이 식각될 영역)(130)의 Y축 가상선의 중심점이 하부의 캐패시터의 플러그의 중심점에 해당하는 Y축 가상선의 Y1에서 각각 Y1'과 Y1"으로 쉬프트되어 오픈부(130)끼리 서로 대향하는 면적이 거의 존재하지 않음을 알 수 있다. 여기서, 도면부호 '131'은 오픈되지 않는 영역 즉, 희생 절연막이 잔류하는 영역을 나타낸다.Referring to FIG. 13, the center point of the Y-axis virtual line of the open portion (ie, the region where the sacrificial insulating layer is to be etched) 130 on which the pair of lower electrodes are to be formed is formed of the Y-axis virtual line corresponding to the center point of the plug of the lower capacitor. It can be seen that there is almost no area where the open portions 130 oppose each other by being shifted from Y1 to Y1 'and Y1 ", respectively. Here, reference numeral' 131 'denotes an area in which the sacrificial insulating film is not opened. Represents an area.

한편, 도 13에서는 콘택 마스크의 오픈되는 영역이 사각형의 형상으로 도시되어 있음을 알 수 있으나, 실시예1과 실시예2에서는 하부전극이 실질적인 팔각형을 갖는 것으로 나타나 있다. 이는 실제 공정 적용시 마스크 패턴 자체는 사각 형상을 가지나, 식각 공정의 특성상 그 모서리에서 사각형의 테두리가 아닌 팔각형으로 나타남으로 인해 발생하는 현상이다.On the other hand, in Figure 13 it can be seen that the open area of the contact mask is shown in the shape of a rectangle, in Example 1 and Example 2 it is shown that the lower electrode has a substantially octagonal. This is due to the fact that the mask pattern itself has a rectangular shape when applied to an actual process, but due to the characteristics of the etching process, the mask pattern itself appears as an octagon rather than an edge of a rectangle.

따라서, 타원이 아닌 팔각형의 하부전극을 얻기 위해서는 직사각형 보다는 정사각형 형태의 오픈부를 갖는 마스크 패턴을 사용한다.Therefore, in order to obtain an octagonal lower electrode rather than an ellipse, a mask pattern having an open portion having a square shape rather than a rectangle is used.

또한 공정에 따라서는 팔각형의 오프부를 갖는 마스크 패턴을 사용할 수도 있다.In addition, depending on the process, a mask pattern having an octagonal off portion may be used.

도 14a 내지 도 14d는 본 발명의 실시예에 따른 콘택 패드를 사용하는 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 하부전극 형성 공정을 살펴본다.14A to 14D are cross-sectional views illustrating a process of manufacturing a semiconductor device using a contact pad according to an embodiment of the present invention. With reference to FIGS. 14A to 14D, a process of forming a lower electrode of the present invention will be described.

먼저, 도 14a에 도시된 바와 같이, 트랜지스터 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(140) 상에 산화막계열의 제1절연막(141)을 형성한 후, 제1절연막(141)을 관통하여 기판(140)에 콘택된 제1플러그(142)를 형성하는 바, 제1플러그(142)는 기판(140)의 소스/드레인 등의 불순물 확산영역에 전기적으로 도통되도록 연결(콘택)된다.First, as shown in FIG. 14A, the first insulating film 141 of the oxide film series is formed on the substrate 140 on which various elements for forming a semiconductor device such as a transistor are formed, and then penetrates through the first insulating film 141. As a result, the first plug 142 is formed to contact the substrate 140. The first plug 142 is electrically connected to the impurity diffusion region such as a source / drain of the substrate 140.

여기서, 제1절연막(141)은 보통 TEOS막을 이용하고, 제1플러그(142)는 폴리실리콘을 사용하며 도면에 도시되지는 않았지만, 통상 제1플러그(142) 상부에 오믹 콘택과 하부전극 물질의 기판(140)으로의 확산을 방지하기 위한 목적으로 Ti/TiSi2/TiN 또는 Ti/TiN 구조 등의 배리어막을 포함한다.Here, the first insulating layer 141 usually uses a TEOS film, the first plug 142 uses polysilicon, and although not shown in the drawing, the ohmic contact and the lower electrode material are usually disposed on the first plug 142. A barrier film, such as a Ti / TiSi 2 / TiN or Ti / TiN structure, is included for the purpose of preventing diffusion into the substrate 140.

이어서, CMP 등의 평탄화 공정을 실시하여 제1플러그(142)와 제1절연막(141) 상부를 평탄화시킨 다음, 결과물 상에 제2절연막(143)을 형성한다.Subsequently, a planarization process such as CMP is performed to planarize the upper portion of the first plug 142 and the first insulating layer 141, and then a second insulating layer 143 is formed on the resultant.

이어서, 제1플러그(142)와 오버랩되지 않는 제2절연막(143) 상에 비트라인(144)을 형성한 후, 비트라인(144)을 포함한 전체 프로파일을 따라 질화막 계열의 제1식각정지막(145)을 얇게 증착한다.Subsequently, after the bit line 144 is formed on the second insulating layer 143 not overlapping with the first plug 142, the first etch stop layer of the nitride film series is formed along the entire profile including the bit line 144. 145) thinly deposited.

제1식각정지막(145)은 후속 캐패시터의 하부전극 콘택 형성을 위한 식각 공정에서 비트라인(144)의 손실을 방지하기 위한 것이며, 특히 산화막 계열의 제3절연막(146)과의 식각선택비를 얻기 위해 질화막 계열의 막 예컨대, 실리콘질화막 또는 실리콘산화질화막을 사용한다.The first etch stop layer 145 is to prevent the loss of the bit line 144 in the etching process for forming the lower electrode contact of the subsequent capacitor, in particular the etching selectivity with the oxide-based third insulating layer 146 In order to obtain, a nitride film-based film such as a silicon nitride film or a silicon oxynitride film is used.

제1식각정지막(145) 상에 산화막 계열의 제3절연막(146)을 두텁게 증착한 다음, 전면식각 또는 CMP 공정을 통해 그 상부를 평탄화시킨다.After thickly depositing an oxide-based third insulating layer 146 on the first etch stop layer 145, the upper portion thereof is planarized through an entire surface etching or a CMP process.

계속해서, 제3절연막(146) 상에 캐패시터 플러그 형성을 위한 포토레지스트 패턴(147)을 형성한다.Subsequently, a photoresist pattern 147 for forming a capacitor plug is formed on the third insulating film 146.

이어서, 포토레지스트 패턴(147)을 식각마스크로 제3절연막(146)과 제1식각정지막(145) 및 제2절연막(143)을 순차적으로 식각하여 제1플러그(142)를 노출시키는 콘택홀(도시하지 않음)을 형성한다.Next, the contact hole exposing the first plug 142 by sequentially etching the third insulating layer 146, the first etching stop layer 145, and the second insulating layer 143 using the photoresist pattern 147 as an etching mask. (Not shown).

이 때, 제3절연막(146)을 식각하고 제1식각정지막(145)에서 1차 식각멈춤을 하고난 후, 제1식각정지막(145)과 제2절연막(143)을 다시 식각하여 수직 구조의 식각 프로파일을 얻을 수 있다.In this case, after etching the third insulating layer 146 and stopping the first etching on the first etching stop layer 145, the first etching stop layer 145 and the second insulating layer 143 are etched again to be vertical. The etch profile of the structure can be obtained.

이어서, 전면에 폴리실리콘 등의 전도성 물질을 증착하여 콘택홀을 매립하여 제1플러그(162)와 전기적으로 콘택되도록 제2플러그(148)를 형성한 후, CMP 공정을 통해 그 상부를 평탄화시킨다. 여기서, 제2플러그(148)는 캐패시터의 하부전극과 제1플러그(142)를 전기적으로 연결(콘택) 시켜주므로 캐패시터 플러그라 할 수 있다.Subsequently, a conductive material such as polysilicon is deposited on the entire surface to fill the contact hole to form the second plug 148 to be in electrical contact with the first plug 162, and then planarize the upper portion thereof through a CMP process. Here, the second plug 148 may be referred to as a capacitor plug because it electrically connects (contacts) the lower electrode of the capacitor and the first plug 142.

이어서, 후속 콘택 패드 형성을 위한 식각 공정시 제2플러그(148)의 어택을 방지하기 위한 질화막 계열의 제2식각정지막(149)을 형성한다. 한편, 여기서, 후속 캐패시터 하부전극 형성을 위한 식각 공정시에는 식각 공정의 제어가 비교적 용이하므로 제2식각정지막(149)의 형성 공정은 생략이 가능하다.Subsequently, in the etching process for forming the subsequent contact pads, the second etching stop layer 149 of the nitride layer is formed to prevent attack of the second plug 148. Meanwhile, in the etching process for forming the subsequent capacitor lower electrode, since the control of the etching process is relatively easy, the process of forming the second etching stop layer 149 may be omitted.

이어서, 식각정지막(149) 상에 산화막 계열의 제4절연막(150)을 증착한다. 이 때, 제4절연막(150)의 상부가 평탄화되도록 평탄성이 우수한 산화막을 사용하거나 증착 후 별도의 평탄화 공정을 실시한다.Subsequently, an oxide-based fourth insulating layer 150 is deposited on the etch stop layer 149. In this case, an oxide film having excellent flatness is used so as to planarize the upper portion of the fourth insulating layer 150, or a separate planarization process is performed after deposition.

이어서, 제4절연막(150) 상에 콘택 패드 형성을 위한 마스크 패턴(151)을 형성한다. Subsequently, a mask pattern 151 for forming a contact pad is formed on the fourth insulating layer 150.

이 때, 마스크 패턴(151)은, 전술한 제1 및 제2실시예에서 제시한 바와 같이, 임의의 Y축 가상선 상에서 서로 인접하며 캐패시터 하부전극의 형성될 한 쌍의 희생 절연막의 오픈부가 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 구조가 되도록 하거나, 상기 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 오픈부가 임의의 Y축 가상선 방향으로 대향하는 면적이 없도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 구조로 형성한다.At this time, the mask pattern 151 is adjacent to each other on an arbitrary Y-axis imaginary line as shown in the above-described first and second embodiments, and an open portion of the pair of sacrificial insulating films to be formed of the capacitor lower electrode is formed. A pair of openings adjacent to each other on the arbitrary Y-axis imaginary line may have a structure in which the centers thereof have different positions on the X-axis imaginary line so that the area facing in the arbitrary Y-axis imaginary line direction is minimum. It is formed in a structure such that the centers thereof have different positions on the X-axis virtual line such that there is no area facing in the arbitrary Y-axis virtual line direction.

또한, 마스크 패턴(151)은, 한 쌍의 오픈부 중 적어도 하나는 그 중심점이 상기 임의의 Y축 가상선에서 어긋나도록 배치하거나, 한 쌍의 오픈부의 각 중심점이 상기 임의의 Y축 가상선에서 서로 다른 X축 방향의 지점에 위치하도록 배치하는 구조로 형성한다.In addition, the mask pattern 151 may be arranged such that at least one of the pair of open portions is shifted from the arbitrary Y axis virtual line at its center point, or each center point of the pair of open portions is at the arbitrary Y axis virtual line. It is formed in a structure arranged so as to be located at different points in the X axis direction.

여기서는 단면에 대한 공정 순서만을 도시하므로 이러한 평면적인 구조는 도시되지 않으며, 다만 콘택 패드의 사이즈가 캐패시터 플러그(148)보다 크게 한 것을 그 예로 하여 설명한다.Since only the process sequence for the cross section is shown here, such a planar structure is not shown, except that the contact pad is larger than the capacitor plug 148.

이어서, 마스크 패턴(151)을 식각마스크로 제4절연막(150)과 식각정지막(149)을 식각하여 오픈부(도시하지 않음)을 형성한 다음, 플러그(148)와 하부전극을 전기적으로 연결하기 위한 콘택 패드 형성용 물질을 증착한 다음 CMP를 통해 평탄화된 콘택 패드(152)를 형성한다. 이어서, 후속 하부전극 형성을 위한 희생 절연막 식각 공정에 의한 콘택 패드(152)의 손실을 방지하기 위해 콘택 패드(152) 상에 질화막 계열의 제3식각정지막(153)을 형성한다.Subsequently, the fourth insulating layer 150 and the etch stop layer 149 are etched using the mask pattern 151 as an etch mask to form an open part (not shown), and then the plug 148 and the lower electrode are electrically connected. The contact pad forming material is deposited to form a planarized contact pad 152 through CMP. Subsequently, in order to prevent loss of the contact pad 152 due to the sacrificial insulating layer etching process for forming the lower electrode, a third etching stop layer 153 of the nitride film type is formed on the contact pad 152.

도 16c는 평탄화된 콘택 패드(152) 상에 제3식각정지막(153)이 형성된 단면을 도시한다.FIG. 16C illustrates a cross section in which a third etch stop layer 153 is formed on the planarized contact pad 152.

여기서, 콘택 패드(152)는 그 평면 형상이 팔각형, 타원형 또는 사각형, 삼각형 등의 다각형 등 다양한 형태로 형성하는 것이 가능하다.Here, the contact pads 152 may be formed in various shapes such as polygons such as octagons, ovals, squares, and triangles.

또한, 전술한 공정에서와 같이 제4절연막(150)을 형성하고 이를 패터닝한 다음, 콘택 패드(152) 형성용 물질을 증착하고 평탄화하는 공정 이외에, 제2플러그(148) 상에 직접 콘택 패드(152)용 물질을 증착하고 이를 패터닝하여 콘택 패드(152)를 형성하는 공정도 가능하다.In addition to forming and patterning the fourth insulating layer 150 as described above, and then depositing and planarizing the material for forming the contact pad 152, the contact pad (not shown) may be directly formed on the second plug 148. A process of forming the contact pad 152 by depositing and patterning the material for 152 is also possible.

제3식각정지막(153) 상에 캐패시터의 수직 높이를 결정하여 그 전하용량에 영향을 미치는 산화막 계열의 캐패시터 형성용 희생절연막(도시하지 않음)을 형성한 다음, 하부전극 형성을 위한 마스크 패턴(도시하지 않음)을 형성한다.A sacrificial insulating film (not shown) for forming a capacitor based on an oxide film having a vertical height of the capacitor is determined on the third etch stop layer 153, and then a mask pattern for forming a lower electrode is formed. Not shown).

이 때, 하부전극의 중심점이 플러그(148)과 어긋나며, 하부전극과 콘택 패드(152)의 접촉되는 면적이 최대가 되도록 포토레지스트 패턴을 적절히 조절하는 것이 중요하다.At this time, it is important to properly adjust the photoresist pattern so that the center point of the lower electrode is displaced from the plug 148 and the contact area between the lower electrode and the contact pad 152 is maximized.

마스크 패턴을 식각마스크로 희생절연막을 식각하는 바, 제3식각정지막(153)에서 식각멈춤을 한 다음, 제3식각정지막(153)을 제거하여 콘택 패드(152) 표면을 노출시키는 오픈부를 형성한다. When the sacrificial insulating layer is etched using the mask pattern as an etch mask, the etch stop is performed on the third etch stop layer 153, and then the open portion for removing the third etch stop layer 153 to expose the surface of the contact pad 152. Form.

마스크 패턴을 제거한 다음, 희생절연막이 식각되어 오픈된 프로파일 즉, 오픈부가 형성된 전체 프로파일을 따라 캐패시터 하부전극용 전도막을 증착하여 콘택 패드(152)와 콘택시킨 다음, 오목한 구조의 전도막 사이를 충분히 매립할 수 있을 정도로 포토레지스트를 도포한 다음, 희생절연막 표면이 노출될 때까지 전면식각 또는 CMP 공정을 통해 전도막을 평탄화 및 격리시킨다.After the mask pattern is removed, the sacrificial insulating film is etched and deposited, the conductive film for the capacitor lower electrode is deposited along the open profile, that is, the entire profile in which the open portion is formed, to contact the contact pad 152, and then sufficiently fills the gap between the concave conductive film. The photoresist is applied as much as possible, and then the conductive film is planarized and isolated by a total etching or CMP process until the surface of the sacrificial insulating film is exposed.

이어서, BOE, 불산(HF) 또는 황산(H2SO4)과 과수(H2O2)가 4:1의 비율로 혼합된 용액 등을 이용한 습식 딥-아웃 공정을 통해 남아있는 희생절연막을 제거함으로써, 도 16d와 같은 오목한 형상의 하부전극(154) 구조를 형성한다.Subsequently, the remaining sacrificial insulating film is removed through a wet dip-out process using a solution in which BOE, hydrofluoric acid (HF) or sulfuric acid (H 2 SO 4 ) and fruit water (H 2 O 2 ) are mixed at a ratio of 4: 1. As a result, a concave bottom electrode 154 structure as shown in FIG. 16D is formed.

한편, 전술한 마스크 패턴의 구조에 의해 비트라인을 사이에 두고 인접한 하부전극 간의 대향하는 면적이 줄어 들어 습식 딥-아웃 공정에서 습식 용액에 의한 계면 장력이 줄어 든다. 따라서, 하부전극의 리프팅에 의한 하부전극 간의 전기적 단락 현상을 방지할 수 있다.On the other hand, due to the structure of the mask pattern described above, the opposing area between adjacent lower electrodes with a bit line interposed therebetween decreases the interfacial tension caused by the wet solution in the wet dip-out process. Therefore, it is possible to prevent the electrical short circuit between the lower electrodes by the lifting of the lower electrode.

또한, 하부전극의 평면 형상이 팔각형이 되도록 함으로써, 장축과 단축간의 식각 특성 차이로 인한 전하저장용량의 감소를 최소화할 수 있으며, 장축과 단축의 식각 특성 차이로 인한 장축 방향에서의 경사진 프로파일로 인한 과도 식각에 의해 발생할 수 있는 하부전극의 리닝 현상을 방지할 수 있다.In addition, the planar shape of the lower electrode is octagonal, thereby minimizing the reduction of the charge storage capacity due to the difference in etching characteristics between the long axis and the short axis, and the inclined profile in the long axis direction due to the difference in the etching characteristics of the long axis and the short axis. It is possible to prevent the phenomenon of lining of the lower electrode caused by the excessive etching due to.

이어서, 잔류하는 포토레지스트를 건식 스트립 공정에 의해 제거하는 바, O2/CF4/H2O/N2 또는 O2/N2를 이용하여 식각한 다음, 솔벤트(Solvent)를 이용하여 세정함으로써 식각시 발생한 부산물과 잔류하는 포토레지스트를 제거한다.Subsequently, the remaining photoresist is removed by a dry strip process, which is etched using O 2 / CF 4 / H 2 O / N 2 or O 2 / N 2 , followed by cleaning with solvent. By-products generated during etching and remaining photoresist are removed.

이어서, 식각에 의한 하부전극(154)의 저하된 특성을 회복하도록 열처리를 실시할 수도 있으며, 이 때에는 다시 유전체막 형성 전에 BOE 등을 이용하여 짧게 세정 공정을 실시하여 추가로 불순물을 제거하는 공정이 수반된다.Subsequently, heat treatment may be performed to recover the degraded characteristics of the lower electrode 154 due to etching. In this case, a process of additionally removing impurities by performing a short cleaning process using BOE or the like before forming the dielectric film may be performed. Entails.

한편, MPS 공정을 적용한 하부전극(154)을 형성하는 경우 폴리실리콘을 증착한 다음, MPS 성장을 위한 적절한 온도와 압력 조건을 통해 하부전극(154)의 안쪽면에(Inner cylinder type)만 MPS를 성장시킨 후 CMP 공정을 실시한다.Meanwhile, in the case of forming the lower electrode 154 to which the MPS process is applied, polysilicon is deposited, and then MPS is applied only to the inner surface of the lower electrode 154 through appropriate temperature and pressure conditions for MPS growth. After growing, the CMP process is performed.

도면에 도시되지는 않았지만 하부전극(154) 상에 유전체막과 상부전극을 형성함으로써 캐패시터 형성을 위한 일련의 공정이 완료된다.Although not shown in the drawing, a series of processes for forming a capacitor are completed by forming a dielectric film and an upper electrode on the lower electrode 154.

도 15는 습식 딥-아웃 공정 후에 따른 하부전극의 리닝 발생을 확인할 수 있는 하부전극의 TEM(Transmission Electron Microscope) 사진이다.FIG. 15 is a TEM (Transmission Electron Microscope) photograph of a lower electrode capable of confirming the occurrence of lining of the lower electrode after the wet dip-out process.

도 15의 (a)를 참조하면, 전술한 종래기술(타원형의 매트릭스 배열된 하부전극)에 따른 하부전극(170a)의 패턴 무너짐 현상(X)이 발생함을 인지할 수 있다.Referring to FIG. 15A, it can be seen that the pattern collapse phenomenon X of the lower electrode 170a according to the above-described prior art (elliptic matrix-arranged lower electrodes) occurs.

도 15의 (b)를 참조하면, 전술한 개선된 종래기술(타원형의 엇갈리게 배열된 하부전극)의 경우 도 15의 (a)에 비해 레이아웃 즉, 하부전극의 배치에 따른 리닝 현상은 감소함을 확인할 수 있다. 그러나, 이 경우에도 고집적화에 따른 공정 상의 한계와 장축과 단축간의 식각 프로파일 특성 차이에 기인한 보윙 프로파일로 인한 리닝 현상 등으로 인해 패턴 무너짐 현상(Y)이 여전히 발생함을 인지할 수 있다.Referring to FIG. 15B, in the case of the above-described improved conventional technology (elliptical staggered lower electrodes), the lining phenomenon due to the layout, that is, the arrangement of the lower electrodes, is reduced compared to FIG. 15A. You can check it. However, even in this case, it can be appreciated that the pattern collapse phenomenon Y still occurs due to process limitations due to high integration and a lining phenomenon due to a bowing profile due to a difference in etching profile characteristics between long and short axes.

한편, 도 15의 (c)를 참조하면, 본 발명(팔각형의 엇갈리게 배열된 하부전극)의 경우 패턴 무너짐 현상이 전혀 발생하지 않음을 확인할 수 있다.On the other hand, referring to Figure 15 (c), it can be seen that the pattern collapse phenomenon does not occur at all in the case of the present invention (octagonal staggered bottom electrode).

도 16은 개선된 종래기술과 본 발명에 따른 하부전극의 패턴을 비교도시한 TEM 사진이다.16 is a TEM photograph showing a comparison of the pattern of the lower electrode according to the improved prior art and the present invention.

도 16의 (a)를 참조하면, 전술한 개선된 종래기술(타원형의 엇갈리게 배열된 하부전극)의 경우 도면부호 '160'과 같이 하부전극 패턴의 보윙 현상이 발생하고, 저면에서의 임계치수(161)가 그 상부에 비해 매우 좁아졌음을 알 수 있다. Referring to (a) of FIG. 16, in the case of the above-described improved prior art (elliptical staggered lower electrodes), the bowing phenomenon of the lower electrode pattern occurs as shown by reference numeral 160, and the threshold dimension at the bottom surface ( It can be seen that 161 is very narrow compared to the top.

반면, 도 16의 (b)를 참조하면, 본 발명(팔각형의 엇갈리게 배열된 하부전극)의 경우 하부전극의 보윙 현상이 발생하지 않고, 저면에서의 임계치수(162)가 도 16의 (a)에 비해 많이 개선되었음을 알 수 있다.On the other hand, referring to Figure 16 (b), in the case of the present invention (an octagonal staggered bottom electrode), the bowing phenomenon of the lower electrode does not occur, the threshold dimension 162 at the bottom surface of Figure 16 (a) It can be seen that much improvement compared to.

예컨대, 실험을 통해 도 16의 (a)에서의 저면에서의 임계치수(162)가 85㎚이고, 도 16의 (b)에서의 저면에서의 임계치수(161)이 155㎚이며, 이들의 하부전극의 높이가 모두 2074.8㎚인 데이타를 얻었다.For example, through experiments, the critical dimension 162 at the bottom in FIG. 16 (a) is 85 nm, and the threshold dimension 161 at the bottom in FIG. 16 (b) is 155 nm, and the bottom thereof The data of all the heights of an electrode were 2074.8 nm.

이를 참조로 저면에서의 하부전극의 면적을 계산해 보면, 도 16의 (a)의 경우 16,000㎚2이고, 18,869㎚2임을 확인할 수 있다. 따라서, 리프팅 및 전하저장용량 등의 측면에서 본 발명이 보다 효과적임을 알 수 있다.Referring to the calculation of the area of the lower electrode on the bottom surface, it can be seen that in the case of Figure 16 (a) is 16,000nm 2 , 18,869nm 2 . Therefore, it can be seen that the present invention is more effective in terms of lifting and charge storage capacity.

전술한 바와 같이 이루어지는 본 발명에서는, 오목형(실린더형) 캐패시터 하부전극을 종래의 타원형에서 실질적인 팔각형으로 변형함으로써, 장축과 단축간의 식각 프로파일 차이에 따른 (리닝에 의한)하부전극간의 브릿지를 방지하고 전하저장용량을 늘릴 수 있다.In the present invention made as described above, the concave (cylindrical) capacitor lower electrode is deformed from a conventional ellipse to a substantially octagonal shape, thereby preventing the bridge between the lower electrodes (by lining) due to the difference in the etching profile between the long axis and the short axis. The charge storage capacity can be increased.

또한, 매트릭스 형태가 아닌 예컨대, 비트라인을 경계로 반대편에 위치하여 쌍을 이루는 하부전극과 지그재그 형태로 엇갈리도록 배치하여, 상기 한 쌍의 하부전극 간의 공유면적을 줄임으로써 습식 딥-아웃에 의한 계면 장력으로 하부전극이 단락되는 것을 방지할 수 있으며, 이 때, 플러그는 종래와 동일하게 하고 상기 하부전극 쌍을 서로 반대 방향으로 치우치도록 배치하거나, 적어도 하나의 행에 해당하는 플러그 상부에 별도의 패드를 추가함으로써 더불어 콘택 저항을 감소시킬 수 있음을 실시예를 통해 알아 보았다.In addition, non-matrix, for example, the bit line is located opposite to the boundary to be arranged in a staggered pair of the lower electrode pairs, the interface by the wet dip-out by reducing the shared area between the pair of lower electrodes The tension of the lower electrode can be prevented from being shorted, and in this case, the plug is the same as the conventional method, and the lower electrode pairs are disposed to be inclined in opposite directions to each other, or a separate plug is disposed on the upper part of at least one row. In the examples, the contact resistance can be reduced by adding pads.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 본 발명의 실시예에서는 비트라인을 경계로 인접하는 한 쌍의 하부전극이 하부전극 방향(실시예에서 X축 방향)으로만 그 중심점이 어긋난 것을 그 예로 하였으나, 그 반대인 서로 반대 방향 즉, Y축 방향(비트라인의 배열방향과 수직인 방향)의 중심점은 이동되지 않고 X축 중심점만 이동할 수 있다.For example, in the exemplary embodiment of the present invention, the center point of the pair of lower electrodes adjacent to the bit line boundary is shifted only in the lower electrode direction (the X-axis direction in the embodiment), but the opposite directions are opposite to each other. , The center point in the Y-axis direction (the direction perpendicular to the arrangement direction of the bit line) can not move but only the center point of the X-axis.

또한, 전술한 X축과 Y축의 중심점이 모두 이동하는 경우에도 적용이 가능하다.In addition, it is also applicable to the case where both the center point of the above-described X-axis and Y-axis moves.

상기와 같이 이루어지는 본 발명은, 실린더형 하부전극 형성시 하부전극의 리프팅에 따른 전기적 단락 방지하며, 전하저장용량을 증가시킬 수 있어, 궁극적으로 반도체소자의 수율 및 생산성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention made as described above, when forming a cylindrical lower electrode to prevent electrical short-circuit due to the lifting of the lower electrode, it is possible to increase the charge storage capacity, ultimately has an excellent effect to improve the yield and productivity of the semiconductor device You can expect

도 1a 내지 도 1c는 통상적인 반도체 소자의 하부전극 형성 공정을 도시한 단면도.1A to 1C are cross-sectional views illustrating a process of forming a lower electrode of a conventional semiconductor device.

도 2는 전술한 도 1c의 하부전극 형성이 완료된 단면을 복수의 하부전극을 포함하도록 도시한 평면도.FIG. 2 is a plan view illustrating a cross section of the lower electrode formation of FIG. 1C as described above to include a plurality of lower electrodes.

도 3은 리닝에 의한 하부전극 간의 단락을 개략적으로 도시한 단면도.3 is a cross-sectional view schematically showing a short circuit between lower electrodes by lining.

도 4는 개선된 종래기술에 따른 복수의 하부전극을 포함하는 반도체소자를 도시한 평면도.Figure 4 is a plan view showing a semiconductor device including a plurality of lower electrodes according to the improved prior art.

도 5는 도 4를 Y1" 및 X1 가상선 방향으로 각각 절취한 하부전극 만을 개략적으로 도시한 단면도.FIG. 5 is a schematic cross-sectional view of only the lower electrode cut out in FIG. 4 in the direction of Y1 ″ and X1 virtual lines; FIG.

도 6은 본 발명의 제1실시예에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 평면도.6 is a plan view schematically illustrating a semiconductor device having a lower electrode according to a first embodiment of the present invention;

도 7은 도 6의 하부전극을 X1 가상선 방향과 Y1" 가상선 방향 및 Z-Z' 방향으로 절취한 단면도.FIG. 7 is a cross-sectional view of the lower electrode of FIG. 6 taken along an X1 imaginary line direction, a Y1 ″ imaginary line direction, and a Z-Z 'direction. FIG.

도 8은 3차원적으로 팔각기둥인 하부전극을 도시한 사시도.8 is a perspective view illustrating a lower electrode three-dimensionally octagonal.

도 9는 본 발명의 제2실시예에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 단면도.9 is a schematic cross-sectional view of a semiconductor device having a lower electrode according to a second exemplary embodiment of the present invention.

도 10 내지 도 12는 본 발명의 제2실시예의 각기 다른 형태에 따른 하부전극이 형성된 반도체소자를 개략적으로 도시한 평면도.10 to 12 are schematic plan views of semiconductor devices having lower electrodes according to different embodiments of a second embodiment of the present invention.

도 13은 본 발명의 마스크 패턴의 예를 도시한 평면도.Fig. 13 is a plan view showing an example of a mask pattern of the present invention.

도 14a 내지 도 14d는 본 발명의 실시예에 따른 콘택 패드를 사용하는 반도체소자 제조 공정을 도시한 단면도.14A to 14D are cross-sectional views illustrating a semiconductor device manufacturing process using the contact pad according to the embodiment of the present invention.

도 15는 습식 딥-아웃 공정 후에 따른 하부전극의 리닝 발생을 확인할 수 있는 하부전극의 TEM 사진.15 is a TEM photograph of a lower electrode capable of confirming the occurrence of lining of the lower electrode after the wet dip-out process.

도 16은 개선된 종래기술과 본 발명에 따른 하부전극의 패턴을 비교 도시한 TEM 사진.Figure 16 is a TEM photograph showing a comparison of the pattern of the lower electrode according to the improved prior art and the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

60 : 비트라인 61 : 플러그60: bit line 61: plug

62 : 캐패시터 하부전극62: capacitor lower electrode

Claims (23)

복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그; 및A plurality of plugs disposed at regular intervals with their centers positioned at intersections of the plurality of X-axis virtual lines and the plurality of Y-axis virtual lines substantially perpendicular to the X-axis virtual lines; And 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치된 복수의 캐패시터 하부전극을 포함하며,And a plurality of capacitor lower electrodes disposed at regular intervals to be electrically connected to the plugs in a one-to-one correspondence. 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖으며, 평면적으로 팔각형인 것을 특징으로 하는 반도체소자.A pair of the lower electrodes adjacent to each other on an arbitrary Y axis virtual line may have different centers of the centers on the X axis virtual line so that an area facing in the direction of the arbitrary Y axis virtual line is minimal. The semiconductor device characterized in that the octagon. 제 1 항에 있어서,The method of claim 1, 상기 한 쌍의 캐패시터 하부전극은,The pair of capacitor lower electrodes, 상기 Y축 방향으로 대향하는 면적이 없도록 배치된 것을 특징으로 하는 반도체소자.A semiconductor device, characterized in that arranged so that there is no area facing in the Y-axis direction. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 한 쌍의 캐패시터 하부전극 중 적어도 하나는 그 중심점이 상기 임의의 Y축 가상선에서 어긋나도록 배치된 것을 특징으로 하는 반도체소자.At least one of the pair of capacitor lower electrodes is disposed such that a center point thereof is shifted from the virtual Y-axis line. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 한 쌍의 캐패시터 하부전극은 그 중심점이 상기 임의의 Y축 가상선에서 서로 다른 X축 방향의 지점에 배치된 것을 특징으로 하는 반도체소자.And the center points of the pair of capacitor lower electrodes are disposed at points in the X axis direction different from each of the arbitrary Y axis virtual lines. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 캐패시터 하부전극은, 3차원적으로는 그 상부면과 하부면의 면적이 실질적으로 동일하고, 상기 상부면과 상기 하부면을 연결하는 옆면이 상기 상부면과 상기 하부면에 각각 실질적으로 수직한 팔각기둥인 것을 특징으로 하는 반도체소자.The capacitor lower electrode has a three-dimensional area of which the upper and lower surfaces are substantially the same, and the side surfaces connecting the upper and lower surfaces are substantially perpendicular to the upper and lower surfaces, respectively. A semiconductor device characterized in that the octagonal pillar. 제 1 항에 있어서,The method of claim 1, 상기 각 캐패시터 하부전극과 상기 각 플러그를 전기적으로 연결시키기 위해 상기 각 캐패시터 하부전극과 상기 각 플러그 사이에 게재된 복수의 콘택 패드를 더 포함하며,And a plurality of contact pads disposed between the capacitor lower electrodes and the plugs for electrically connecting the capacitor lower electrodes and the plugs. 상기 콘택 패드는, X축 가상선에 그 중심점이 위치하는 상기 플러그 상에 형성되되, 한 쌍의 상기 하부전극 중 적어도 어느 하나의 하부에 배치된 것을 특징으로 하는 반도체소자.The contact pad may be formed on the plug having a center point positioned on an X-axis virtual line, and disposed below at least one of the pair of lower electrodes. 제 6 항에 있어서,The method of claim 6, 상기 콘택 패드는, 서로 최인접한 두 개의 상기 X선 가상선 중에서 어느 한 X선 가상선에 그 중심점이 위치하는 플러그 상부에 배치된 것을 특징으로 하는 반도체소자.And the contact pad is disposed on an upper portion of a plug at which a center point is located at any one of the two X-ray virtual lines closest to each other. 제 6 항 또는 제 7 항에 있어서,The method according to claim 6 or 7, 상기 콘택 패드는, The contact pad, 대응되는 상기 플러그와 그 중심점이 어긋나며, 대응되는 상기 캐패시터 하부전극과는 그 중심점이 일치하도록 배치된 것을 특징으로 하는 반도체소자.And a center point of the corresponding plug and a center point of the corresponding plug, and a center point of the corresponding capacitor lower electrode. 제 6 항 또는 제 7 항에 있어서,The method according to claim 6 or 7, 상기 콘택 패드는, The contact pad, 대응되는 상기 플러그와 그 중심점이 일치하며, 상기 콘택 패드에 대응되는 상기 캐패시터 하부전극은 상기 Y축 방향으로 인접한 하부전극과는 그 중심점이 어긋나도록 배치된 것을 특징으로 하는 반도체소자.And a corresponding center point of the corresponding plug and a lower electrode of the capacitor corresponding to the contact pad, wherein the center point of the capacitor lower than the lower electrode adjacent in the Y-axis direction is disposed to be shifted. 제 6 항 또는 제 7 항에 있어서,The method according to claim 6 or 7, 상기 콘택 패드는, 대응하는 상기 플러그의 평면 면적보다 큰 것을 특징으로 하는 반도체소자.And the contact pads are larger than the planar area of the corresponding plug. 복수개의 X축 가상선과, 상기 X축 가상선과 실질적으로 수직한 복수개의 Y축 가상선의 교차점에 그 중심부가 위치되어 일정 간격으로 배치된 복수의 플러그를 형성하는 단계; 및Forming a plurality of plugs arranged at regular intervals with their centers positioned at intersections of the plurality of X-axis virtual lines and the plurality of Y-axis virtual lines substantially perpendicular to the X-axis virtual lines; And 상기 각 플러그와 일대일 대응되어 전기적으로 연결되도록 일정 간격으로 배치되며, 평면적으로 팔각형인 복수의 캐패시터 하부전극을 형성하는 단계를 포함하며,And forming a plurality of capacitor lower electrodes that are arranged at regular intervals so as to correspond to the plugs one-to-one and are electrically connected to each other. 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 하부전극은 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 것을 특징으로 하는 반도체소자 제조 방법.The pair of lower electrodes adjacent to each other on an arbitrary Y-axis virtual line may have different centers thereof on the X-axis virtual line such that an area facing each other in the direction of the arbitrary Y-axis virtual line is minimal. A semiconductor device manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 캐패시터 하부전극을 형성하는 단계는,Forming the capacitor lower electrode, 상기 복수의 플러그 상에 희생 절연막을 증착하는 단계;Depositing a sacrificial insulating film on the plurality of plugs; 마스크 패턴을 이용하여 상기 희생절연막을 선택적으로 식각하여 상기 복수의 플러그를 노출시키는 복수의 오픈부를 형성하는 단계;Selectively etching the sacrificial insulating layer using a mask pattern to form a plurality of open portions exposing the plurality of plugs; 상기 오픈부가 형성된 전체 프로파일을 따라 하부전극 물질을 증착하는 단계;Depositing a lower electrode material along the entire profile in which the open portion is formed; 상기 희생절연막이 노출될 때가지 평탄화 공정을 실시하여 분리된 복수의 상기 캐패시터 하부전극을 형성하는 단계; 및Performing a planarization process until the sacrificial insulating film is exposed to form a plurality of separated capacitor lower electrodes; And 습식 딥-아웃을 실시하여 상기 희생 절연막을 제거하는 단계Performing a wet dip-out to remove the sacrificial insulating film 를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 12 항에 있어서,The method of claim 12, 상기 마스크 패턴은,The mask pattern is, 상기 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 오픈부가 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 최소가 되도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 구조인 것을 특징으로 하는 반도체소자 제조 방법.The central portion of the pair of open portions adjacent to each other on the arbitrary Y-axis virtual line in the direction of the arbitrary Y-axis virtual line has a different position on the X-axis virtual line so as to have a different position. A semiconductor device manufacturing method characterized in that. 제 13 항에 있어서,The method of claim 13, 상기 마스크 패턴은,The mask pattern is, 상기 임의의 Y축 가상선 상에서 서로 인접하는 한 쌍의 상기 오픈부가 상기 임의의 Y축 가상선 방향으로 대향하는 면적이 없도록 상기 X축 가상선 상에서 그 중심부가 서로 다른 위치를 갖도록 하는 구조인 것을 특징으로 하는 반도체소자 제조 방법.And a central portion of the pair of open portions adjacent to each other on the arbitrary Y-axis virtual line to have different positions on the X-axis virtual line so that there is no area facing in the direction of the arbitrary Y-axis virtual line. A semiconductor device manufacturing method. 제 13 항 또는 제 14 항에 있어서,The method according to claim 13 or 14, 상기 마스크 패턴은, 상기 한 쌍의 오픈부 중 적어도 하나는 그 중심점이 상기 임의의 Y축 가상선에서 어긋나도록 배치하는 구조인 것을 특징으로 하는 반도체소자 제조 방법.And the mask pattern has a structure in which at least one of the pair of open portions is arranged such that its center point is shifted from the arbitrary Y-axis virtual line. 제 13 항 또는 제 14 항에 있어서,The method according to claim 13 or 14, 상기 마스크 패턴은, 상기 한 쌍의 오픈부의 각 중심점이 상기 임의의 Y축 가상선에서 서로 다른 X축 방향의 지점에 위치하도록 배치하는 구조인 것을 특징으로 하는 반도체소자 제조 방법.The mask pattern is a semiconductor device manufacturing method, characterized in that arranged in such a way that each center point of the pair of open portion is located at a point in the X axis direction different from the arbitrary Y axis virtual line. 제 11 항에 있어서,The method of claim 11, 상기 캐패시터 하부전극은, 3차원적으로는 그 상부면과 하부면의 면적이 실질적으로 동일하고, 상기 상부면과 상기 하부면을 연결하는 옆면이 상기 상부면과 상기 하부면에 각각 실질적으로 수직한 팔각기둥인 것을 특징으로 하는 반도체소자 제조 방법.The capacitor lower electrode has a three-dimensional area of which the upper and lower surfaces are substantially the same, and the side surfaces connecting the upper and lower surfaces are substantially perpendicular to the upper and lower surfaces, respectively. Method for manufacturing a semiconductor device, characterized in that the octagonal pillar. 제 11 항에 있어서,The method of claim 11, 상기 복수의 플러그를 형성하는 단계 후,After forming the plurality of plugs, 상기 각 캐패시터 하부전극과 상기 각 플러그를 전기적으로 연결시키기 위해 상기 각 캐패시터 하부전극과 상기 각 플러그 사이에 게재된 복수의 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.And forming a plurality of contact pads disposed between each of the capacitor lower electrodes and each of the plugs to electrically connect the respective capacitor lower electrodes and each of the plugs. 제 18 항에 있어서,The method of claim 18, 상기 콘택 패드를 형성하는 단계에서,In the forming of the contact pad, X축 가상선에 그 중심점이 위치하는 상기 플러그 상에 형성하되, 한 쌍의 상기 하부전극 중 적어도 어느 하나의 하부에 배치되도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.A method of manufacturing a semiconductor device, characterized in that formed on the plug at the center of the X-axis virtual line is located, at least one of the pair of lower electrodes. 제 18 항에 있어서,The method of claim 18, 상기 콘택 패드를 형성하는 단계에서, In the forming of the contact pad, 서로 최인접한 두 개의 상기 X선 가상선 중에서 어느 한 X선 가상선에 그 중심점이 위치하는 플러그 상부에 배치되도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed so as to be disposed above the plug in which the center point is located in any one of the two X-ray virtual line closest to each other. 제 19 항 또는 제 20 항에 있어서,The method of claim 19 or 20, 상기 콘택 패드를 형성하는 단계에서, In the forming of the contact pad, 대응되는 상기 플러그와 그 중심점이 어긋나며, 대응되는 상기 캐패시터 하부전극과는 그 중심점이 일치하도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.And a corresponding center point of the corresponding plug and a corresponding center point of the capacitor lower electrode. 제 19 항 또는 제 20 항에 있어서,The method of claim 19 or 20, 상기 콘택 패드를 형성하는 단계에서, In the forming of the contact pad, 대응되는 상기 플러그와 그 중심점이 일치하며, 상기 콘택 패드에 대응되는 상기 캐패시터 하부전극은 상기 Y축 방향으로 인접한 하부전극과는 그 중심점이 어긋나도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.And a center point of the corresponding plug and a center point of the capacitor, wherein the bottom electrode of the capacitor corresponding to the contact pad is formed to be shifted from a center point of the lower electrode adjacent to the Y-axis direction. 제 19 항 또는 제 20 항에 있어서,The method of claim 19 or 20, 상기 콘택 패드를 형성하는 단계에서, 대응하는 상기 플러그의 평면 면적보다 크도록 형성하는 것을 특징으로 하는 반도체소자 제조 방법.And forming the contact pads so as to be larger than the planar area of the corresponding plug.
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